低供應(yīng)電壓邏輯電路的制作方法
【專利摘要】本發(fā)明涉及低供應(yīng)電壓邏輯電路。一種低供應(yīng)電壓邏輯電路包括第一電流源，所述第一電流源可用來依靠第一控制信號產(chǎn)生第一電流并且產(chǎn)生第一泄漏電流。第二電流源可操作來依靠第二控制信號產(chǎn)生第二電流并且產(chǎn)生第二泄漏電流。第三電流源具有在所述輸出端子與所述第一供應(yīng)電壓端子之間的第三電流通路，并且可操作來產(chǎn)生通過所述第三電流通路的第三電流以補償所述第二泄漏電流。第四電流源具有在所述輸出端子與所述第二供應(yīng)電壓端子之間的第四電流通路，并且可操作來產(chǎn)生通過所述第四電流通路的第四電流以補償所述第一泄漏電流。
【專利說明】低供應(yīng)電壓邏輯電路
【技術(shù)領(lǐng)域】
[0001]本文中所公開的是低供應(yīng)電壓電路，并且特別是低供應(yīng)電壓邏輯電路。
【背景技術(shù)】
[0002]還被稱為電力收集或能量采集的能量收集是通過其能量得自外部源(例如，太陽能、熱能、風(fēng)能、鹽度梯度以及動能)、被捕獲以及存儲以用于小的無線自主設(shè)備的過程，所述自主設(shè)備例如用在可穿的電子裝置和無線傳感器網(wǎng)絡(luò)中的那些。能量收集器將環(huán)境能量轉(zhuǎn)換成電能并為低能電子裝置提供非常少量的電力。因此，電子裝置的功率消耗需要盡可能低。降低電子裝置尤其是諸如所有種類的門和反相器之類的數(shù)字即邏輯電路的功耗的常見方式是降低供應(yīng)電壓。邏輯電路的最小供應(yīng)電壓取決于各種制造工藝參數(shù)。邏輯電路的觸發(fā)電平取決于(最小)供應(yīng)電壓并且還取決于制造工藝參數(shù)，意味著邏輯電路在較低的供應(yīng)電壓下的可靠性是低的或者功率消耗在供應(yīng)電壓被提高以便提高邏輯電路的可靠性時是高的。因此，存在對在低電壓的可靠邏輯電路的需要。

【發(fā)明內(nèi)容】

[0003]低供應(yīng)電壓邏輯電路包括:第一電流源，其具有用于接收第一控制信號的第一控制輸入端和在輸出端子與第一供應(yīng)電壓端子之間的第一電流通路；所述第一電流源可操作來依靠所述第一控制信號產(chǎn)生通過所述第一電流通路的第一電流并且可操作來產(chǎn)生第一泄漏電流；第二電流源，其具有用于接收第二控制信號的第二控制輸入端和在輸出端子與第二供應(yīng)電壓端子之間的第二電流通路；所述第二電流源可操作來依靠所述第二控制信號產(chǎn)生通過所述第二電流通路的第二電流并且可操作來產(chǎn)生第二泄漏電流；第三電流源，其具有在所述輸出端子與所述第一供應(yīng)電壓端子之間的第三電流通路并且其可操作來產(chǎn)生通過所述第三電流通路的第三電流以補償所述第二泄漏電流；以及第四電流源，其具有在所述輸出端子與所述第二供應(yīng)電壓端子之間的第四電流通路并且其可操作來產(chǎn)生通過所述第四電流通路的第四電流以補償所述第一泄漏電流。所述第一控制信號和所述第二控制信號對應(yīng)于輸入電壓以便使得所述第一電流源和所述第二電流源被相反地控制。
【專利附圖】

【附圖說明】
[0004]在下面基于在繪圖的圖中所示出的示例性實施例對各種特定實施例進(jìn)行更詳細(xì)的描述。除非另外陳述，否則相似的或相同的部件在所有的圖中被用相同的附圖標(biāo)記來標(biāo)記。
[0005]圖1是具有泄漏電流補償?shù)氖纠赃壿嬰娐返碾娐穲D；
圖2是具有泄漏電流補償?shù)牧硪皇纠赃壿嬰娐返碾娐穲D；
圖3是用于與圖2的邏輯電路一起使用的另一示例性泄漏電流補償?shù)碾娐穲D；
圖4是圖示了具有和沒有泄漏電流補償?shù)姆聪嗥鞯拈撝档谋容^圖；
圖5是包括多個改進(jìn)邏輯電路的振蕩器電路的電路圖；圖6是基于改進(jìn)邏輯電路的或門的電路圖；以及 圖7是基于改進(jìn)邏輯電路的與門的電路圖。
【具體實施方式】
[0006]可以為例如如圖1的電路圖中所示出的反相器的改進(jìn)亞閾值邏輯電路形成基本低壓數(shù)字邏輯單元，其能夠被以不同的方式適配成創(chuàng)建所有其他類型的邏輯單元，諸如門(例如，與、與非、或、或非、與或、異或門)、振蕩器(例如，環(huán)形振蕩器、RC反饋振蕩器)、延遲(運行時延遲、RC延遲)、比較器等等。圖1的亞閾值反相器包括兩個可控電流源第一電流源Q1和第二電流源Q2，其形成通用反相器電路。電流源Q1具有第一受控電流通路，其被連接在用于例如正供應(yīng)電位VDD的第一供應(yīng)線路與用于反相器的輸出信號Vout的輸出線路之間。輸出信號Vout驅(qū)動負(fù)載，例如可以由輸出線路的電容來建立的電容C。電流源Q2具有第二受控電流通路，其被連接在用于輸出信號Vout的輸出線路與用于例如負(fù)供應(yīng)電位VSS的第二供應(yīng)線路之間。電流源Q1和Q2被第一控制信號和第二控制信號相反地控制，以便使得電流源Q2的電流在電流源Q1的電流增加時降低，并且反之亦然。
[0007]被供應(yīng)給電流源Q1的控制輸入端的第一控制信號和被供應(yīng)給電流源Q2的控制輸入端的第二控制信號對應(yīng)于存在于輸入線路上的輸入信號Vin,從而使得第一電流源Q1和第二電流源Q2被相反地控制。例如，如果電流源Q1和Q2是相同的，則第一控制信號可以非相反地對應(yīng)而第二控制信號可以相反地對應(yīng)于輸入信號Vin，或者反之亦然?？商鎿Q地，電流源Q1和Q2可以為相反類型的電流源，并且第一控制信號和第二控制信號可以以相同的方式對應(yīng)于輸入信號Vin。在圖1的反相器中，第一控制信號和第二控制信號是例如輸入信號Vin。電流源Q1提 供可由輸入信號Vin控制的電流IM1，以及以電流源Q1的旁路的方式動作的泄漏電流IM1—leak。電流源Q2提供與電流Imi相反并且其可由輸入信號Vin控制的電流I12,以及以電流源Q2的旁路的方式動作的泄漏電流IM2—leak。
[0008]亞閾值反相器的開關(guān)閾值理想地是(VDD+VSS)/2，這意味著亞閾值反相器的開關(guān)閾值取決于供應(yīng)電壓VDD-VSS。此外，開關(guān)閾值取決于各種制造工藝相關(guān)參數(shù)，其強(qiáng)烈變化能夠?qū)е露噙_(dá)±50%且更多的開關(guān)閾值的變化。已經(jīng)發(fā)現(xiàn)制造工藝相關(guān)參數(shù)主要地影響泄漏電流IM1—l6ak和IM2—leak。經(jīng)改進(jìn)的亞閾值反相器包括用于補償泄漏電流IM1—leak和IM2—leak的補償電路。該補償電路包括:第三電流源Q3，其具有被連接在用于第一供應(yīng)電位VDD的供應(yīng)線路與用于輸出信號Vout的輸出線路之間的第三電流通路；以及第四電流源Q4，其具有被連接在用于輸出信號Vout的輸出線路與用于第二供應(yīng)電位VSS的供應(yīng)線路之間的第四電流通路。通過第三電流通路的電流Im3可能是第二泄漏電流IM2—leak的η倍，而通過第四電流通路的電流1?可能是通過第一電流通路的第一泄漏電流Im leak的P倍。
[0009]另一示例性亞閾值互補金屬氧化物半導(dǎo)體(CMOS)反相器在圖2中被示出，其包括具有源極、漏極、柵極以及本體(塊)線路的四個金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)WTpT4;其中的兩個為η溝道金屬氧化物半導(dǎo)體(NMOS)晶體管T2、T3并且兩個為P溝道金屬氧化物半導(dǎo)體(PMOS)晶體管I\、T4。PMOS晶體管T1被用作為可控電流源，諸如圖1中所示出的反相器的電流源Qlt5 PMOS晶體管T1使其源極線路被連接到用于供應(yīng)電位VDD的供應(yīng)線路，使其漏極線路被連接到用于輸出信號Vout的輸出線路，使其柵極線路被連接到用于輸入信號Vin的輸入線路，并且使其本體被連接到用于供應(yīng)電位VDD的供應(yīng)線路。NMOS晶體管T2被用作為可控電流源，諸如圖1中所示出的反相器的電流源Q2。
[0010]NMOS晶體管T2使其源極線路被連接到用于供應(yīng)電位VSS的供應(yīng)線路，使其漏極線路被連接到用于輸出信號Vout的輸出線路，使其柵極線路被連接到用于輸入信號Vin的輸入線路，并且使其本體線路被連接到用于供應(yīng)電位VSS的供應(yīng)線路。NMOS晶體管T3被用作為電流源，諸如圖1中所示出的反相器的電流源Q3。NMOS晶體管T3使其漏極線路被連接到用于供應(yīng)電位VDD的供應(yīng)線路，使其源極線路被連接到用于輸出信號Vout的輸出線路，使其柵極線路被連接到用于輸入信號Vout的輸出線路，并且使其本體線路被連接到用于供應(yīng)電位VSS的供應(yīng)線路。PMOS晶體管T4使其漏極線路被連接到用于供應(yīng)電位VSS的供應(yīng)線路，使其源極線路被連接到用于輸出信號Vout的輸出線路，使其柵極線路被連接到用于輸出信號Vout的輸出線路，并且使其本體線路被連接到用于供應(yīng)電位VDD的供應(yīng)線路。晶體管T1和T4以及T2和T3被匹配用于補償?？商鎿Q地，晶體管T3和T4的本體線路可以被連接到用于輸出電壓Vout的輸出線路。[0011]現(xiàn)參考圖3，為了調(diào)整電流Imi和Im2從而使得像上面與圖2有關(guān)地描述的那樣Im3=η.Im2并且Im4 = P.Imi，例如晶體管陣列的多個相同的或相似的晶體管可以被并聯(lián)連接以形成圖2的電路中的晶體管T3和Τ4。例如，圖2的晶體管T3可以包括η個NMOS晶體管T3.Τ3.2...Τ3.η，而晶體管1\可以包括P個PMOS晶體管T41、T4.2...T4.p。在本示例中，η = P = 3,但η和P可能是任何數(shù),其中在η = ρ和η古ρ情況下η、ρI。
[0012]圖2中所示出的電路(其中晶體管3和4可以被如圖3中所示出的晶體管陣列代替)能夠被描述如下，從而假定電位VSS是接地，即VSS = O,并且所有晶體管1\、T2, T3、T4是相同的:
其中W是晶體管溝道的寬度，或者在晶體管陣列情況下為所有陣列晶體管的溝道寬度的和；L是晶體管溝道的長度，或者在晶體管陣列情況下為所有陣列晶體管的溝道長度的和；Vtp、Vtn是晶體管的閾值電壓；并且Itp、Itn以及α與代表工藝相關(guān)參數(shù)而Φ,表示溫度相關(guān)參數(shù)。
[0013]在其中VSS=O的開關(guān)閾值VDD-VSS/2處，電流Imi和Im3的和等于電流Im2和Im4的和，即，
【權(quán)利要求】
1.一種低供應(yīng)電壓邏輯電路，其包括: 第一電流源，其具有適用于接收第一控制信號的第一控制輸入端和在輸出端子與第一供應(yīng)電壓端子之間的第一電流通路，所述第一電流源可操作來依靠所述第一控制信號產(chǎn)生通過所述第一電流通路的第一電流以及第一泄漏電流； 第二電流源，其具有耦合來接收第二控制信號的第二控制輸入端和在所述輸出端子與第二供應(yīng)電壓端子之間的第二電流通路，所述第二電流源可操作來依靠所述第二控制信號產(chǎn)生通過所述第二電流通路的第二電流以及第二泄漏電流， 其中，所述第一控制信號和所述第二控制信號對應(yīng)于輸入電壓以便使得所述第一電流源和所述第二電流源被相反地控制； 第三電流源，其具有在所述輸出端子與所述第一供應(yīng)電壓端子之間的第三電流通路，所述第三電流源可操作來產(chǎn)生通過所述第三電流通路的第三電流以補償所述第二泄漏電流；以及 第四電流源，其具有在所述輸出端子與所述第二供應(yīng)電壓端子之間的第四電流通路，所述第四電流源可操作來產(chǎn)生通過第四電流通路的第四電流以補償所述第一泄漏電流。
2.根據(jù)權(quán)利要求1所述的電路，其中，所述第一電流源、所述第二電流源、所述第三電流源以及所述第四電流源每個都包括場效應(yīng)晶體管，所述場效應(yīng)晶體管具有柵極端子和在源極端子與漏極端子之間的源極-漏極通路，并且其中，所述柵極形成所述控制輸入端而所述源極-漏極通路形成所述電流通路。
3.根據(jù)權(quán)利要求2所述的電路，其中，所述第一電流源的所述場效應(yīng)晶體管和所述第四電流源的所述場效應(yīng)晶體管具有第一導(dǎo)電類型，而所述第二電流源的所述場效應(yīng)晶體管和所述第三電流源的所述場效應(yīng)晶體管具有第二導(dǎo)電類型。
4.根據(jù)權(quán)利要求3所述的電路，其中: 所述第一電流源和第二電流源的所述場效應(yīng)晶體管的所述柵極端子彼此耦合以形成被耦合來接收所述輸入電壓的輸入端；并且 所述第三電流源和第四電流源的所述場效應(yīng)晶體管的所述柵極端子與所述輸出端子耦合。
5.根據(jù)權(quán)利要求2所述的電路，其中，所述第一電流源的所述場效應(yīng)晶體管和所述第四電流源的所述場效應(yīng)晶體管被匹配，而所述第二電流源的所述場效應(yīng)晶體管和所述第三電流源的所述場效應(yīng)晶體管被匹配。
6.根據(jù)權(quán)利要求1所述的電路，其中，通過所述第三電流通路的電流是所述第二泄漏電流的η倍而通過所述第四電流通路的電流是所述第一泄漏電流的P倍。
7.根據(jù)權(quán)利要求6所述的電路，其中，所述第一電流源包括多個η個場效應(yīng)晶體管并且所述第二電流源包括多個P個場效應(yīng)晶體管，所述場效應(yīng)晶體管具有柵極端子和在源極端子與漏極端子之間的源極-漏極通路，并且其中，所述柵極形成所述控制輸入端而所述源極-漏極通路形成所述電流通路。
8.根據(jù)權(quán)利要求7所述的電路，其中，所述第一電流源的所述η個場效應(yīng)晶體管與所述第一晶體管相同，而所述第二電流源的所述P個場效應(yīng)晶體管與所述第二晶體管相同。
9.根據(jù)權(quán)利要求6所述的電路，其中，P和η取決于所述輸入電壓。
10.根據(jù)權(quán)利要求6所述的電路，其中，P和η取決于制造工藝參數(shù)。
【文檔編號】H03K19/003GK103580669SQ201310324496
【公開日】2014年2月12日 申請日期:2013年7月30日 優(yōu)先權(quán)日:2012年7月30日
【發(fā)明者】R.卡佩爾 申請人:英飛凌科技奧地利有限公司