專利名稱：用于保存邏輯狀態(tài)的方法和電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及信息處理系統(tǒng)，尤其涉及用于保存邏輯狀態(tài)的方法和電路。
背景技術(shù)：
在用于有選擇地鎖存邏輯狀態(tài)(例如，二進(jìn)制0或1)的電路中，希望降低尤其在不活動(dòng)(inactive)期間(例如，在邏輯狀態(tài)為靜態(tài)時(shí))的能量消耗。一種用于降低能量消耗的現(xiàn)有技術(shù)存在的缺點(diǎn)是，在活動(dòng)(active)操作期間內(nèi)電路的性能(例如速度)降低。在另一種現(xiàn)有技術(shù)中，電路的性能在活動(dòng)操作期間保持，但是邏輯狀態(tài)或者(a)在不活動(dòng)期間沒有被保存；或者(b)在不活動(dòng)期間以需要用于在隨后的活動(dòng)操作期間恢復(fù)邏輯狀態(tài)的低效率的復(fù)位處理的方式被保存。
從而需要一種用于保存邏輯狀態(tài)的方法和電路，可以克服現(xiàn)有技術(shù)的各種缺點(diǎn)。例如，需要一種可以在保存邏輯狀態(tài)的同時(shí)降低能量消耗的用于保存邏輯狀態(tài)的方法和電路。

發(fā)明內(nèi)容
根據(jù)一個(gè)實(shí)施方式，響應(yīng)時(shí)鐘信號(hào)的第一過渡，接收具有邏輯狀態(tài)的信息信號(hào)。響應(yīng)時(shí)鐘信號(hào)的第二過渡，第一電路鎖存表示信息信號(hào)的邏輯狀態(tài)的第一信號(hào)的邏輯狀態(tài)。響應(yīng)時(shí)鐘信號(hào)的第三過渡，第二電路鎖存表示第一信號(hào)的邏輯狀態(tài)的第二信號(hào)的邏輯狀態(tài)。在第一操作模式期間，向第一和第二電路供電。在第二操作模式期間，降低供給第一電路的電能，而向第二電路供電，從而使第一信號(hào)的邏輯狀態(tài)丟失，而保存第二信號(hào)的邏輯狀態(tài)。
該實(shí)施方式的主要優(yōu)點(diǎn)在于，克服了現(xiàn)有技術(shù)的各種缺點(diǎn)，并且在保存邏輯狀態(tài)的同時(shí)降低了能量消耗。


圖1為例舉實(shí)施方式的用于保存邏輯狀態(tài)的電路的示意性電路圖。
圖2為例舉實(shí)施方式的包括圖1的電路的示例性系統(tǒng)的方框圖。
具體實(shí)施例方式
圖1為例舉實(shí)施方式的用于鎖存邏輯狀態(tài)的電路(概括地100表示)的示意性電路圖。該電路100包括D觸發(fā)器，用于接收二進(jìn)制信息輸入信號(hào)D并輸出二進(jìn)制信息輸出信號(hào)Q和Q。
在圖1中，轉(zhuǎn)移門(transfer gate)102的輸入節(jié)點(diǎn)與D連接，并且轉(zhuǎn)移門102的輸出節(jié)點(diǎn)與反相器104的輸入節(jié)點(diǎn)連接。反相器104的輸出節(jié)點(diǎn)與反相器106的輸入節(jié)點(diǎn)連接。反相器106的輸出節(jié)點(diǎn)與轉(zhuǎn)移門108的輸入節(jié)點(diǎn)連接。轉(zhuǎn)移門108的輸出節(jié)點(diǎn)與反相器104的輸入節(jié)點(diǎn)連接。
轉(zhuǎn)移門110的輸入節(jié)點(diǎn)與反相器104的輸出節(jié)點(diǎn)連接，并且轉(zhuǎn)移門110的輸出節(jié)點(diǎn)與反相器112的輸入節(jié)點(diǎn)連接。反相器112的輸出節(jié)點(diǎn)與反相器114的輸入節(jié)點(diǎn)連接。反相器114的輸出節(jié)點(diǎn)與轉(zhuǎn)移門116的輸入節(jié)點(diǎn)連接。轉(zhuǎn)移門116的輸出節(jié)點(diǎn)與反相器112的輸入節(jié)點(diǎn)連接。
而且，反相器112的輸出節(jié)點(diǎn)與反相器118的輸入節(jié)點(diǎn)連接。反相器114的輸出節(jié)點(diǎn)與反相器120的輸入節(jié)點(diǎn)連接。反相器118的輸出節(jié)點(diǎn)與Q連接，并且反相器120的輸出節(jié)點(diǎn)與Q連接。
轉(zhuǎn)移門122的輸入節(jié)點(diǎn)被連接成接收時(shí)鐘信號(hào)CLK，并且轉(zhuǎn)移門122的輸出節(jié)點(diǎn)與反相器124的輸入節(jié)點(diǎn)連接。反相器124的輸出節(jié)點(diǎn)被連接成輸出反相時(shí)鐘信號(hào)CL，并且與反相器126的輸入節(jié)點(diǎn)連接。反相器126的輸出節(jié)點(diǎn)被連接成輸出時(shí)鐘信號(hào)CL并且與轉(zhuǎn)移門128的輸入節(jié)點(diǎn)連接。轉(zhuǎn)移門128的輸出節(jié)點(diǎn)與反相器124的輸入節(jié)點(diǎn)連接。
轉(zhuǎn)移門122和128中的每一個(gè)都為互補(bǔ)金屬氧化物半導(dǎo)體(“CMOS”)轉(zhuǎn)移門，連接成接收啟動(dòng)信號(hào)EN并且接收反相啟動(dòng)信號(hào)EN。轉(zhuǎn)移門102、108、110和116中的每一個(gè)都是CMOS轉(zhuǎn)移門，與CL和CL連接。反相器104、106、112、114、118、120、124和126中的每一個(gè)都是CMOS反相器。轉(zhuǎn)移門102、108和110以及反相器104、106、118和120與電壓源節(jié)點(diǎn)VDD和電壓參考節(jié)點(diǎn)VSS連接，從而如下面所述在第一和第二操作模式期間內(nèi)供電給(接收該電力的)這些轉(zhuǎn)移門和反相器。轉(zhuǎn)移門116、122和128以及反相器112、114、124和126與電壓源節(jié)點(diǎn)VDD KEEP和電壓參考節(jié)點(diǎn)VSS連接，從而如下面所述在第一操作模式期間內(nèi)供電給(接收該電力的)這些轉(zhuǎn)移門和反相器。
直流(“DC”)電源130的第一節(jié)點(diǎn)與VDD_KEEP連接。而且，電源130的第一節(jié)點(diǎn)通過開關(guān)132與VDD耦合。電源130的第二節(jié)點(diǎn)與VSS連接。而且，電源130的第二節(jié)點(diǎn)通過電阻器134與VDD耦合。
在第一操作模式中，EN為高(例如，具有1的“高”二進(jìn)制邏輯狀態(tài)，相對(duì)于VSS大約為3.5伏)，并且EN為低(例如，具有0的“低”二進(jìn)制邏輯狀態(tài)，相對(duì)于VSS大約為0伏)，從而(a)轉(zhuǎn)移門122閉合，并且轉(zhuǎn)移門128打開；(b)反相器124從轉(zhuǎn)移門122的輸出節(jié)點(diǎn)接收具有CLK的邏輯狀態(tài)的時(shí)鐘信號(hào)；(c)反相器124輸出具有與CLK的邏輯狀態(tài)相反的邏輯狀態(tài)的CL，并且(d)反相器126輸出具有與CLK的邏輯狀態(tài)相等的邏輯狀態(tài)的CL(即，與CL的邏輯狀態(tài)相反)。
優(yōu)選的是，CLK具有大約為50％的占空度，從而CLK為高的時(shí)間大致等于CLK為低的時(shí)間。而且，在第一操作模式中，開關(guān)132閉合，從而VDD與VDD_KEEP連接(或耦合)，因此具有與VDD_KEEP的電壓相等的電壓，從而向轉(zhuǎn)移門102、108和110提供(例如，連接、耦合或有效啟動(dòng))電力，并且向反相器104、106、118和120供電。
在第二操作模式中，在CL為高并且CL為低時(shí)，將EN轉(zhuǎn)換為低，并且將EN轉(zhuǎn)換為高，從而(a)轉(zhuǎn)移門122打開，并且轉(zhuǎn)移門128閉合；(b)由背對(duì)背反相器124和126鎖存CL(高)和CL(低)的邏輯狀態(tài)，從而轉(zhuǎn)移門116被鎖存并閉合。而且，在第二操作模式中，開關(guān)132延遲響應(yīng)EN為低(和/或響應(yīng)EN為高)而被轉(zhuǎn)換為打開，從而VDD從VDD_KEEP斷開(或去耦)并且因此具有高阻抗，這明顯降低(例如，斷開、去耦或有效禁止)了供給轉(zhuǎn)移門102、108和110以及給反相器104、106、118和120的電力。
除非另外指出，下面的說明是指在第一模式下的電路100的操作。響應(yīng)于CLK的活動(dòng)邊沿過渡(transition)，Q呈現(xiàn)出與D的前面邏輯狀態(tài)相等的邏輯狀態(tài)，并且Q迅速呈現(xiàn)出與Q相反的邏輯狀態(tài)。如果D的邏輯狀態(tài)隨后改變，則Q呈現(xiàn)出與D的變化后的邏輯狀態(tài)相等的邏輯狀態(tài)，但是僅僅響應(yīng)于CLK的隨后活動(dòng)邊沿，并且Q迅速呈現(xiàn)與Q相反的邏輯狀態(tài)。
響應(yīng)于在CLK的特定周期的開始處出現(xiàn)的CL的正邊沿過渡(以及相應(yīng)的CL的負(fù)邊沿過渡)(a)轉(zhuǎn)移門102和116閉合，并且轉(zhuǎn)移門108和110打開；(b)反相器104從轉(zhuǎn)移門102的輸出節(jié)點(diǎn)接收具有D的邏輯狀態(tài)的信息信號(hào)；(c)反相器104輸出具有與D的邏輯狀態(tài)相反的邏輯狀態(tài)的信號(hào)；并且(d)由背對(duì)背反相器112和114鎖存Q和Q的邏輯狀態(tài)。
響應(yīng)于在CLK的上述特定周期的開始和結(jié)束之間出現(xiàn)的CL的隨后的負(fù)邊沿過渡(以及相應(yīng)的CL的正邊沿過渡)(a)轉(zhuǎn)移門102和116打開，并且轉(zhuǎn)移門108和110閉合；(b)反相器104輸出的信號(hào)的邏輯狀態(tài)由背對(duì)背反相器104和106鎖存；(c)反相器112從轉(zhuǎn)移門110的輸出節(jié)點(diǎn)接收(由反相器104輸出的)信息；并且(d)反相器112輸出具有與鎖存邏輯狀態(tài)相反的邏輯狀態(tài)的信號(hào)。這些邏輯狀態(tài)表示緊接著在CL的這種負(fù)邊沿過渡(以及相應(yīng)的CL的正邊沿過渡)之前存在時(shí)D的邏輯狀態(tài)。
響應(yīng)于在CLK的上述特定周期的結(jié)束處出現(xiàn)的CL的隨后的正邊沿過渡(以及相應(yīng)的CL的負(fù)邊沿過渡)(a)轉(zhuǎn)移門102和116閉合，并且轉(zhuǎn)移門108和110打開；并且(b)反相器112輸出的信號(hào)的邏輯狀態(tài)由背對(duì)背反相器112和114鎖存。Q的邏輯狀態(tài)與鎖存后的邏輯狀態(tài)相同。Q的邏輯狀態(tài)與Q的邏輯狀態(tài)相反。因此，這些邏輯狀態(tài)表示緊接著在CL的這種正邊沿過渡(以及相應(yīng)的CL的負(fù)邊沿過渡)之前存在時(shí)由反相器104輸出的信號(hào)的邏輯狀態(tài)。而且，響應(yīng)于CL的這種正邊沿過渡(以及相應(yīng)的CL的負(fù)邊沿過渡)(a)反相器104從轉(zhuǎn)移門102的輸出節(jié)點(diǎn)接收具有D的邏輯狀態(tài)的信息信號(hào)；并且(b)反相器104輸出具有與D的邏輯狀態(tài)相反的邏輯狀態(tài)的信號(hào)。
有利的是，電路100在第二模式的操作期間內(nèi)，降低了能量消耗，同時(shí)保存了由反相器112和114輸出的相應(yīng)信號(hào)的當(dāng)前(then-current)鎖存邏輯狀態(tài)。具體地說，在第二模式期間(a)降低了能量消耗，因?yàn)閂DD具有高阻抗，相應(yīng)地轉(zhuǎn)移門102、108和110以及反相器104、106、118和120(它們?cè)诘谝荒Ｊ狡陂g接收來自VDD和VSS的電能)具有高阻抗；并且(b)使這些轉(zhuǎn)移門和反相器輸出的相應(yīng)信號(hào)的邏輯狀態(tài)丟失。
通過比較，在第二模式期間，由反相器112和114輸出的相應(yīng)信號(hào)的當(dāng)前鎖存邏輯狀態(tài)由電路100保存，因?yàn)檗D(zhuǎn)移門116、122和128以及反相器112、114、124和126(它們?cè)诘谝荒Ｊ狡陂g接收來自VDD_KEEP和VSS的電能)繼續(xù)接收這種電能(這種電能繼續(xù)被提供給這些轉(zhuǎn)移門和反相器)。通過在第二模式期間保存這些邏輯狀態(tài)，電路100準(zhǔn)備好更高效地返回到第一操作模式，而不需要在這種返回之后進(jìn)行用于恢復(fù)Q和Q的邏輯狀態(tài)的低效率的復(fù)位處理。一旦進(jìn)行了這種返回，Q就迅速呈現(xiàn)出與由反相器112輸出的信號(hào)的當(dāng)前邏輯狀態(tài)相反的邏輯狀態(tài)，并且Q迅速呈現(xiàn)出與由反相器114輸出的信號(hào)的當(dāng)前邏輯狀態(tài)相反的邏輯狀態(tài)。
圖2為例舉實(shí)施方式的用于處理信息(例如，指令、數(shù)據(jù)、信號(hào))的示例性系統(tǒng)(概括地用10表示)的方框圖。在該例舉實(shí)施方式中，系統(tǒng)10由各種電子電路部件形成。因此，該系統(tǒng)10包括各種單元、寄存器、緩沖器、存儲(chǔ)器和其它部件，它們(a)通過總線相互耦合；(b)由一個(gè)或多個(gè)半導(dǎo)體芯片中的集成電路形成；并且(c)封裝在一個(gè)或多個(gè)插件中。
同時(shí)參照?qǐng)D1，電路100的D觸發(fā)器(用虛線框140表示)包括轉(zhuǎn)移門102、108、110和116再加上反相器104、106、112、114、118和120。D觸發(fā)器140為系統(tǒng)10中的許多基本上相同的D觸發(fā)器中的代表性的一個(gè)。這些觸發(fā)器根據(jù)包括一組觸發(fā)器的(系統(tǒng)10的)相應(yīng)部件或子部件被劃分為各種組。因此，在該例舉實(shí)施方式中，如果系統(tǒng)10的某個(gè)部件顯示在圖2中(或在下面結(jié)合圖2進(jìn)行描述)，則該部件包括這些觸發(fā)器中的至少一個(gè)相應(yīng)組。
在某組的部件(或子部件)的活動(dòng)操作期間內(nèi)，該組的觸發(fā)器在第一模式中操作。相反，如果該組的部件(或子部件)在一段期間內(nèi)不活動(dòng)(例如，如果其邏輯狀態(tài)為當(dāng)前靜態(tài))，則系統(tǒng)10在該期間內(nèi)將該組的觸發(fā)器轉(zhuǎn)換為在第二模式中操作，以便降低(或保存)電能。因此，對(duì)于圖2中所示的系統(tǒng)10的所有部件，系統(tǒng)10包括進(jìn)行如下操作的電路(例如，在這些部件自身中)(a)確定這些部件(和/或其子部件)當(dāng)前活動(dòng)還是不活動(dòng)，并且響應(yīng)于此輸出相應(yīng)的活動(dòng)性信號(hào)(在部件接部件的基礎(chǔ)上，或者在子部件接子部件的基礎(chǔ)上)；并且(b)響應(yīng)于該活動(dòng)性信號(hào)，根據(jù)某組的部件(和/或子部件)是否為當(dāng)前活動(dòng)，在組接組的基礎(chǔ)上在該第一和第二模式之間進(jìn)行選擇(例如有選擇地轉(zhuǎn)換)。例如，美國(guó)專利No.5,420,808(其全文通過引用結(jié)合在本申請(qǐng)中)描述了集成電路用以確定其各個(gè)部件(和子部件)為當(dāng)前活動(dòng)還是不活動(dòng)的技術(shù)。
如圖2所示，系統(tǒng)10包括用虛線框12表示的核心單元，用于執(zhí)行如下面結(jié)合圖1所述的各種操作。核心單元12包括(a)程序定序器單元14；(b)資源停頓單元16；(c)地址生成單元(“AGU”)，用虛線框18表示；以及(d)數(shù)據(jù)算術(shù)邏輯單元(“DALU”)，用虛線框20表示。AGU包括多個(gè)算術(shù)地址單元(“AAU”)22、位屏蔽單元(“BMU”)24和地址發(fā)生器寄存器文件26。DALU包括多個(gè)算術(shù)邏輯單元(“ALU”)28和DALU寄存器文件30。程序定序器單元14、資源停頓單元16、AGU18(包括其各種單元和文件)以及DALU20(包括其各種單元和文件)如圖2所示互連。
另外，如圖2所示，核心單元12與程序高速緩沖存儲(chǔ)器32、數(shù)據(jù)高速緩沖存儲(chǔ)器34和統(tǒng)一指令/數(shù)據(jù)存儲(chǔ)器36相連接。程序高速緩沖存儲(chǔ)器32和數(shù)據(jù)高速緩沖存儲(chǔ)器34與二級(jí)存儲(chǔ)器38連接。存儲(chǔ)器36和38與系統(tǒng)10的其它部件40連接。
而且，調(diào)試&仿真單元42被耦合在程序定序器單元14和聯(lián)合測(cè)試行動(dòng)組(“JTAG”Joint Test Action Group)端口之間，用于按照傳統(tǒng)的JTAG技術(shù)來調(diào)試和仿真該系統(tǒng)10的各種操作。而且，如圖2所示，一個(gè)或多個(gè)附加執(zhí)行單元44可選擇地與核心單元12、數(shù)據(jù)高速緩沖存儲(chǔ)器34和存儲(chǔ)器36連接。
為了執(zhí)行其各種操作，系統(tǒng)10包括為了清楚起見沒有在圖2中清楚示出的各種其它互連、部件(例如，存儲(chǔ)器管理電路)和其它細(xì)節(jié)。例如，各種地址總線除了傳輸?shù)刂沸盘?hào)之外，還傳輸適當(dāng)?shù)目刂菩盘?hào)。同樣，各種數(shù)據(jù)總線除了傳輸數(shù)據(jù)信號(hào)之外，還傳輸適當(dāng)?shù)目刂菩盘?hào)。
資源停頓單元16負(fù)責(zé)控制系統(tǒng)10的互鎖流水線(pipeline)。響應(yīng)來自指令執(zhí)行總線的信息，資源停頓單元16存儲(chǔ)有關(guān)核心單元12的各種部件的狀況(或狀態(tài))的信息。響應(yīng)這種狀況(或狀態(tài))信息，該資源停頓單元16通過向系統(tǒng)10的程序定序器單元14、AGU18、DALU20和各種其它部件輸出適當(dāng)?shù)男畔斫鉀Q流水線中的沖突和危險(xiǎn)。
例如，響應(yīng)來自資源停頓單元16的信息，程序定序器單元14按照指令的編程順序讀取并調(diào)度指令。為了讀取指令，程序定序器單元14通過32位指令地址總線向程序高速緩沖存儲(chǔ)器32和存儲(chǔ)器36輸出適當(dāng)?shù)闹噶畹刂?。同樣，響?yīng)來自資源停頓單元16和多個(gè)AAU22的信息，地址發(fā)生器寄存器文件26通過指令地址總線向程序高速緩沖存儲(chǔ)器32和存儲(chǔ)器36輸出適當(dāng)?shù)闹噶畹刂罚珥憫?yīng)來自程序定序器單元14的循環(huán)、中斷或者分支或跳離的各種類型的流變化(“COF”)指令，輸出指令地址序列。(通過指令地址總線從程序定序器單元14或地址發(fā)生器寄存器文件26接收到的)這些地址指示用于存儲(chǔ)由系統(tǒng)10執(zhí)行的指令的順序(“尋址指令”)的適當(dāng)?shù)拇鎯?chǔ)器單元。
因此，響應(yīng)于這些地址(a)如果這些地址在程序高速緩沖存儲(chǔ)器32中被當(dāng)前索引，則程序高速緩沖存儲(chǔ)器32通過128位指令讀取總線向程序定序器單元14輸出尋址指令；或者(b)否則，存儲(chǔ)器36通過指令讀取總線向程序定序器單元14輸出尋址指令。程序定序器單元14接收并存儲(chǔ)這些指令。響應(yīng)于這些所讀取的指令，并且響應(yīng)于從資源停頓單元16接收到的信息，程序定序器單元14通過指令執(zhí)行總線在適當(dāng)?shù)臅r(shí)刻向資源停頓單元16、多個(gè)AAU22、BMU22、多個(gè)ALU28和一個(gè)或多個(gè)執(zhí)行單元44輸出(或調(diào)度)這些指令。程序定序器單元14還包括用于執(zhí)行支持異常處理的操作的電路。
系統(tǒng)10包括多個(gè)用于執(zhí)行指令的單元，即多個(gè)AAU22、BMU24、多個(gè)ALU28和一個(gè)或多個(gè)執(zhí)行單元44。響應(yīng)于來自資源停頓單元16的狀況(或狀態(tài))信息，這些單元根據(jù)各種指令類型(例如根據(jù)指令的特定操作類型)執(zhí)行一個(gè)或多個(gè)指令。例如，采用整數(shù)運(yùn)算，多個(gè)AAU22執(zhí)行各種指令、例如COF指令的地址計(jì)算操作。BMU24執(zhí)行用于對(duì)操作數(shù)中的位進(jìn)行移位和屏蔽的各種指令。多個(gè)ALU28執(zhí)行用于對(duì)操作數(shù)執(zhí)行算術(shù)和邏輯操作(例如，數(shù)值加法、減法、乘法和除法)的各種指令。一個(gè)或多個(gè)執(zhí)行單元44執(zhí)行用于以加速方式對(duì)操作數(shù)執(zhí)行專用操作的各種指令。
在適當(dāng)?shù)臅r(shí)候，多個(gè)AAU22通過從地址發(fā)生器寄存器文件26接收源操作數(shù)信息(并且輸出作為結(jié)果的目標(biāo)操作數(shù)信息以便存儲(chǔ)到地址發(fā)生器寄存器文件26)來與地址發(fā)生器寄存器文件26進(jìn)行通信(反之亦然)。同樣，在適當(dāng)?shù)臅r(shí)候，多個(gè)ALU28通過從DALU寄存器文件30接收源操作數(shù)信息(并且輸出作為結(jié)果的目標(biāo)操作數(shù)信息以便存儲(chǔ)到DALU寄存器文件30)來與DALU寄存器文件30進(jìn)行通信(反之亦然)。
同樣，在適當(dāng)?shù)臅r(shí)候，BMU24、地址發(fā)生器寄存器文件26、DALU寄存器文件30和一個(gè)或多個(gè)執(zhí)行單元44通過經(jīng)由64位操作數(shù)1和操作數(shù)2數(shù)據(jù)總線從數(shù)據(jù)高速緩沖存儲(chǔ)器34和/或存儲(chǔ)器36接收源操作數(shù)信息(并且輸出作為結(jié)果的目標(biāo)操作數(shù)信息以便存儲(chǔ)到數(shù)據(jù)高速緩沖存儲(chǔ)器34和/或存儲(chǔ)器36)來與數(shù)據(jù)高速緩沖存儲(chǔ)器34和/或存儲(chǔ)器36進(jìn)行通信(反之亦然)。響應(yīng)于來自多個(gè)AAU22的信息，經(jīng)由相應(yīng)的32位操作數(shù)1和操作數(shù)2地址總線從地址發(fā)生器寄存器文件26輸出這種操作數(shù)信息的地址。
程序高速緩沖存儲(chǔ)器32和數(shù)據(jù)高速緩沖存儲(chǔ)器34從二級(jí)存儲(chǔ)器38接收并存儲(chǔ)所選信息的拷貝。與二級(jí)存儲(chǔ)器38相比，程序高速緩沖存儲(chǔ)器32和數(shù)據(jù)高速緩沖存儲(chǔ)器34是速度更高、相對(duì)較小的存儲(chǔ)器。程序高速緩沖存儲(chǔ)器32和數(shù)據(jù)高速緩沖存儲(chǔ)器34中的信息是可修改的。因此，在適當(dāng)?shù)臅r(shí)候，系統(tǒng)10從程序高速緩沖存儲(chǔ)器32和數(shù)據(jù)高速緩沖存儲(chǔ)器34將這種修改信息復(fù)制回二級(jí)存儲(chǔ)器38中的相關(guān)聯(lián)入口以便存儲(chǔ)，從而保持了這種修改信息的一致性。
同樣，經(jīng)由系統(tǒng)10的其它部件40，二級(jí)存儲(chǔ)器38接收并存儲(chǔ)來自存儲(chǔ)器36的所選信息的拷貝。與存儲(chǔ)器36相比，二級(jí)存儲(chǔ)器38為速度更高、相對(duì)較小的存儲(chǔ)器。例如當(dāng)系統(tǒng)10從程序高速緩沖存儲(chǔ)器32和數(shù)據(jù)高速緩沖存儲(chǔ)器34將修改信息復(fù)制回二級(jí)存儲(chǔ)器38的相關(guān)聯(lián)部分時(shí)，二級(jí)存儲(chǔ)器38中的信息是可修改的。因此，在適當(dāng)?shù)臅r(shí)候，系統(tǒng)10從二級(jí)存儲(chǔ)器38將這種修改信息復(fù)制回存儲(chǔ)器36中的相關(guān)聯(lián)入口以便存儲(chǔ)，從而保持了這種修改信息的一致性。
系統(tǒng)10通過在多個(gè)AAU22、BMU24、多個(gè)ALU28和一個(gè)或多個(gè)執(zhí)行單元44的各種單元處同時(shí)處理多個(gè)指令來實(shí)現(xiàn)高性能。例如，系統(tǒng)10按照互鎖流水線階段的順序來處理每個(gè)指令。因此，系統(tǒng)10與其它指令的各個(gè)階段平行地處理特定指令的每個(gè)階段。
一般來說，系統(tǒng)10以每個(gè)階段一個(gè)機(jī)器周期(“周期”)的方式進(jìn)行操作(例如，任意階段的持續(xù)時(shí)間是單個(gè)機(jī)器周期)。但是，一些指令(例如，ACS、MAC、MPY和SAD，如表1中所述)會(huì)需要多個(gè)機(jī)器周期來執(zhí)行(即，這些指令僅在系統(tǒng)10的多個(gè)機(jī)器周期中是可執(zhí)行的)。而且，存儲(chǔ)器存取(例如，指令讀取或操作數(shù)加載)會(huì)需要系統(tǒng)10的幾個(gè)機(jī)器周期。響應(yīng)于指令之間的沖突(例如，讀取/寫入沖突)，資源停頓單元16在完成特定指令的執(zhí)行階段的過程中有選擇地引入一個(gè)或多個(gè)延遲(或停頓(stall))。
表1具有兩個(gè)機(jī)器周期來執(zhí)行的指令

在例舉實(shí)施方式中，系統(tǒng)10如表2中所述按10個(gè)互鎖流水線階段的順序處理指令，從而按相同的階段順序處理每個(gè)指令。在每個(gè)流水線階段期間，系統(tǒng)10為其下一個(gè)階段準(zhǔn)備指令。在系統(tǒng)10啟動(dòng)指令的處理之后，該系統(tǒng)10在隨后的時(shí)間(例如，一個(gè)機(jī)器周期之后)啟動(dòng)緊隨其后的指令的處理。以這種方式，系統(tǒng)10同時(shí)處理多個(gè)指令的各種階段。
系統(tǒng)10的多階段流水線包括多個(gè)執(zhí)行階段。例如，在如表2所述的例舉實(shí)施方式中，該流水線包括第一執(zhí)行階段(E階段)和第二執(zhí)行階段(M階段)。在可選實(shí)施方式中，該流水線包括第一和第二執(zhí)行階段再加上至少一個(gè)附加執(zhí)行階段。在這樣的可選實(shí)施方式中，根據(jù)系統(tǒng)10的各種目的適當(dāng)?shù)亟⒍鄠€(gè)執(zhí)行階段的相應(yīng)操作，從而通過多個(gè)執(zhí)行階段中的適當(dāng)?shù)囊粋€(gè)或多個(gè)來代替地(或另外地)執(zhí)行(在表2中描述的)E階段或M階段操作中的一個(gè)或多個(gè)。
例如，在第一可選實(shí)施方式中，附加執(zhí)行階段在該例舉實(shí)施方式的第一執(zhí)行階段之前，從而該附加執(zhí)行階段將緊接著在表2中的C階段之后，并且相應(yīng)地執(zhí)行操作。在第二可選實(shí)施方式中，附加執(zhí)行階段在例舉實(shí)施方式的第二執(zhí)行階段之后，從而該附加執(zhí)行階段將緊接著在表2中的W階段之前，并且相應(yīng)地執(zhí)行操作。在第三可選實(shí)施方式中，附加執(zhí)行階段中的一個(gè)或多個(gè)在該例舉實(shí)施方式的第一執(zhí)行階段之前，并且該附加執(zhí)行階段中的一個(gè)或多個(gè)在該例舉實(shí)施方式的第二執(zhí)行階段之后，從而(a)附加執(zhí)行階段中的至少一個(gè)將緊接著在表2中的C階段之后并且將相應(yīng)地執(zhí)行操作；并且(b)附加執(zhí)行階段中的至少一個(gè)將緊接著在表2中的W階段之前并且將相應(yīng)地執(zhí)行操作。這樣，與該例舉實(shí)施方式類似，這些可選實(shí)施方式同樣受益于這里所述的技術(shù)，并且這些技術(shù)同樣適用于這些可選實(shí)施方式。
表2流水線階段概述

雖然已經(jīng)示出并描述了例舉實(shí)施方式，但是可以在前面公開內(nèi)容中想到許多修改、變化和替換，并且在某些情形中，可以在沒有相應(yīng)地使用其它特征的情況下采用這些實(shí)施方式的一些特征。例如，雖然上面的說明不同地涉及信號(hào)的正邊沿過渡(具有第一方向)和信號(hào)的負(fù)邊沿過渡(具有與第一方向相反的第二方向)，但是(a)正邊沿過渡具有與具有1的“高”二進(jìn)制邏輯狀態(tài)的信號(hào)相同的有效意義；并且(b)負(fù)邊沿過渡具有與具有0的“低”二進(jìn)制邏輯狀態(tài)的信號(hào)相同的有效意義。這樣，上面的說明適用于以下情況中的一種(a)電路100的部件通過對(duì)信號(hào)邊沿敏感而響應(yīng)該信號(hào)的情況(例如，響應(yīng)信號(hào)的預(yù)定邊沿而被觸發(fā))；或(b)電路100的部件通過對(duì)信號(hào)的電平敏感而響應(yīng)該信號(hào)的情況(例如，響應(yīng)信號(hào)的預(yù)定電平而被觸發(fā))。因此，按照與這里所公開的實(shí)施方式的范圍一致的方式并且廣義地解釋所附權(quán)利要求是適當(dāng)?shù)摹?br> 權(quán)利要求
1.一種用于保存邏輯狀態(tài)的電路，包括第一電路，用于響應(yīng)時(shí)鐘信號(hào)的第一過渡，接收具有邏輯狀態(tài)的信息信號(hào)；并且響應(yīng)時(shí)鐘信號(hào)的第二過渡，鎖存表示所接收到的信息信號(hào)的邏輯狀態(tài)的第一信號(hào)的邏輯狀態(tài)；與第一電路連接的第二電路，用于響應(yīng)時(shí)鐘信號(hào)的第二過渡，從第一電路接收第一信號(hào)；并且響應(yīng)時(shí)鐘信號(hào)的第三過渡，鎖存表示所接收到的第一信號(hào)的邏輯狀態(tài)的第二信號(hào)的邏輯狀態(tài)；以及與第一和第二電路連接的第三電路，用于在第一操作模式期間，向第一和第二電路供電；并且在第二操作模式期間，降低供給第一電路的電能，而向第二電路供電，從而使第一信號(hào)的邏輯狀態(tài)丟失，而保存第二信號(hào)的邏輯狀態(tài)。
2.如權(quán)利要求1所述的電路，其中所述第一電路在第一模式期間與電源連接，在第二模式期間從電源斷開。
3.如權(quán)利要求2所述的電路，其中所述第二電路在第一和第二模式期間與電源連接。
4.如權(quán)利要求1所述的電路，其中所述第一過渡具有第一方向，第二過渡具有與第一方向相反的第二方向，并且第三過渡具有第一方向。
5.如權(quán)利要求1所述的電路，其中第一過渡在時(shí)鐘信號(hào)的特定周期的開始處出現(xiàn)，并且其中第三過渡在所述特定周期的結(jié)束處出現(xiàn)。
6.如權(quán)利要求5所述的電路，其中所述第二過渡在第一和第三過渡之間。
7.如權(quán)利要求1所述的電路，其中第四電路包括第一和第二電路，并且所述電路包括與第三電路連接的第五電路，用于確定第四電路是否活動(dòng)，并且響應(yīng)于此而輸出活動(dòng)性信號(hào)，其中所述第三電路用于響應(yīng)活動(dòng)性信號(hào)而在第一和第二模式之間進(jìn)行選擇。
8.如權(quán)利要求7所述的電路，其中所述第三電路用于響應(yīng)表示第四電路在一段期間內(nèi)活動(dòng)的活動(dòng)性信號(hào)而在該期間內(nèi)選擇第一模式；且響應(yīng)表示第四電路在該期間內(nèi)不活動(dòng)的活動(dòng)性信號(hào)而在該期間內(nèi)選擇第二模式。
9.如權(quán)利要求7所述的電路，其中所述第四電路包括第五電路。
10.如權(quán)利要求1所述的電路，其中所述第一電路通過對(duì)邊沿敏感而可響應(yīng)第一和第二過渡。
11.如權(quán)利要求10所述的電路，其中所述第二電路通過對(duì)邊沿敏感而可響應(yīng)第二和第三過渡。
12.如權(quán)利要求1所述的電路，其中所述第一電路通過對(duì)電平敏感而可響應(yīng)第一和第二過渡。
13.如權(quán)利要求12所述的電路，其中所述第二電路通過對(duì)電平敏感而可響應(yīng)第二和第三過渡。
14.一種用于保存邏輯狀態(tài)的方法，包括響應(yīng)時(shí)鐘信號(hào)的第一過渡，接收具有邏輯狀態(tài)的信息信號(hào)；響應(yīng)時(shí)鐘信號(hào)的第二過渡，用第一電路鎖存表示所述信息信號(hào)的邏輯狀態(tài)的第一信號(hào)的邏輯狀態(tài)；響應(yīng)時(shí)鐘信號(hào)的第三過渡，用第二電路鎖存表示所述第一信號(hào)的邏輯狀態(tài)的第二信號(hào)的邏輯狀態(tài)；并且在第一操作模式期間，向第一和第二電路供電；且在第二操作模式期間，降低供給第一電路的電能，而向第二電路供電，從而第一信號(hào)的邏輯狀態(tài)丟失，而保存第二信號(hào)的邏輯狀態(tài)。
15.如權(quán)利要求14所述的方法，其中向第一電路供電的步驟包括使所述第一電路在第一模式期間與電源連接，并且其中降低供給第一電路的電能的步驟包括使第一電路在第二模式期間從電源斷開。
16.如權(quán)利要求15所述的方法，其中向所述第二電路供電的步驟包括使所述第二電路在第一和第二模式期間與電源連接。
17.如權(quán)利要求14所述的方法，其中所述第一過渡具有第一方向，第二過渡具有與第一方向相反的第二方向，并且第三過渡具有第一方向。
18.如權(quán)利要求14所述的方法，其中第一過渡在時(shí)鐘信號(hào)的特定周期的開始處出現(xiàn)，并且其中第三過渡在所述特定周期的結(jié)束處出現(xiàn)。
19.如權(quán)利要求18所述的方法，其中所述第二過渡在第一和第三過渡之間。
20.如權(quán)利要求14所述的方法，其中第四電路包括第一和第二電路，并且所述方法包括確定第四電路是否活動(dòng)，并且響應(yīng)于此輸出活動(dòng)性信號(hào)；響應(yīng)于活動(dòng)性信號(hào)而在第一和第二模式之間進(jìn)行選擇。
21.如權(quán)利要求20所述的方法，其中所述進(jìn)行選擇的步驟包括響應(yīng)表示第四電路在一段期間內(nèi)活動(dòng)的活動(dòng)性信號(hào)而在該期間內(nèi)選擇第一模式；并且響應(yīng)表示第四電路在該期間內(nèi)不活動(dòng)的活動(dòng)性信號(hào)而在該期間內(nèi)選擇第二模式。
22.如權(quán)利要求14所述的方法，其中用第一電路鎖存的步驟包括通過對(duì)邊沿敏感而響應(yīng)第二過渡用第一電路進(jìn)行鎖存。
23.如權(quán)利要求22所述的方法，其中用第二電路鎖存的步驟包括通過對(duì)邊沿敏感而響應(yīng)第三過渡用第二電路進(jìn)行鎖存。
24.如權(quán)利要求14所述的方法，其中用第一電路鎖存的步驟包括通過對(duì)電平敏感而響應(yīng)第二過渡用第一電路進(jìn)行鎖存。
25.如權(quán)利要求24所述的方法，其中用第二電路鎖存的步驟包括通過對(duì)電平敏感而響應(yīng)第三過渡用第二電路進(jìn)行鎖存。
全文摘要
響應(yīng)于時(shí)鐘信號(hào)的第一過渡，接收具有邏輯狀態(tài)的信息信號(hào)。響應(yīng)于時(shí)鐘信號(hào)的第二過渡，第一電路鎖存表示該信息信號(hào)的邏輯狀態(tài)的第一信號(hào)的邏輯狀態(tài)。響應(yīng)于時(shí)鐘信號(hào)的第三過渡，第二電路鎖存表示第一信號(hào)的邏輯狀態(tài)的第二信號(hào)的邏輯狀態(tài)。在第一操作模式期間，向第一和第二電路供電。在第二操作模式期間，降低供給第一電路的電能，而向第二電路供電，從而使第一信號(hào)的邏輯狀態(tài)丟失，而保存第二信號(hào)的邏輯狀態(tài)。
文檔編號(hào)H03K3/12GK1860683SQ200480028490
公開日2006年11月8日 申請(qǐng)日期2004年9月28日 優(yōu)先權(quán)日2003年9月30日
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