專利名稱：內(nèi)含單一類型晶體管的邏輯電路及相關(guān)應(yīng)用電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明相關(guān)于一種邏輯電路，尤其指一種內(nèi)含單一類型晶體管的邏輯電 路及相關(guān)應(yīng)用電路。
背景技術(shù)：
請參閱圖1至圖2，圖1為公知一內(nèi)含單一類型晶體管的邏輯電路IO的 電路圖，圖2為邏輯電路10的等效電路圖。邏輯電路IO包含一第一P型金 屬氧化物半導(dǎo)體晶體管12、 一串接于第一 P型金屬氧化物半導(dǎo)體晶體管12 的第二P型金屬氧化物半導(dǎo)體晶體管14、以及一耦接于第一P型金屬氧化物 半導(dǎo)體晶體管12及第二 P型金屬氧化物半導(dǎo)體晶體管14的輸出電容16。邏 輯電路10為一反相器。
邏輯電路10的工作過程說明如后請參閱圖3，圖3為邏輯電路10的 波形圖。當(dāng)邏輯電路IO的輸入端IN上的輸入電壓Vin為一邏輯低電壓(logic low) LOW時，邏輯電路10的輸出端OUT上的輸出電壓Vout等于 VDD*R2/(R1+R2)，其中，Rl為第一 P型金屬氧化物半導(dǎo)體晶體管12的操作 阻抗(operation impedance),而R2為第二 P型金屬氧化物半導(dǎo)體晶體管I4 的操作阻抗，等效上，第一P型金屬氧化物半導(dǎo)體晶體管12及第二P型金屬 氣化物半導(dǎo)體晶體管14共同形成一分壓電路(voltage divider);另一方面， 當(dāng)輸入電壓Vin為一邏輯高電壓(logic high) HIGH時，輸出電壓Vout等于 Vth，其中，Vth為第二P型金屬氧化物半導(dǎo)體晶體管14的閾值電壓(threshold voltage)。
由于邏輯電路10等效上為一分壓電路，所以，為了使輸出電壓Vout于 輸入電壓Vin為邏輯〗氐電壓LOW時，盡可能地達(dá)到VDD(—理想高電平)，第 一 P型金屬氧化物半導(dǎo)體晶體管12的操作阻抗Rl設(shè)計成遠(yuǎn)小于第二 P型金 屬氧化物半導(dǎo)體晶體管14的操作阻抗R2,也就是說，第一 P型金屬氧化物 半導(dǎo)體晶體管12的寬長比(W/L),必需遠(yuǎn)大于第二P型金屬氧化物半導(dǎo)體晶體 管14的寬長比(W/L)2。如此一來，邏輯電路10的尺寸勢必相當(dāng)大。
此外，當(dāng)輸入電壓Vin為邏輯高電壓HIGH時，邏輯電路10的輸出電壓 Vout等于Vt,其大于零(一理想低電平)，如此的輸出電壓Vout將不易正確 地驅(qū)動連接于邏輯電路10后的其他邏輯電路。
最后，當(dāng)輸入電壓Vin為邏輯低電壓LOW時，邏輯電路10的第一 P型全 屬氧化物半導(dǎo)體晶體管12及第二 P型金屬氧化物半導(dǎo)體晶體管14間會持續(xù) 地導(dǎo)通一直流電流，換句話說，邏輯電路10于輸入電壓Vin為邏輯低電壓 LOW時，會消耗可觀的電能。
請參閱圖4至圖7，圖4為公知另一邏輯電路20的電路圖，圖5為邏輯 電路20的輸入端IN上的輸入電壓Vin為邏輯低電壓LOW時，邏輯電路20的 等效電路圖，圖6為邏輯電路20的輸入端IN上的輸入電壓Vin為邏輯高電 壓HIGH時，邏輯電路20的等效電路圖，圖7為邏輯電路20的波形圖。邏輯 電路20亦為一反相器。
為了解決邏輯電路10于輸入電壓Vin為邏輯高電壓HIGH時，無法輸出 該理想低電平的缺點，邏輯電路20除了包含第一 P型金屬氧化物半導(dǎo)體晶體 管12、第二P型金屬氧化物半導(dǎo)體晶體管14、及輸出電容16外，另包含一 第三P型金屬氧化物半導(dǎo)體晶體管22、以及一耦合電容26。
當(dāng)邏輯電路20的輸入電壓Vin為邏輯低電壓LOW時，同樣地，邏輯電路 10的輸出電壓Vout等于VD^R2/(Rl+R2)，如圖5所示，此時，耦合電容26 的第一端24上的電壓亦等于VDD*R2/(R1+R2)，而耦合電容26的第二端28 上的電壓等于Vth;另一方面，當(dāng)輸入電壓Vin由邏輯低電壓LOW切換成邏 輯高電壓HIGH時，第一P型金屬氧化物半導(dǎo)體晶體管12是不導(dǎo)通的，此時， 由于第二P型金屬氧化物半導(dǎo)體晶體管"仍是導(dǎo)通的，所以，耦合電容26 的第一端24上的電壓會減小為Vth，但因耦合電容26的第一端24及第二端 28間的電位差又仍維持在VDD*R2/(R1+R2)-Vth,所以，耦合電容26的第二 端28上的電壓Vx會突然陷落(trap)至Vth-VDD*R2/(R1+R2),如圖6及圖7 所示，如此一來，邏輯電路20便可于輸入電壓Vin為邏輯高電壓HIGH時， 輸出具有該理想低電平的輸出電壓Vout。
然而，同樣地，為了輸出具有該理想高電平的輸出電壓Vout,邏輯電路 20的第一P型金屬氧化物半導(dǎo)體晶體管12的寬長比(W/L),仍必需遠(yuǎn)大于第二 P型金屬氧化物半導(dǎo)體晶體管14的寬長比(W/L)2。此外，邏輯電路20仍存在 有邏輯電路20的直流電流問題。
公知內(nèi)含單一類型晶體管的邏輯電路中，除了反相器(如邏輯電路10、
20)夕卜，與非門(NAND)及或非門(NOR)也有上述的問題。
請參閱圖8及圖9，圖8為公知一內(nèi)含單一類型晶體管的與非門30的電 路圖，圖9為與非門30的波形圖。與非門30包舍一第四P型金屬氧化物半 導(dǎo)體晶體管32、 一串接于第四P型金屬氧化物半導(dǎo)體晶體管32的第五P型 金屬氧化物半導(dǎo)體晶體管34、一串接于第五P型金屬氧化物半導(dǎo)體晶體管34 的第六P型金屬氧化物半導(dǎo)體晶體管、以及一耦接于第五P型金屬氧化物半 導(dǎo)體晶體管34及第六P型金屬氧化物半導(dǎo)體晶體管36的輸出電容38。
同樣地，與非門30也有尺寸過大(因為第四P型金屬氧化物半導(dǎo)體晶體 管32的寬長比(W/L) 4及第五P型金屬氧化物半導(dǎo)體晶體管34的寬長比(W/L) 5 皆必需遠(yuǎn)大于第六P型金屬氧化物半導(dǎo)體晶體管36的寬長比(W/L)6)、輸出 電壓Vout于輸入電壓Vin為邏輯高電壓HIGH時大于該理想低電平(如圖9所 示，當(dāng)輸入電壓Vin為邏輯高電壓HIGH時，輸出電壓Vout等于VSS+第五P 型金屬氧化物半導(dǎo)體晶體管34的閾值電壓Vth5)、以及因仍存在該直流電流 而會消耗可觀電能的缺點。

發(fā)明內(nèi)容
因此本發(fā)明的主要目的在于提供一種內(nèi)含單一類型晶體管的邏輯電路及 相關(guān)應(yīng)用電路，以解決先前技術(shù)的缺點。
本發(fā)明的內(nèi)含單一類型晶體管的邏輯電路包含一第 一邏輯單元，其電源 端用來耦接于一第一電壓源，輸入端用來輸入信號、 一第二邏輯單元，其電 源端用來耦接于該第一電壓源，輸入端耦接于該第一邏輯單元的輸入端、一 升降壓單元(boost element),其輸入端耦接于該第一邏輯單元的輸出端，電 源端用來耦接于一第二電壓源，用來改變該第一邏輯單元的輸出端上的電壓、 一阻抗單元，其輸入端耦接于該升降壓單元的輸出端，輸出端耦接于該第二 邏輯單元的輸出端、以及一全振幅緩沖器(full swing buffer),其第一電源
端耦接于該第一邏輯單元的電源端，第二電源端用來耦接于該第二電壓源， 輸入端耦接于該第一邏輯單元的輸入端，控制端耦接于該阻抗單元的輸出端， 用來產(chǎn)生一全邏輯振幅(full logic swing)信號。
本發(fā)明的內(nèi)含單一類型晶體管的另一邏輯電路包含一第一邏輯單元，其 電源端用來耦接于一第一電壓源，輸入端用來輸入信號、 一第二邏輯單元，其電源端耦接于該第一邏輯單元的輸出端，輸入端耦接于該第一邏輯單元的 輸入端、 一升降壓單元，其輸入端耦接于該第一邏輯單元的輸出端，電源端 用來耦接于一第二電壓源，用來改變該第一邏輯單元的輸出端上的電壓、一 阻抗單元，其輸入端耦接于該升降壓單元的輸出端，輸出端耦接于該第二邏 輯單元的輸出端、以及一全振幅緩沖器，其第一電源端耦接于該第一邏輯單 元的電源端，第二電源端用來耦接于該第二電壓源，輸入端耦接于該第一邏 輯單元的輸入端，控制端耦接于該阻抗單元的輸出端，用來產(chǎn)生一全邏輯振 幅4言號。
本發(fā)明的內(nèi)含單一類型晶體管的緩沖器包含一第一反相器以及一第二反 相器。該第一反相器的輸入端用來輸入信號，該第二反相器的輸入端耦接于 該第一反相器的輸出端。該第一反相器包含一第一晶體管，其源極用來耦接 于一第一電壓源，柵極用來輸入信號、 一第二晶體管，其源極用來耦接于該 第一電壓源，柵極耦接于該第一晶體管的柵極、 一第一升降壓單元，其輸入 端耦接于該第一晶體管的漏極，電源端用來耦接于一第二電壓源，用來改變 該第一晶體管的漏極上的電壓、 一第一阻抗單元，其輸入端耦接于該升降壓 單元的輸出端，輸出端耦接于該第二晶體管的漏極、以及一第一全振幅緩沖 器，其第一電源端耦接于該第一晶體管的源極，第二電源端用來耦接于該第 二電壓源，輸入端耦接于該第一晶體管的柵極，控制端耦接于該阻抗單元的 輸出端，用來產(chǎn)生一全邏輯振幅信號。該第二反相器包含一第三晶體管，其 源極用來耦接于該第 一電壓源，柵極耦接于該第 一反相器的第 一全振幅緩沖 器的輸出端，以接收該第一全邏輯振幅信號、 一第四晶體管，其源極耦接于 該第三晶體管的漏極，柵極耦接于該第三晶體管的柵極、 一第二升降壓單元， 其輸入端耦接于該第一晶體管的漏極，電源端用來耦接于一第二電壓源，用 來改變該第一晶體管的漏極上的電壓、 一第二阻抗單元，其輸入端耦接于該 升降壓單元的輸出端，輸出端耦接于該第二晶體管的漏極、以及一第二全振 幅緩沖器，其第一電源端耦接于該第一晶體管的源極，第二電源端用來耦接 于該第二電壓源，輸入端耦接于該第一晶體管的柵極，控制端耦接于該阻抗 單元的輸出端，用來產(chǎn)生一第二全邏輯振幅信號。


圖1為公知一內(nèi)含單一類型晶體管的邏輯電路的電路圖。
圖2為圖1所示的邏輯電路的等效電路圖。
圖3為圖1所示的邏輯電路的波形圖。
圖4為公知另一邏輯電路的電路圖。
圖5及圖6為圖4所顯示的邏輯電路的等效電路圖。
圖7為圖4所顯示的邏輯電路的波形圖。
圖8為公知一內(nèi)含單一類型晶體管的與非門的電路圖。
圖9為圖8所顯示的與非門的波形圖。
圖10為本發(fā)明的第一實施例中一內(nèi)含單一類型晶體管的邏輯電路的電 路圖。
圖ll為圖IO所顯示的邏輯電路的波形圖。
圖12為本發(fā)明的第二實施例中一內(nèi)含單一類型晶體管的邏輯電路的電 路圖。
圖13為本發(fā)明的第三實施例中一內(nèi)含單一類型晶體管的邏輯電路的電 路圖。
圖14為圖13所顯示的邏輯電路的波形圖。
圖15為本發(fā)明的第四實施例中一內(nèi)含單一類型晶體管的邏輯電路的電路圖。
圖16為圖15所顯示的邏輯電路的波形圖。
圖17為本發(fā)明的第五實施例中一內(nèi)含單一類型晶體管的邏輯電路的電 路圖。
圖18為內(nèi)含多級圖IO所顯示的邏輯電路的緩沖器的電路圖。 圖19為內(nèi)含圖IO所顯示的邏輯電路的緩沖器的電路圖。 主要元件符號"i兌明
10、 20、 50、 250、 350、 550、 750邏輯電路 12 第一 P型金屬氧化物半導(dǎo)體晶體管
14 第二 P型金屬氧化物半導(dǎo)體晶體管
16 輸出電容
22 第三P型金屬氧化物半導(dǎo)體晶體管
24 第一端 26 耦合電容 28 第二端
30 與非門
32 第四P型金屬氧化物半導(dǎo)體晶體管
34 第五P型金屬氧化物半導(dǎo)體晶體管
36 第六P型金屬氧化物半導(dǎo)體晶體管
38 輸出電容
52、 54、 154、 352、 354、 454、 552、 554、 654邏輯單元
56、 756 升降壓單元
58、 258 阻抗單元
60、 360、 560全振幅緩沖器
62、 84、 92、 156電源端
64、 86、 90、 118、 134、 158、 218輸入端
66、 88、 94、 120、 160、 220輸出端
68 第一 P型金屬氧化物半導(dǎo)體晶體管
70、 78、 102、 108、 124、 140、 148、 370、 570源才及
72、 80、 104、 110、 126、 142、 150、
372、 380、 442、 572、 580、 642柵極
74、 82、 106、 112、 128、 144、 152、 374、 574漏極
76 第二 P型金屬氧化物半導(dǎo)體晶體管
96 第五P型金屬氧化物半導(dǎo)體晶體管
98 第六P型金屬氧化物半導(dǎo)體晶體管
100 升降壓電容
114、 224 第一端
116、 228 第二端
122 第四P型金屬氧化物半導(dǎo)體晶體管
130 第一電源端
132 第二電源端
136 控制端
138 第七P型金屬氧化物半導(dǎo)體晶體管
146 第三P型金屬氧化物半導(dǎo)體晶體管
222 電阻
368 第十一 P型金屬氧化物半導(dǎo)體晶體管
376第十二 P型金屬氧化物半導(dǎo)體晶體管
438第十七P型金屬氧化物半導(dǎo)體晶體管
568第十四P型金屬氧化物半導(dǎo)體晶體管
576第十五P型金屬氧化物半導(dǎo)體晶體管
638第十六P型金屬氧化物半導(dǎo)體晶體管
850緩沖器
INI第一輸入電壓皿第二輸入電壓
VI第一電壓V2第二電壓
V3第三電壓OUT輸出電壓
濯第一電壓源VSS第二電壓源
Vth閾值電壓Vin輸入電壓
Vout輸出電壓HIGH還輯高電壓
LOW邏輯低電壓Rl、 R2操作阻抗
Vx電壓IN輸入端
具體實施例方式
請參閱圖10,圖10為本發(fā)明的第一實施例中一內(nèi)含單一類型晶體管的 邏輯電路50的電路圖。邏輯電路50包含一第一邏輯單元52、 一第二邏輯單 元54、 一升降壓單元(boost Element)5" —阻抗單元58、以及一全振幅緩 沖器(full swing buffer) 60。
第一邏輯單元52的電源端62用來耦接于一第一電壓源VDD，輸入端64 用來輸入信號，也就是一第一輸入信號IN1，第一邏輯單元52內(nèi)包含同類型 的晶體管，具體地說，在本發(fā)明的第一實施例中，第一邏輯單元52內(nèi)包含一 第一P型金屬氧化物半導(dǎo)體晶體管68，其源極70用來耦接于第一電壓源VDD, 柵極72用來輸入第一輸入信號IN1;第二邏輯單元"相同于第一邏輯單元 52,也就是說，第二邏輯單元54亦包含一第二P型金屬氧化物半導(dǎo)體晶體管 76，第二邏輯單元54的電源端84耦接于第一邏輯單元52的輸出端66，也 就是第一P型金屬氧化物半導(dǎo)體晶體管68的漏極74,輸入端86耦接于第一 邏輯單元52的輸入端64,也就是第一 P型金屬氧化物半導(dǎo)體晶體管68的柵 極72，相似的，第二P型金屬氧化物半導(dǎo)體晶體管76的源極"耦接于第一 P型金屬氧化物半導(dǎo)體晶體管68的漏極74,柵極80耦接于第一 P型金屬氧
化物半導(dǎo)體晶體管68的柵極72;升降壓單元56的輸入端90耦接于第一邏 輯單元52的輸出端66,電源端92用來耦接于一第二電壓源VSS，升降壓單 元56用來改變第一邏輯單元52的輸出端66上的電壓，升降壓單元56內(nèi)所 包舍的晶體管的類型相同于第一邏輯單元52內(nèi)所包含的晶體管的類型，具體 地說，在本發(fā)明的第一實施例中，升降壓單元56包含一第五P型金屬氧化物 半導(dǎo)體晶體管96、 一第六P型金屬氧化物半導(dǎo)體晶體管98、以及一升降壓電 容100，第五P型金屬氧化物半導(dǎo)體晶體管96的源極102耦接于第一邏輯單 元52的輸出端66，也就是第一 P型金屬氧化物半導(dǎo)體晶體管68的漏極74， 升降壓電容100的第一端114耦接于第五P型金屬氧化物半導(dǎo)體晶體管96的 源極102,第二端116耦接于第五P型金屬氧化物半導(dǎo)體晶體管96的柵極104, 第六P型金屬氧化物半導(dǎo)體晶體管98的源極108耦接于升降壓電容100的第 二端116,柵極110用來耦接于第二電壓源VSS，漏極112耦接于第六P型金 屬氧化物半導(dǎo)體晶體管98的柵極110;阻抗單元58的輸入端118耦接于升 降壓單元56的輸出端94，輸出端120耦接于第二邏輯單元54的輸出端88， 阻抗單元58內(nèi)所包含的晶體管的類型相同于第一邏輯單元52內(nèi)所包含的晶 體管的類型，具體地說，在本發(fā)明的第一實施例中，阻抗單元58包含一第四 P型金屬氧化物半導(dǎo)體晶體管122,其源極124耦接于升降壓單元56的輸出 端94,也就是第五P型金屬氧化物半導(dǎo)體晶體管96的柵極104，柵極126耦 接于第四P型金屬氧化物半導(dǎo)體晶體管的源極l24，漏極1"耦接于第二邏 輯單元54的輸出端88，也就是第二P型金屬氧化物半導(dǎo)體晶體管76的漏極 82;全振幅緩沖器60的第一電源端130耦接于第一電壓源VDD,等效上，第 一電源端130耦接于第一邏輯單元52的電源端62,第二電源端l32用來耦 接于第二電壓源VSS，等效上，第二電源端132耦接于升降壓單元56的電源 端92，輸入端134耦接于第一邏輯單元52的輸入端64，控制端136耦接于 阻抗單元58的輸出端120，全振幅緩沖器60用來產(chǎn)生一全邏輯振幅(full logic swing)信號，同樣地，全振幅緩沖器60內(nèi)所包含的晶體管的類型相同 于第一邏輯單元52內(nèi)所包含的晶體管的類型，具體地說，在本發(fā)明的第一實 施例中，全振幅緩沖器60包含一第七P型金屬氧化物半導(dǎo)體晶體管138及一 串接于第七P型金屬氧化物半導(dǎo)體晶體管138的第三P型金屬氧化物半導(dǎo)體 晶體管146，第三P型金屬氧化物半導(dǎo)體晶體管146的柵極150耦接于阻抗 單元58的輸出端120,也就是第四P型金屬氧化物半導(dǎo)體晶體管122的漏極 28，漏極152耦接于第二電壓源VSS,等效上，第四P型金屬氧化物半導(dǎo)體 晶體管的漏極152耦接于升降壓單元56的第六P型金屬氧化物半導(dǎo)體晶 體管98的漏極112,第七P型金屬氧化物半導(dǎo)體晶體管138的源極140用來 耦接于第一電壓源VDD,等效上，第七P型金屬氧化物半導(dǎo)體晶體管138的 源極140耦接于第一 P型金屬氧化物半導(dǎo)體晶體管68的源極70,柵極142 耦接于第二邏輯單元54的輸入端86，也就是第二 P型金屬氧化物半導(dǎo)體晶 體管76的柵極80,漏極144耦接于第三P型金屬氧化物半導(dǎo)體晶體管146 的源極148，第七P型金屬氧化物半導(dǎo)體晶體管138可視為一相同于第一邏 輯單元52 (或第二邏輯單元54)的第三邏輯單元154，其電源端156用來耦接 于第一電壓源VDD,輸入端158耦接于第一邏輯單元52的輸入端64,用來輸 入第一輸入信號IN1，輸出端160耦接于第三P型金屬氧化物半導(dǎo)體晶體管 146的源極148,全振幅緩沖器60所產(chǎn)生的全邏輯振幅信號輸出于輸出端160。 邏輯電路50的工作過程說明如后請參閱圖11，圖11為邏輯電路50 的波形圖。當(dāng)輸入于邏輯電路50的輸入端64上的第一輸入信號IN1為邏輯 低電壓LOW時，第一、第二、及第七P型金屬氧化物半導(dǎo)體晶體管68、 76及 138皆為導(dǎo)通的，并且由于第六、第五、及第四P型金屬氧化物半導(dǎo)體晶體 管98、 96、及122亦為導(dǎo)通的，所以，第一邏輯單元52的輸出端66上、第 二邏輯單元54的輸出端88上、及升降壓電容100的第二端ll6上的第一電 壓VI、第二電壓V2、及第三電壓V3如圖11的第一部分1所示，其皆小于 VDD，但由于第三P型金屬氧化物半導(dǎo)體晶體管146是不導(dǎo)通的，因為第三P 型金屬氧化物半導(dǎo)體晶體管146的柵極150上的第二電壓V2接近邏輯高電壓 HIGH,所以，邏輯電路50的輸出端160上的輸出電壓OUT等于VDD;另一方 面，當(dāng)?shù)谝惠斎胄盘朓N1由邏輯低電壓LOW切換成邏輯高電壓HIGH時，第一、 第二、及第七P型金屬氧化物半導(dǎo)體晶體管68、 76及138皆為不導(dǎo)通的，此 時，由于第六、第五、及第四P型金屬氧化物半導(dǎo)體晶體管98、 96、及122 仍為導(dǎo)通的，所以，升降低電容100的第二端116上的第三電壓V3會突然陷 落，如圖11的第二部分2所示，如此一來，第三P型金屬氧化物半導(dǎo)體晶體 管146便可充分地導(dǎo)通，使邏輯電路50的輸出端160上得以輸出接近該理想 低電平的輸出電壓OUT。
簡言的，在邏輯電路50中，若輸入于第一邏輯單元52的輸入端64的信 號的電壓等于邏輯高電壓HIGH，則輸出端160上所輸出的全邏輯振幅信號的 電壓等于邏輯低電壓LOW;另一方面，若輸入于第一邏輯單元52的輸入端64 的信號的電壓等于邏輯低電壓L0WH,則輸出端160上所輸出的全邏輯振幅信 號的電壓等于邏輯高電壓HIGH。
在本發(fā)明的第一實施例中，由于第一邏輯單元52、第二邏輯單元54、升 降壓單元56、以及阻抗單元58的主要任務(wù)提供可確保第三邏輯單元154中 的第三P型金屬氧化物半導(dǎo)體晶體管146得以充分導(dǎo)通的第三電壓V3,如圖 11的第二部分2所示，而真正用以驅(qū)動接續(xù)于邏輯電路50后的其他邏輯電 路的重任，則落在第三邏輯單元154的身上，所以，第一邏輯單元52、第二 邏輯單元54、升降壓單元56、及阻抗單元58的尺寸可非常小，如此一來， 流經(jīng)第一邏輯單元52、第二邏輯單元54、升降壓單元56、及阻抗單元58間 的直流電流，將會因第一邏輯單元52、第二邏輯單元54、升降壓單元56、 及阻抗單元58皆具有小尺寸及高阻抗，而變得非常小，所以，邏輯電路50 僅額外消耗少許的電能。
在本發(fā)明的第一實施例中，邏輯電路50所包含的所有晶體管皆為P型金 屬氧化物半導(dǎo)體晶體管，然而，本發(fā)明的內(nèi)含單一類型晶體管的邏輯電路也 可皆包含N型金屬氧化物半導(dǎo)體晶體管。
請參閱圖12，圖12為本發(fā)明的第二實施例中一內(nèi)含單一類型晶體管的 邏輯電路25G的電路圖。邏輯電路25Q包含第一邏輯單元52、第二邏輯單元 54、升降壓單元56、 一阻抗單元258、以及全振幅緩沖器60。相似地，阻抗 單元258的輸入端218耦接于升降壓單元56的輸出端94，輸出端220耦接 于第二邏輯單元54的輸出端88。
不同于邏輯電路50中的第二邏輯單元54,其電源端84耦接于第一邏輯 單元52的輸出端66,邏輯電路250中的第二邏輯單元54的電源端84用來 耦接于第一電壓源VDD。由于當(dāng)?shù)谝惠斎腚妷篒N1為邏輯低電壓LOW時，第 一邏輯單元52的輸出端66上的電壓等于VDD，所以，第二邏輯單元"的電 源端84也可不耦接于第一邏輯單元52的輸出端66，轉(zhuǎn)而直接地耦接于第一 電壓源VDD。此外，由于邏輯電路50中的阻抗電路58的第四P型金屬氧化 物半導(dǎo)體晶體管122僅作為一阻抗用，所以，邏輯電路250中的阻抗電路258 內(nèi)并未包含第四P型金屬氧化物半導(dǎo)體晶體管58,取而代的的是一電阻"2, 其第一端224亦耦*接于升降壓單元56的llr出端94，第二端228亦耦接于第 二邏輯單元54的輸出端88。
圖12所顯示的邏輯電路250的工作方式相同于圖10所顯示的邏輯電路 50的工作方式，不贅述。需注意的是，為了確保邏輯電路250的直流電流非 常小，電阻222的阻抗值必需非常大。
請參閱圖13,圖13為本發(fā)明的第三實施例中一內(nèi)含單一類型晶體管的 邏輯電路350的電路圖。邏輯電路350包含一第四邏輯單元352、 一第五邏 輯單元354、升降壓單元56、阻抗單元258、以及一全振幅緩沖器360。在邏 輯電路350中，第四邏輯單元352、第五邏輯單元354、升降壓單元56、阻 抗單元258、以及全振幅緩沖器360間的連接方式，相似于邏輯電路50中的 第一邏輯單元52、第二邏輯單元54、升降壓單元56、阻抗單元58、以及全 振幅緩沖器60間的連接方式，不贅述。
不同于邏輯電路50的第一邏輯單元52僅包含第一 P型金屬氧化物半導(dǎo) 體晶體管68,邏輯電路350的第四邏輯單元352除了包含第一 P型金屬氧化 物半導(dǎo)體晶體管68外，另包含一串接于第一 P型金屬氧化物半導(dǎo)體晶體管 68的第十一 P型金屬氧化物半導(dǎo)體晶體管368,其源極370耦接于第一 P型 金屬氧化物半導(dǎo)體晶體管68的漏極74,柵極372用來輸入一第二輸入信號 IN2，漏極374耦接于升降壓單元56的輸入端90。等效上，第四邏輯單元3" 為一與非門(畫D)。
在邏輯電路350中，由于第五邏輯單元及全振幅緩沖器360中的第 六邏輯單元454必需相同于第四邏輯單元352,所以，第五邏輯單元354除 了第二P型金屬氧化物半導(dǎo)體晶體管76外，另包含一串接于第二P型金屬氧 化物半導(dǎo)體晶體管76的第十二 P型金屬氧化物半導(dǎo)體晶體管376，而第六邏 輯單元454除了第七P型金屬氧化物半導(dǎo)體晶體管138外，另包含一串接于 第七P型金屬氧化物半導(dǎo)體晶體管138的第十七P型金屬氧化物半導(dǎo)體晶體 管438,其中，第十二 P型金屬氧化物半導(dǎo)體晶體管3 6及第十七P型金屬 氧化物半導(dǎo)體晶體管438的柵極380及442皆耦接于第十一 P型金屬氧化物 半導(dǎo)體晶體管368的柵極372，亦用來接收第二輸入信號IN2。
請參閱圖14，圖14為邏輯電路350的波形圖。由于第四邏輯單元352、 第五邏輯單元354、及全振幅緩沖器36G中的第六邏輯單元等效上為一 與非門，所以，邏輯電路350的輸出端160僅于第一輸入信號IN1及第二輸 入信號IN2皆為低邏輯電壓LOW時，輸出高邏輯電壓HIGH。
請參閱圖15,圖15為本發(fā)明的第四實施例中一內(nèi)含單一類型晶體管的 邏輯電路"0的電路圖。邏輯電路"0包舍一第七邏輯單元552、一第八邏 輯單元554、升降壓單元56、阻抗單元258、以及一全振幅緩沖器560。在邏 輯電路550中，第七邏輯單元"2、第八邏輯單元554、升降壓單元56、阻 抗單元258、以及全振幅緩沖器560間的連接方式，相似于邏輯電路50中的 第一邏輯單元52、第二邏輯單元54、升降壓單元56、阻抗單元58、以及全 振幅緩沖器60間的連接方式，不贅述。
不同于邏輯電路50的第一邏輯單元52僅包含第一 P型金屬氧化物半導(dǎo) 體晶體管68，邏輯電路550的第七邏輯單元552除了包含第一 P型金屬氧化 物半導(dǎo)體晶體管68外，另包含一并聯(lián)于第一 P型金屬氧化物半導(dǎo)體晶體管 68的第十四P型金屬氧化物半導(dǎo)體晶體管568,其源極570耦接于第一 P型 金屬氧化物半導(dǎo)體晶體管68的源極70，柵極572用來輸入第二輸入信號IN2， 漏極574耦接于升降壓單元56的輸入端90。等效上，第七邏輯單元552為 一或非門(NOR)。
在邏輯電路550中，由于第八邏輯單元554及全振幅緩沖器560中的第 九邏輯單元654必需相同于第七邏輯單元552，所以，第八邏輯單元554除 了第二 P型金屬氧化物半導(dǎo)體晶體管76外，另包含一并聯(lián)于第二 P型金屬氧 化物半導(dǎo)體晶體管76的第十五P型金屬氧化物半導(dǎo)體晶體管576,而第六邏 輯單元654除了第七P型金屬氧化物半導(dǎo)體晶體管138外，另包含一并聯(lián)于 第七P型金屬氧化物半導(dǎo)體晶體管138的第十六P型金屬氧化物半導(dǎo)體晶體 管638，其中，第十五P型金屬氧化物半導(dǎo)體晶體管576及第十六P型金屬 氧化物半導(dǎo)體晶體管638的柵極580及642皆耦接于第十四P型金屬氧化物 半導(dǎo)體晶體管568的柵極572,亦用來接收第二輸入信號IN2。
請參閱圖16,圖16為邏輯電路550的波形圖。由于第七邏輯單元552、 第八邏輯單元554、及全振幅緩沖器560中的第九邏輯單元654等效上為一 或非門，所以，邏輯電路550的輸出端160于第一輸入信號IN1或第二輸入 信號IN2為j氐邏輯電壓LOW時，皆可輸出高邏輯電壓HIGH。
在本發(fā)明的第一實施例至第四實施例中，阻抗單元58(阻抗單元258亦 同)皆設(shè)置于升降壓單元56之外，然而，本發(fā)明的邏輯電路中的阻抗單元58 也可設(shè)置于升降壓單元56內(nèi)。請參閱圖17，圖17為本發(fā)明的第五實施例中 一邏輯電路750的電路圖。邏輯電路750除了第一邏輯單元52、第二邏輯單 元54、全振幅緩沖器60外，另包含一升降壓單元756。
在本發(fā)明的第五實施例中，升降壓單元756除了第五P型金屬氧化物半 導(dǎo)體晶體管96、第六P型金屬氧化物半導(dǎo)體晶體管98、升降壓電容100外， 另包含阻抗單元58 (或阻抗單元258)。阻抗單元58的輸入端118仍耦接于第 六P型金屬氧化物半導(dǎo)體晶體管98的源極108,但第五P型金屬氣化物半導(dǎo) 體晶體管95的柵極104由原本耦接于第六P型金屬氧化物半導(dǎo)體晶體管98 的源極108 (如圖10所示)，改為耦接于阻抗單元58的輸出端120,至于升降
改為直接耦接于全振幅緩沖器60的控制端136。本發(fā)明的第五實施例中的邏 輯電路750的工作過程相似于第一實施例中邏輯電路50的工作過程，不贅述。 本發(fā)明的邏輯電路可應(yīng)用于各種不同的實際電路中。請參閱圖18,圖18 為內(nèi)含N級串接的邏輯電路50的緩沖器850的電路圖。緩沖器850可通過改 變N、及調(diào)整邏輯電路50中的全振幅緩沖器60的尺寸的方式，提供適當(dāng)?shù)?相位及驅(qū)動能力。當(dāng)然，本發(fā)明的邏輯電路也可應(yīng)用于閂鎖電路及移位寄存 器。
在上述的實施例中，邏輯電路50 (250、 350、 550、 750)皆包含全振幅緩 沖器60 (360、 560),然而，全振幅緩沖器60也可替換成任何緩沖器，例如 像是緩沖器850，如圖19所示。
相較于先前技術(shù)，本發(fā)明的內(nèi)含單一類型晶體管的邏輯電路包含一第一 邏輯單元、 一第二邏輯單元、 一升降壓單元、 一阻抗單元、以及一全振幅緩
沖器。在本發(fā)明的邏輯電路中，由于該第一邏輯單元、該第二邏輯單元、該 升降壓單元、以及該阻抗單元的主要任務(wù)提供可確保該全振幅緩沖器中一第 三邏輯單元中的晶體管得以充分導(dǎo)通的電壓，而真正用以驅(qū)動接續(xù)于該邏輯 電路后的其他邏輯電路的重任，則落在該第三邏輯單元的身上，所以，該第 一邏輯單元、該第二邏輯單元、該升降壓單元、以及該阻抗單元的尺寸可非 常小，如此一來，流經(jīng)該第一邏輯單元、該第二邏輯單元、該升降壓單元、 以及該阻抗單元間的直流電流，將會因該第一邏輯單元、該第二邏輯單元、 該升降壓單元、以及該阻抗單元皆具有小尺寸及高阻抗，而變得非常小，所 以，該邏輯電路僅額外消耗少許的電能。此外，該全振幅緩沖器的設(shè)置，可 使該邏輯電路得以輸出 一全振幅邏輯信號。
以上所述僅為本發(fā)明的優(yōu)選實施例，凡依本發(fā)明權(quán)利要求所進(jìn)軒的等效 變化與^^改，皆應(yīng)屬本發(fā)明的涵蓋范圍。
權(quán)利要求
1.一種內(nèi)含單一類型晶體管的邏輯電路，其包含一第一邏輯單元，其電源端用來耦接于一第一電壓源，輸入端用來輸入信號；一第二邏輯單元，其電源端用來耦接于該第一電壓源，輸入端耦接于該第一邏輯單元的輸入端；一升降壓單元，其輸入端耦接于該第一邏輯單元的輸出端，電源端用來耦接于一第二電壓源，用來改變該第一邏輯單元的輸出端上的電壓；一阻抗單元，其輸入端耦接于該升降壓單元的輸出端，輸出端耦接于該第二邏輯單元的輸出端；以及一全振幅緩沖器，其第一電源端耦接于該第一邏輯單元的電源端，第二電源端用來耦接于該第二電壓源，輸入端耦接于該第一邏輯單元的輸入端，控制端耦接于該阻抗單元的輸出端，用來產(chǎn)生一全邏輯振幅信號。
2. 如權(quán)利要求1所述的邏輯電路，其中該第一邏輯單元、該第二邏輯單 元、該升降壓單元、該阻抗單元與該全振幅緩沖器由一單一類型晶體管所構(gòu) 成。
3. 如權(quán)利要求1所述的邏輯電路，其中該全振幅緩沖器包含 一第三邏輯單元，其電源端耦接于該第一邏輯單元的電源端，輸入端耦接于該第一邏輯單元的輸入端，輸出端用來輸出該全邏輯振幅信號；以及一第三晶體管，其4冊極耦接于該阻抗單元的輸出端，源極耦接于該第三 邏輯單元的輸出端，漏極耦接于該第二電壓源。
4. 如權(quán)利要求1所述的邏輯電路，其中若輸入于該第一邏輯單元的輸入 端的信號的電壓等于該第一電壓源的電壓，則該全邏輯振幅信號的電壓等于 該第二電壓源的電壓。
5. 如權(quán)利要求1所述的邏輯電路，其中若輸入于該第一邏輯單元的輸入 端的信號的電壓等于該第二電壓源的電壓，則該全邏輯振幅信號的電壓等于 該第一電壓源的電壓。
6. 如權(quán)利要求1所述的邏輯電路，其中該第一邏輯單元包含一第一金屬 氧化物半導(dǎo)體(MOS)晶體管，其源極用來耦接于該第一電壓源，柵極用來輸入 信號，漏極耦接于該升降壓單元的輸入端。
7. 如權(quán)利要求6所述的邏輯電路，其中該第一邏輯單元另包含一第二金 屬氧化物半導(dǎo)體晶體管，其源極用來耦接于該第一電壓源，柵極用來輸入信 號，漏極耦接于該升降壓單元的輸入端。
8. 如權(quán)利要求1所述的邏輯電路，其中該第一邏輯單元包含一第一金屬氧化物半導(dǎo)體晶體管，其源極用來耦接于該第一電壓源，柵 極用來輸入信號；以及一第二金屬氧化物半導(dǎo)體晶體管，其源極耦接于該第一金屬氧化物半導(dǎo) 體晶體管的漏極，柵極用來輸入信號，漏極耦接于該升降壓單元的輸入端。
9. 如權(quán)利要求1所述的邏輯電路，其中該阻抗單元包含一電阻，其第一 端耦接于該升降壓單元的輸出端，第二端耦接于該第二邏輯單元的輸出端。
10. 如權(quán)利要求1所迷的邏輯電路，其中該阻抗單元包含一第四晶體管， 其源極耦接于該升降壓單元的輸出端，柵極耦接于該第四晶體管的源極，漏 極耦接于該第二邏輯單元的輸出端。
11. 一種內(nèi)含單一類型晶體管的邏輯電路，其包含—第一邏輯單元，其電源端用來耦接于一第一電壓源，輸入端用來輸入 信號；一第二邏輯單元，其電源端耦接于該第一邏輯單元的輸出端，輸入端耦接于該第一邏輯單元的輸入端；一升降壓單元，其輸入端耦接于該第一邏輯單元的輸出端，電源端用來耦接于一第二電壓源，用來改變該第一邏輯單元的輸出端上的電壓；一阻抗單元，其輸入端耦接于該升降壓單元的輸出端，輸出端耦接于該第二邏輯單元的輸出端；以及一全振幅緩沖器，其第一電源端耦接于該第一邏輯單元的電源端，第二電源端用來耦接于該第二電壓源，輸入端耦接于該第一邏輯單元的輸入端，控制端耦接于該阻抗單元的輸出端，用來產(chǎn)生一全邏輯振幅信號。
12. 如權(quán)利要求11所述的邏輯電路，其中該第一邏輯單元、該第二邏輯 單元、該升降壓單元、該阻抗單元與該全振幅緩沖器由一單一類型晶體管所 構(gòu)成。
13. 如權(quán)利要求11所述的邏輯電路，其中該全振幅緩沖器包含 一第三邏輯單元，其電源端耦接于該第一邏輯單元的電源端，輸入端耦接于該第一邏輯單元的輸入端，輸出端用來輸出該全邏輯振幅信號；以及 一第三晶體管，其柵極耦接于該阻抗單元的輸出端，源極耦接于該第三 邏輯單元的輸出端，漏極耦接于該第二電壓源。
14. 如權(quán)利要求11所述的邏輯電路，其中若輸入于該第一邏輯單元的輸 入端的信號的電壓等于該第一電壓源的電壓，則該全邏輯振幅信號的電壓等 于該第二電壓源的電壓。
15. 如權(quán)利要求11所述的邏輯電路，其中若輸入于該第一邏輯單元的輸 入端的信號的電壓等于該第二電壓源的電壓，則該全邏輯振幅信號的電壓等 于該第一電壓源的電壓。
16. 如權(quán)利要求11所述的邏輯電路，其中該第一邏輯單元包含一第一金 屬氧化物半導(dǎo)體晶體管，其源極用來耦接于該第一電壓源，柵極用來輸入信 號，漏極耦接于該升降壓單元的輸入端。
17. 如權(quán)利要求16所述的邏輯電路，其中該第一邏輯單元另包含一第二 金屬氧化物半導(dǎo)體晶體管，其源極用來耦接于該第一電壓源，柵極用來輸入 信號，漏極耦接于該升降壓單元的輸入端。
18. 如權(quán)利要求11所述的邏輯電路，其中該第一邏輯單元包含 一第一金屬氧化物半導(dǎo)體晶體管，其源極用來耦接于該第一電壓源，柵極用來輸入信號；以及一第二金屬氧化物半導(dǎo)體晶體管，其源極耦接于該第一金屬氧化物半導(dǎo) 體晶體管的漏極，柵極用來輸入信號，漏極耦接于該升降壓單元的輸入端。
19. 如權(quán)利要求11所述的邏輯電路，其中該阻抗單元包含一電阻，其第 一端耦接于該升降壓單元的輸出端，第二端耦接于該第二邏輯單元的輸出端。
20. 如權(quán)利要求11所迷的邏輯電路，其中該阻抗單元包含一第四晶體管， 其源極耦接于該升降壓單元的輸出端，柵極耦接于該第四晶體管的源極，漏 極耦接于該第二邏輯單元的輸出端。
21. —種內(nèi)含單一類型晶體管的邏輯電路，其包含 一第一邏輯單元，其電源端用來耦接于一第一電壓源，輸入端用來輸入信號；一第二邏輯單元，該第二邏輯單元的電源端用來耦接于該第 一 電壓源，輸入端耦接于該第一邏輯單元的輸入端；—第五晶體管，該第五晶體管的源極耦接于該第一邏輯單元的輸出端；一升降壓電容，其第一端耦接于該第五晶體管的源極，第二端耦接于該 第五晶體管的柵極；一第六晶體管，該第六晶體管的源極耦接于該升降壓電容的第二端，柵 極用來耦接于一第二電壓源，漏極耦接于該第六晶體管的柵極；一第四晶體管，該第四晶體管的源極耦接于該升降壓電容的第二端，柵極耦接于該第四晶體管的源極，漏極耦接于該第二邏輯單元的輸出端；一第三邏輯單元，該第三邏輯單元的電源端耦接于該第一邏輯單元的電源端，輸入端耦接于該第一邏輯單元的輸入端；以及一第三晶體管，該第三晶體管的源極耦接于該第三邏輯單元的輸出端，柵極耦接于該第四晶體管的漏極，漏極耦接于該第五晶體管的漏極。
22. 如權(quán)利要求21所述的邏輯電路，其中該第一邏輯單元、該第二邏輯 單元、該第五晶體管、該第六晶體管、該第四晶體管、該第三單元與該第三 晶體管由一單一類型晶體管所構(gòu)成。
23. —種內(nèi)含單一類型晶體管的邏輯電路，其包含 一第一邏輯單元，其電源端用來耦接于一第一電壓源，輸入端用來輸入信號；一第二邏輯單元，該第二邏輯單元的電源端耦接于該第一邏輯單元的輸出源，輸入端耦接于該第一邏輯單元的輸入端；一第五晶體管，該第五晶體管的源極耦接于該第 一 邏輯單元的輸出端；一升降壓電容，其第一端耦接于該第五晶體管的源極，第二端耦接于該 第五晶體管的柵極；一第六晶體管，該第六晶體管的源極耦接于該升降壓電容的第二端，柵 極用來耦接于一第二電壓源，漏極耦接于該第六晶體管的柵極；一第四晶體管，該第四晶體管的源極耦接于該升降壓電容的第二端，柵極耦接于該第四晶體管的源極，漏極耦接于該第二邏輯單元的輸出端；一第三邏輯單元，該第三邏輯單元的電源端耦接于該第一邏輯單元的電源端，輸入端耦接于該第一邏輯單元的輸入端；以及一第三晶體管，該第三晶體管的源極耦接于該第三邏輯單元的輸出端，柵極耦接于該第四晶體管的漏極，漏極耦接于該第五晶體管的漏極。
24. 如權(quán)利要求23所述的邏輯電路，其中該第一邏輯單元、該第二邏輯 單元、該第五晶體管、該第六晶體管、該第四晶體管、該第三單元與該第三 晶體管由一單一類型晶體管所構(gòu)成。
25. —種緩沖器，其包含一第一反相器，其輸入端用來輸入信號，該第一反相器包含 一第一晶體管，其源極用來耦接于一第一電壓源，柵極用來輸入信號； 一第二晶體管，該第二晶體管的源極用來耦接子該第一電壓源，柵極耦接于該第一晶體管的柵極；一第一升降壓單元，其輸入端耦接于該第一晶體管的漏極，電源端用來耦接于一第二電壓源，用來改變該第一晶體管的漏極上的電壓；一第一阻抗單元，其輸入端耦接于該升降壓單元的輸出端，輸出端耦接于該第二晶體管的漏極；以及一第一全振幅緩沖器，其第一電源端耦接于該第一晶體管的源極，第二電源端用來耦接于該第二電壓源，輸入端耦接于該第一晶體管的柵極，控制端耦接于該阻抗單元的輸出端，用來產(chǎn)生一全邏輯振幅信號；以及一第二反相器，其輸入端耦接于該第一反相器的輸出端，該第二反相器 包含一第三晶體管，該第三晶體管的源極用來耦接于該第一電壓源，柵極耦 接于該第 一反相器的第 一全振幅緩沖器的輸出端，以接收該第 一全邏輯振幅 信號；一第四晶體管，該第四晶體管的源極耦接于該第三晶體管的漏極，柵極耦接于該第三晶體管的柵極；一第二升降壓單元，其輸入端耦接于該第一晶體管的漏極，電源端用來耦接于一第二電壓源，用來改變該第一晶體管的漏極上的電壓；一第二阻抗單元，其輸入端耦接于該升降壓單元的輸出端，輸出端耦接于該第二晶體管的漏極；以及一第二全振幅緩沖器，其第一電源端耦接于該第一晶體管的源極，第二電源端用來耦接于該第二電壓源，輸入端耦接于該第一晶體管的柵極，控制端耦接于該阻抗單元的輸出端，用來產(chǎn)生一第二全邏輯振幅信號。
26. 如權(quán)利要求25所述的緩沖器，其中該第二晶體管、該第一升降壓單 元、該第一阻抗單元、該第一全振幅緩沖器、該第三晶體管、該第四晶體管、 該第二升降壓單元、該第二阻抗單元以及該第二全振幅緩沖器內(nèi)所包含的晶體管類型相同于該第一晶體管類型。
27. —種邏輯電路，其包含 一第一邏輯單元，其電源端用來耦接于一第一電壓源，輸入端用來輸入信號；一第二邏輯單元，該第二邏輯單元的電源端用來耦接于該第一電壓源，輸入端耦接于該第 一邏輯單元的輸入端；一升降壓單元，其輸入端耦接于該第一邏輯單元的輸出端，電源端用來 耦接于一第二電壓源，用來改變該第一邏輯單元的輸出端上的電壓；一阻抗單元，其輸入端耦接于該升降壓單元的輸出端，輸出端耦接于該 第二邏輯單元的輸出端；以及一全振幅緩沖器，其第一電源端耦接于該第一邏輯單元的電源端，第二 電源端用來耦接于該第二電壓源，輸入端耦接于該第一邏輯單元的輸入端， 控制端耦接于該阻抗單元的輸出端，該全振幅緩沖器用來產(chǎn)生一全邏輯振幅 信號。
全文摘要
一種內(nèi)含單一類型晶體管的邏輯電路，其包含一第一邏輯單元、一相同于該第一邏輯單元的第二邏輯單元、一用來改變該第一邏輯單元的輸出端上電壓的升降壓單元、一耦接于該第二邏輯單元的輸出端及該升降壓單元的輸出端的阻抗單元、以及一全振幅緩沖器，其第一電源端耦接于該第一邏輯單元的電源端，第二電源端用來耦接于該第二電壓源，輸入端耦接于該第一邏輯單元的輸入端，控制端耦接于該阻抗單元的輸出端，用來產(chǎn)生一全邏輯振幅信號，該全振幅緩沖器內(nèi)所包含的晶體管的類型相同于該第一邏輯單元內(nèi)所包含的晶體管的類型。
文檔編號H03K19/00GK101188418SQ20061016043
公開日2008年5月28日 申請日期2006年11月16日 優(yōu)先權(quán)日2006年11月16日
發(fā)明者曾名駿, 郭鴻儒, 黃建翔 申請人:奇美電子股份有限公司;奇晶光電股份有限公司