一種用于測試晶圓疊層結(jié)構的金屬連接性的測試結(jié)構的制作方法
【技術領域】
[0001]本發(fā)明涉及半導體領域，具體地，本發(fā)明涉及一種用于測試晶圓疊層結(jié)構的金屬連接性的測試結(jié)構以及一種用于測試晶圓疊層結(jié)構中連接界面的電遷移和可靠性的檢測結(jié)構。
【背景技術】
[0002]在電子消費領域，多功能設備越來越受到消費者的喜愛，相比于功能簡單的設備，多功能設備制作過程將更加復雜，比如需要在電路版上集成多個不同功能的芯片，因而出現(xiàn)了 3D 集成電路(integrated circuit, IC)技術，3D 集成電路(integrated circuit, IC)被定義為一種系統(tǒng)級集成結(jié)構，將多個芯片在垂直平面方向堆疊，從而節(jié)省空間，各個芯片的邊緣部分可以根據(jù)需要引出多個引腳，根據(jù)需要利用這些引腳，將需要互相連接的芯片通過金屬線互聯(lián)，但是上述方式仍然存在很多不足，比如堆疊芯片數(shù)量較多，而且芯片之間的連接關系比較復雜，會需要利用多條金屬線，最終的布線方式比較混亂，而且也會導致體積增加。
[0003]因此，目前在所述3D集成電路(integrated circuit, IC)技術中大都采用娃通孔(Through Silicon Via, TSV),娃通孔是一種穿透娃晶圓或芯片的垂直互連，TSV的制備方法可以在硅晶圓上以蝕刻或雷射方式鉆孔(via)，再以導電材料如銅、多晶硅、鎢等物質(zhì)填滿，從而實現(xiàn)不同硅片之間的互聯(lián)。
[0004]在MEMS產(chǎn)品中，經(jīng)常使用到晶圓接合(wafer bonding)的工藝,在該工藝中通常也會引入硅通孔TSV的技術，由此帶給晶圓疊層(stack wafer) 一個新的挑戰(zhàn)，即各個界面之間的連接性問題，所述晶圓疊層(stack wafer)之間的連接失效，將直接導致器件良率降低。
[0005]此外，在長時間工作狀態(tài)下，半導體器件有時突然失效，通過檢測發(fā)現(xiàn)重布線層(RDL)與硅通孔TSV的連接處發(fā)生了電遷移(EM)現(xiàn)象，導致電路連接失效。
[0006]目前3D晶圓疊層(stack wafer)的半導體器件面臨多個連接界面(Interface)的可靠性問題，目前檢測方法大都是在器件失效后，通過缺陷點分析(Hot Spot)，切片等方式找出失效的界面，但是所述方法耗費大量的時間。
[0007]目前使用的獨立的測試結(jié)構(Testkey)，只能通過單一的方式來測試每一個界面的EM現(xiàn)象,無法反映出組合在一起的整體情況；或者只能監(jiān)控(monitor) —部分結(jié)構,無法測試整個連接系統(tǒng)。
[0008]因此需要對目前所述測試結(jié)構做進一步的改進，以便消除上述問題。

【發(fā)明內(nèi)容】

[0009]在
【發(fā)明內(nèi)容】
部分中引入了一系列簡化形式的概念，這將在【具體實施方式】部分中進一步詳細說明。本發(fā)明的
【發(fā)明內(nèi)容】
部分并不意味著要試圖限定出所要求保護的技術方案的關鍵特征和必要技術特征，更不意味著試圖確定所要求保護的技術方案的保護范圍。
[0010]本發(fā)明為了克服目前存在問題，一種用于測試晶圓疊層結(jié)構的金屬連接性的測試結(jié)構，其特征在于，
[0011]所述晶圓置層結(jié)構包括底部晶圓201和位于所述底部晶圓的上方并與所述底部晶圓接合為一體的頂部晶圓202 ；
[0012]所述測試結(jié)構包括貫穿所述頂部晶圓202的多個第一垂直互連件、位于所述頂部晶圓202的上表面一側(cè)的多個第一橫向互連件、以及位于所述底部晶圓的上表面一側(cè)的多個第二橫向互連件，其中，所述第一橫向互連件與所述第二橫向互連件在橫向上交替設置，所述第一橫向互連件在頂部將相鄰的兩個所述第一垂直互連件電連接，所述第二橫向互連件在底部將相鄰的兩個所述第一垂直互連件電連接。
[0013]可選地，所述第一垂直互連件包括硅通孔205。
[0014]可選地,所述第一橫向互連件包括重布線層206。
[0015]可選地，所述第二橫向互連件包括金屬焊盤203，位于所述第一垂直互連件的下方。
[0016]可選地，所述第一垂直互連件和所述金屬焊盤之間還設置有金屬層，相鄰的所述第一垂直互連件下方的所述金屬層間隔設置。
[0017]可選地，所述底部晶圓和所述頂部晶圓中還形成有開口，以露出所述測試結(jié)構兩端的第二橫向互連件，作為檢測端口。
[0018]本發(fā)明還提供了一種用于測試晶圓疊層結(jié)構中連接界面的電遷移和可靠性的檢測結(jié)構，其特征在于，所述晶圓疊層結(jié)構包括底部晶圓201和位于所述底部晶圓的上方并與所述底部晶圓接合為一體的頂部晶圓202 ；
[0019]所述檢測結(jié)構包括至少兩個檢測單元，所述檢測單元之間間隔設置；
[0020]其中，每個所述檢測單元包括兩個間隔設置的第一垂直互連件、位于所述頂部晶圓的上表面一側(cè)的電連接所述第一垂直互連件的第一橫向互連件、以及位于所述底部晶圓的上表面一側(cè)的位于所述第一垂直互連件下方的間隔設置的第三橫向互連件。
[0021]可選地，所述第一垂直互連件包括硅通孔205。
[0022]可選地，所述第一橫向互連件包括重布線層206。
[0023]可選地，所述第三橫向互連件包括位于金屬層。
[0024]可選地，在所述檢測結(jié)構兩端的金屬層的下方還設置有金屬焊盤。
[0025]本發(fā)明為了解決現(xiàn)有技術中存在的問題提供了一種在線監(jiān)控(inline monitor)的測試結(jié)構，能夠覆蓋電流走向的整個連接界面，測試金屬連接的穩(wěn)定性。
[0026]本發(fā)明的優(yōu)點在于:
[0027](I)所述檢測結(jié)構能夠量化整個回路界面的連接穩(wěn)定度。
[0028](2)通過WAT測試，能夠精確的量化整個回路的狀況。
[0029](3)可以通過這個結(jié)構測試工藝的重復性和可靠度。
【附圖說明】
[0030]本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實施例及其描述，用來解釋本發(fā)明的裝置及原理。在附圖中，
[0031]圖1a為現(xiàn)有技術中晶圓疊層連接的結(jié)構示意圖；
[0032]圖1b為現(xiàn)有技術中晶圓置層連接存在的缺陷的TJK意圖；
[0033]圖2a_2b為本發(fā)明一實施方式中晶圓疊層斷路的檢測結(jié)構及其版圖結(jié)構示意圖；
[0034]圖2c_2d為本發(fā)明一實施方式中晶圓疊層連接穩(wěn)定性的檢測結(jié)構及其版圖結(jié)構示意圖。
【具體實施方式】
[0035]在下文的描述中，給出了大量具體的細節(jié)以便提供對本發(fā)明更為徹底的理解。然而，對于本領域技術人員而言顯而易見的是，本發(fā)明可以無需一個或多個這些細節(jié)而得以實施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對于本領域公知的一些技術特征未進行描述。
[0036]應當理解的是，本發(fā)明能夠以不同形式實施，而不應當解釋為局限于這里提出的實施例。相反地，提供這些實施例將使公開徹底和完全，并且將本發(fā)明的范圍完全地傳遞給本領域技術人員。在附圖中，為了清楚，層和區(qū)的尺寸以及相對尺寸可能被夸大。自始至終相同附圖標記表示相同的元件。
[0037]應當明白，當元件或?qū)颖环Q為“在...上”、“與...相鄰”、“連接至『或“耦合到”其它元件或?qū)訒r，其可以直接地在其它元件或?qū)由?、與之相鄰、連接或耦合到其它元件或?qū)?，或者可以存在居間的元件或?qū)?。相反，當元件被稱為“直接在...上”、“與...直接相鄰”、“直接連接到”或“直接耦合到”其它元件或?qū)訒r，則不存在居間的元件或?qū)?。應當明白，盡管可使用術語第一、第二、第三等描述各種元件、部件、區(qū)、層和/或部分，這些元件、部件、區(qū)、層和/或部分不應當被這些術語限制。這些術語僅僅用來區(qū)分一個元件、部件、區(qū)、層或部分與另一個元件、部件、區(qū)、層或部分。因此，在不脫離本發(fā)明教導之下，下面討論的第一元件、部件、區(qū)、層或部分可表