專利名稱：控制金屬柵極疊層中平帶/閾值電壓的方法及其結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明總地涉及一種半導(dǎo)體結(jié)構(gòu)，更具體地，涉及一種在金屬氧化物半導(dǎo)體電容器(MOSCAP)和金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)中有用的材料疊層(stack)，其包括高k電介質(zhì)層頂部上或內(nèi)部存在的含堿土金屬的材料，該含堿土金屬的材料能夠穩(wěn)定柵極導(dǎo)體的閾值電壓和平帶(flatband)電壓。具體地，含堿土金屬的材料的存在半導(dǎo)體襯底中引起能帶彎曲(band bending)，從而使閾值電壓比不使用這種層的時(shí)候偏移到更負(fù)值。
背景技術(shù)：
在標(biāo)準(zhǔn)硅互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)技術(shù)中，n型場(chǎng)效應(yīng)晶體管(nFET)利用As(或其它施主)摻雜的n型多晶硅層作為柵電極，柵電極淀積在二氧化硅或氮氧化硅柵極電介質(zhì)層的頂部上。通過該多晶硅層施加?xùn)艠O電壓以在柵極氧化物層下面的p型硅中產(chǎn)生反向溝道(inversionchannel)。
在未來的技術(shù)中，二氧化硅或氮氧化硅電介質(zhì)將被具有更高介電常數(shù)的柵極材料所取代。這些材料稱為“高k”材料，術(shù)語“高k”是指介電常數(shù)大于大約4.0、優(yōu)選大于大約7.0的絕緣材料。此處提到的介電常數(shù)相對(duì)于真空狀態(tài)，除非另有說明。在各種可能中，由于它們?cè)诟邷叵聵O好的熱穩(wěn)定性，鉿氧化物、鉿硅酸鹽(hafnium silicate)或鉿硅氮氧化物可以是常規(guī)柵極電介質(zhì)的最合適的替代候選。
當(dāng)制造nMOSFET時(shí)，以鉿基電介質(zhì)作為柵極電介質(zhì)的構(gòu)造的硅金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)遭受不理想的閾值電壓。這是一般問題，而特別地，當(dāng)MOSFET包括作為電介質(zhì)的HfO2以及作為柵極疊層的TiN/多晶硅時(shí)，通常在常規(guī)熱處理后閾值電壓在0.05至0.3V范圍內(nèi)。理想地，閾值電壓應(yīng)在-0.2至-0.05V左右。
鑒于含有Hf基電介質(zhì)或其它高k電介質(zhì)的現(xiàn)有技術(shù)Si MOSFET的上述問題，有必要提供一種能夠使含有這種高k柵極電介質(zhì)材料的MOSFET中的平帶電壓和閾值電壓穩(wěn)定的方法和結(jié)構(gòu)。

發(fā)明內(nèi)容
本發(fā)明提供一種金屬疊層結(jié)構(gòu)(例如，柵極疊層)，其使材料疊層的平帶(flatband)電壓和閾值電壓穩(wěn)定，該材料疊層包括柵極導(dǎo)體和高k柵極電介質(zhì)，尤其是Hf基電介質(zhì)。要強(qiáng)調(diào)的是，當(dāng)制造n-MOSFET時(shí)，構(gòu)造有作為柵極電介質(zhì)的鉿氧化物的現(xiàn)有技術(shù)Si MOSFET遭受不理想的閾值電壓。當(dāng)疊層包括作為電介質(zhì)的HfO2以及作為柵極疊層部件的TiN/多晶硅時(shí)，在標(biāo)準(zhǔn)處理后閾值電壓在0.05至0.3V范圍內(nèi)。理想地，閾值電壓應(yīng)在-0.2至-0.05V左右。本發(fā)明通過把含堿土金屬的材料引入材料疊層解決了這個(gè)問題，其通過電負(fù)差(electronegativity difference)把閾值電壓偏移引向理想電壓。
在廣義上，本發(fā)明提供了一種材料疊層，包括具有大于大約4.0的介電常數(shù)的電介質(zhì)材料；在所述電介質(zhì)材料頂部上或內(nèi)部中的含堿土金屬的材料；位于所述電介質(zhì)材料上方的導(dǎo)電蓋帽層；以及柵極導(dǎo)體。
在本發(fā)明的一些實(shí)施例中，可以在具有大于大約4.0的介電常數(shù)的電介質(zhì)材料(在下文中，稱“高k電介質(zhì)”)下面設(shè)置可選的化學(xué)氧化物層。在本申請(qǐng)全文中使用時(shí)，術(shù)語“化學(xué)氧化物層(chemox layer)”是指形成高k電介質(zhì)之前在半導(dǎo)體襯底表面上形成的可選的界面電介質(zhì)。應(yīng)注意，此處使用的術(shù)語“堿土金屬”用來指示從元素周期表的IIA族中所選擇的堿土金屬。堿土金屬內(nèi)所包含的是Be、Mg、Ca、Sr、Ba和其混合物。除堿土金屬以外，含堿土金屬的材料還包括作為陰離子的O、S或例如F、Cl、Br和I的鹵素之一。因此用于本發(fā)明的含堿土金屬的材料具有分子式MAx，其中M是至少一種堿土金屬，A是O、S或鹵素之一，以及x是1或2。
在本發(fā)明的又一實(shí)施例中，提供了一種材料疊層，其包括可選的化學(xué)氧化物層、高k電介質(zhì)、包括至少一種含堿土金屬的材料的金屬氮化物層、和優(yōu)選為多晶硅的柵極導(dǎo)體，其中所述金屬氮化物用作所述含堿土金屬的材料和所述導(dǎo)電蓋帽層二者。
應(yīng)注意，本發(fā)明材料疊層中含堿土金屬的材料的存在把電荷中心(charge center)引入高k電介質(zhì)中，其具有與高k電介質(zhì)層不同的電負(fù)性和/或化合價(jià)。具體地，本發(fā)明材料疊層中含堿土金屬的材料的存在把外來的原子引入高k電介質(zhì)中，其可以存在于高k電介質(zhì)上的置換位置(substitutional site)或空隙位置(interstitial site)處。通過改變?nèi)毕莼瘜W(xué)(defectchemistry)，電荷中心改變了材料疊層中的靜電分布、以及電介質(zhì)中和高k電介質(zhì)與夾該電介質(zhì)的硅及電極之間的界面附近的電勢(shì)的有效對(duì)齊。應(yīng)注意，含堿土金屬的材料可以保持為單獨(dú)的層，或其可以在高k電介質(zhì)中相互擴(kuò)散。高k電介質(zhì)內(nèi)的含堿土金屬的材料的位置不是關(guān)鍵的，只要高k電介質(zhì)上或其中存在含堿土金屬的材料的濃度梯度。濃度梯度可以是突變(abrupt)的或非突變的。
除上述的材料疊層以外，本發(fā)明還提供了含有本發(fā)明材料疊層作為部件的MOSCAP和MOSFET結(jié)構(gòu)。具體地，廣義上，本發(fā)明提供了一種半導(dǎo)體結(jié)構(gòu)，包括在半導(dǎo)體襯底表面上設(shè)置的已構(gòu)圖的材料疊層，所述已構(gòu)圖材料疊層包括具有大于大約4.0的介電常數(shù)的電介質(zhì)材料；在所述電介質(zhì)材料頂部上或內(nèi)部中設(shè)置的含堿土金屬的材料；位于所述電介質(zhì)材料上方的導(dǎo)電蓋帽層；以及柵極導(dǎo)體。
在本發(fā)明的各種實(shí)施例中，高k電介質(zhì)優(yōu)選為例如HfO2或HfSiO的Hf基電介質(zhì)材料。柵極導(dǎo)體可以包括Si、SiGe、硅化物、導(dǎo)電金屬、導(dǎo)電金屬合金或其組合物。
本發(fā)明還涉及一種制造本發(fā)明材料疊層的方法以及制造含有其的半導(dǎo)體結(jié)構(gòu)的方法。
觀察到，本發(fā)明材料疊層提供了平帶電壓中的負(fù)偏移(與不包括含堿土金屬的材料的通常材料疊層相比)，使得平帶電壓現(xiàn)在適合于nMOSFET的制造。在理想的n溝道MOSFET中，電極為使得其費(fèi)米能級(jí)(Fermi level)與Si襯底的導(dǎo)帶對(duì)齊。過去，問題在于實(shí)際的nMOSFET不能以這樣的對(duì)齊制造以及平帶電壓因此為大于+0.1V而不是-0.2V，這是具有通常摻雜的Si襯底的這種平帶電壓的代表。利用上述材料疊層，平帶電壓為大約-0.15V至大約-0.05V。對(duì)于n溝道MOSFET，這種平帶電壓把閾值電壓(晶體管導(dǎo)通的電壓)轉(zhuǎn)換成大約0.1V，這是所期望的值。不包括含堿土金屬的材料的現(xiàn)有技術(shù)材料疊層在低反相電厚度(inversion electrical thickness)(大約14-15的數(shù)量級(jí))導(dǎo)致高電子溝道遷移率(在1MV/cm電場(chǎng)下大約200cm2/Vs的數(shù)量級(jí))。然而，對(duì)于nMOSFET來說，現(xiàn)有技術(shù)的材料疊層不提供該必要的閾值電壓。利用本發(fā)明材料疊層實(shí)現(xiàn)了所需的閾值電壓而沒有損害其它規(guī)格。
應(yīng)簡(jiǎn)要論述本發(fā)明材料疊層的幾個(gè)獨(dú)特的方面。首先，含堿土金屬的材料的存在把偶極子(dipole)引入電介質(zhì)疊層。偶極子的起因是由于堿土金屬原子的強(qiáng)烈電正性性質(zhì)引起的。堿土金屬原子區(qū)域牽引正電荷朝向它，導(dǎo)致了偶極子。在不希望被任何理論束縛的情況下，相信該偶極子在平帶電壓和閾值電壓中產(chǎn)生了所需要的偏移。熱處理使堿土金屬原子橫過柵極疊層擴(kuò)散。然而，只要疊層存在堿土金屬成分的不對(duì)稱分布，就將導(dǎo)致這樣的偶極子，而不管疊層中的含堿土金屬的材料是原子上不連續(xù)的(atomically abrupt)或擴(kuò)散的。其次，高k電介質(zhì)中堿土金屬原子的存在將產(chǎn)生電荷補(bǔ)償電介質(zhì)。眾所周知，在例如鉿氧化物的離子氧化物中帶正電的氧化物空位在平帶電壓確定方面起著重要角色。
如果存在少量的堿土金屬，那么替代高k電介質(zhì)例如Hf的金屬離子的堿土金屬離子用作帶負(fù)電的缺陷(REmetal-)。由于需要電荷中性，所以堿土金屬替代的缺陷的存在能提高帶電的氧空位的濃度，由此提高必要的平帶電壓偏移。第三，通過其強(qiáng)烈的電正性性質(zhì)，堿土金屬原子將修正在半導(dǎo)體/化學(xué)氧化物/高k電介質(zhì)界面區(qū)和頂部高k電介質(zhì)/含堿土金屬/導(dǎo)電蓋帽層區(qū)域處的界面化學(xué)，改變材料疊層的功函數(shù)的有效對(duì)齊。本質(zhì)上，所有三個(gè)上述現(xiàn)象是在疊層順序中插入高度電正性的元件作為不同層的結(jié)果。然后該不同層可相互擴(kuò)散，但該正電性元件的成分分布的存在確保了平帶/閾值電壓。


圖1A-1D是示例了本發(fā)明中采用的用來形成本發(fā)明的材料疊層的基本工步驟的圖示(通過橫截面圖)；圖2A是示例了可以由本發(fā)明的材料疊層形成的MOSCAP結(jié)構(gòu)的圖示(通過截面圖)；圖2B是示例了可以由本發(fā)明的材料疊層形成的MOSFET結(jié)構(gòu)的圖示(通過橫截面圖)；
圖3是包括在1000℃退火和500℃混合氣體退火之后比較HfO2、HfSiO/5 MgO/TiN/多晶硅疊層與通常的HfO2/TiN/多晶硅疊層的CV(電容關(guān)于電壓)曲線的圖形。
具體實(shí)施例方式
現(xiàn)在，將參考下列論述和伴同本申請(qǐng)的附圖來更詳細(xì)地介紹本發(fā)明，本發(fā)明提供了在MOSCAP和MOSFET中有用的材料疊層，其包括在高k電介質(zhì)層的頂部上或內(nèi)部中存在的含堿土金屬的材料，該含堿土金屬的材料能夠穩(wěn)定柵極導(dǎo)體的閾值電壓和平帶電壓。應(yīng)注意，提供本申請(qǐng)的附圖是為了說明目的，因此它們不是按比例來繪制。
再次強(qiáng)調(diào)，當(dāng)制造n-MOSFET時(shí)，以鉿氧化物作為柵極電介質(zhì)的現(xiàn)有技術(shù)Si MOSFET遭受不理想的閾值電壓。當(dāng)疊層包括作為電介質(zhì)的HfO2以及作為柵極疊層部件的TiN/多晶硅時(shí)，在常規(guī)熱處理后閾值電壓在0.05至0.3V范圍內(nèi)。理想地，閾值電壓應(yīng)在-0.2至-0.05V左右。本發(fā)明通過把含堿土金屬的材料引入材料疊層解決了這個(gè)問題，該含堿土金屬的材料通過電負(fù)差(electronegativity difference)把閾值電壓偏移引向理想電壓。盡管具體介紹和示例了Hf基的電介質(zhì)，但當(dāng)Hf基電介質(zhì)被替換或與具有大于大約4.0的介電常數(shù)的另一電介質(zhì)材料結(jié)合使用時(shí)，也可以使用本發(fā)明。
首先說明本發(fā)明的材料疊層和用于形成其的工藝步驟，接著說明作為MOSCAP和MOSFET的部件的該材料疊層。應(yīng)注意，盡管示出MOSCAP和MOSFET為單獨(dú)的結(jié)構(gòu)，但本發(fā)明也考慮在單個(gè)半導(dǎo)體襯底表面上包括MOSCAP和MOSFET二者的結(jié)構(gòu)。
首先參考圖1A-1D，圖1A-1D是描繪了在半導(dǎo)體襯底表面上形成本發(fā)明的材料疊層所使用的基本工藝步驟的圖示(通過橫截面圖)。圖1A示出了本發(fā)明中形成的最初結(jié)構(gòu)，包括半導(dǎo)體襯底10、半導(dǎo)體襯底10表面上的可選化學(xué)氧化物(chemox)層12、以及位于任選化學(xué)氧化物層12上的Hf基電介質(zhì)14。當(dāng)化學(xué)氧化物層12不存在時(shí)，Hf基電介質(zhì)14位于半導(dǎo)體襯底10的表面上。
圖1A中所示結(jié)構(gòu)的半導(dǎo)體襯底10包括任何的半導(dǎo)體材料，其包括但不局限于Si、Ge、SiGe、SiC、SiGeC、GaAs、GaN、InAs、InP以及所有其它的III/V族或II/VI族化合物半導(dǎo)體。半導(dǎo)體襯底10還可以包括有機(jī)半導(dǎo)體或?qū)影雽?dǎo)體(layered semiconductor)，例如Si/SiGe、絕緣體上硅(SOI)、絕緣體上硅鍺(SGOI)或絕緣體上鍺(GOI)。在本發(fā)明的一些實(shí)施例中，優(yōu)選半導(dǎo)體襯底10由含硅半導(dǎo)體材料即含有硅的半導(dǎo)體材料構(gòu)成。半導(dǎo)體襯底10可以是摻雜的、非摻雜的或在其內(nèi)部含有摻雜的和非摻雜的區(qū)域。半導(dǎo)體襯底10可以包括單晶體取向或者其可以包括具有不同晶體取向的至少兩個(gè)共面表面區(qū)域(后一種襯底在本領(lǐng)域中稱為混合襯底)。當(dāng)采用混合襯底時(shí)，nFET通常形成在(100)晶面上，而pFET通常形成在(110)晶面上?？梢酝ㄟ^例如2003年6月17提交的美國(guó)序列號(hào)10/250,241、現(xiàn)在的美國(guó)公開號(hào)20040256700A1、2003年12月2日提交的美國(guó)序列號(hào)10/725,850以及2003年10月29日提交的美國(guó)序列號(hào)20/696,634中所描述的技術(shù)來形成混合襯底，這里引入各自的全部?jī)?nèi)容供參考。
半導(dǎo)體襯底10還可以包括第一摻雜(n-或p-)區(qū)和第二摻雜(n-或p-)區(qū)。為了清楚，在本申請(qǐng)的圖中沒有具體顯示出摻雜區(qū)。第一摻雜區(qū)和第二摻雜區(qū)可以是相同的，或它們可以具有不同的導(dǎo)電性和/或摻雜濃度。這些摻雜區(qū)稱為“阱”，它們利用常規(guī)離子注入工藝來形成。
然后，通常把至少一個(gè)隔離區(qū)(未示出)形成進(jìn)半導(dǎo)體襯底10內(nèi)。隔離區(qū)可以是溝槽隔離區(qū)或場(chǎng)氧化物隔離區(qū)。溝槽隔離區(qū)利用本領(lǐng)域技術(shù)人員所周知的常規(guī)溝槽隔離工藝形成。例如，光刻、蝕刻和用溝槽電介質(zhì)填充溝槽可以用于形成溝槽隔離區(qū)。可選地，可在溝槽填充之前在溝槽內(nèi)形成襯，在溝槽填充之后可以進(jìn)行壓實(shí)步驟，以及還可以在溝槽填充后實(shí)行平坦化工藝。場(chǎng)氧化物可以利用所謂的硅局部氧化工藝形成。應(yīng)注意，至少一個(gè)隔離區(qū)提供相鄰柵極區(qū)之間的隔離，當(dāng)相鄰柵極具有相反導(dǎo)電性即nFET和pFET時(shí)其是通常所需要的。相鄰柵極區(qū)可以具有相同的導(dǎo)電性(即都是n或p型)，或可選擇地它們可以具有不同的導(dǎo)電類型(即、一個(gè)是n型而另一個(gè)是p型)。
在處理半導(dǎo)體襯底10之后，化學(xué)氧化物層12可選地形成在半導(dǎo)體襯底10表面上。利用本領(lǐng)域技術(shù)人員所公知的包括例如氧化或氮氧化的常規(guī)生長(zhǎng)技術(shù)來形成可選的化學(xué)氧化物層12。當(dāng)襯底10是含硅半導(dǎo)體時(shí)，化學(xué)氧化物層12包括硅氧化物、硅氮氧化物或氮化的硅氧化物。當(dāng)襯底10不是含硅半導(dǎo)體時(shí)，化學(xué)氧化物層可以包括半導(dǎo)體氧化物(semiconductingoxide)、半導(dǎo)體氮氧化物或氮化的半導(dǎo)體氧化物?；瘜W(xué)氧化物層12的厚度為一般從大約0.5至大約1.2nm，更常見地具有大約從0.8至大約1nm的厚度。然而，在更高溫度處理之后，該厚度可以是不同的，這在CMOS制造期間是通常所需要的。
根據(jù)本發(fā)明的一個(gè)實(shí)施例，化學(xué)氧化物層12是通過濕法化學(xué)氧化形成的具有從大約0.6至大約0.8nm厚度的氧化硅層。用于該濕法化學(xué)氧化的工藝步驟包括在65℃用氫氧化銨、過氧化氫和水(以1∶1∶5比率)處理凈化的半導(dǎo)體表面(例如最后步驟HF清洗(HF-last)的半導(dǎo)體表面)。可選擇地，還可以通過在臭氧化的水溶液中處理該最后步驟HF清洗的半導(dǎo)體表面來形成化學(xué)氧化物層，臭氧濃度通常從但不限于百萬分之2(ppm)至40ppm變化。
接著，通過淀積工藝?yán)缁瘜W(xué)氣相淀積(CVD)、等離子體輔助CVD、物理氣相淀積(PVD)、金屬有機(jī)化學(xué)氣相淀積(MOVCD)、原子層淀積(ALD)、蒸發(fā)、反應(yīng)濺射、化學(xué)溶液淀積和其它類似的淀積工藝，Hf基電介質(zhì)14可形成在化學(xué)氧化物層12表面上-如果化學(xué)氧化物層12存在的話，或形成在半導(dǎo)體襯底10表面上。還可以利用上述工藝的任何組合來形成Hf基電介質(zhì)14。
Hf基電介質(zhì)14包括鉿氧化物(HfO2)、鉿硅酸鹽(HfSiOx)、鉿硅氮氧化物(HfSiON)或其多層。在一些實(shí)施例中，Hf基電介質(zhì)14包括HfO2和ZrO2的混合物。在其它實(shí)施例中，Hf基電介質(zhì)14可被替代，或結(jié)合具有大于大約4.0、通常大于大約7.0的介電常數(shù)的其它電介質(zhì)材料來使用。其它電介質(zhì)是本領(lǐng)域技術(shù)人員所公知的金屬氧化物或混合的金屬氧化物，并且它們可以利用這里描述的形成Hf基電介質(zhì)14時(shí)的任何技術(shù)來形成。通常，Hf基電介質(zhì)14是鉿氧化物或鉿硅酸鹽。Hf基電介質(zhì)14是其介電常數(shù)大于約10.0的“高k”材料。
Hf基電介質(zhì)14的物理厚度可以變化，但通常地，Hf基電介質(zhì)14具有從大約0.5至大約10nm的厚度，從大約0.5至大約3nm的厚度是更常見的。
在本發(fā)明的一個(gè)實(shí)施例中，Hf基電介質(zhì)14是通過MOCVD形成的鉿氧化物，其中使用鉿四丁基氧化物(hafnium-tetrabutoxide)(Hf前體)的大約70至大約90mg/m的流速及大約250至大約350sccm的O2流速。采用0.3與0.5Torr之間的反應(yīng)室壓力和400℃與500℃之間的襯底溫度發(fā)生Hf氧化物淀積。
在本發(fā)明的另一實(shí)施例中，Hf基電介質(zhì)14是利用下面的條件通過MOCVD形成的鉿硅酸鹽(i)70與90mg/m之間的鉿四丁基氧化物前體的流速、25與100sccm之間的O2流速、以及20與60sccm之間的SiH4流速；(ii)0.3與0.5Torr之間的反應(yīng)室壓力；以及(iii)400℃和500℃之間的襯底溫度。
一旦形成了圖1A中所示的結(jié)構(gòu)(具有或不具有可選化學(xué)氧化物層12)，然后在Hf基電介質(zhì)14上形成含堿土金屬的材料16以提供圖1B中所示的結(jié)構(gòu)。含堿土金屬的材料16包括具有分子式MAx的化合物，其中M是堿土金屬(Be、Mg、Ca、Sr、和/或Ba)，A是O、S或鹵素之一，且x是1或2。應(yīng)注意到，本發(fā)明考慮包括堿土金屬的混合物和/或陰離子例如-OCl-2的混合物的含堿土金屬的化合物。本發(fā)明中可以利用的含堿土金屬的化合物的例子包括但不局限于MgO、MgS、MgF2、MgCl2、MgBr2、MgI2、CaO、CaS、CaF2、CaCl2、CaBr2、CaI2、SrO、SrS、SrF2、SrCl2、SrBr2、SrI2、BaO、BaS、BaF2、BaCl2、BaBr2和BaI2。在本發(fā)明的一個(gè)優(yōu)選實(shí)施例中，含堿土金屬的化合物含有Mg。MgO是在本發(fā)明中所采用的非常優(yōu)選的含堿土金屬的材料。
利用包括例如靶濺射、氧等離子體條件下的堿土金屬反應(yīng)濺射、電鍍、蒸鍍、分子束淀積、MOCVD、ALD、PVD和其它類似淀積工藝的常規(guī)淀積工藝來形成含堿土金屬的材料16。
含堿土金屬的材料16一般具有從大約0.1nm至大約3.0nm的淀積厚度，從大約0.3nm至大約1.6nm的厚度是更常見的。
接著，如圖1C中所示，利用常規(guī)淀積工藝在含堿土金屬的材料16表面上形成導(dǎo)電帽蓋層(capping layer)18。形成導(dǎo)電帽蓋層18時(shí)可以使用的常規(guī)淀積工藝的例子包括CVD、PVD、ALD、濺鍍或蒸鍍。利用其中淀積之間可以或不可以破壞真空的常規(guī)淀積工藝在含堿土金屬的材料16的表面上形成導(dǎo)電帽蓋層18。導(dǎo)電帽蓋層18包括能夠傳導(dǎo)電子的金屬性材料和/或半金屬性材料。具體地，帽蓋層18是金屬性帽蓋層，例如金屬氮化物或金屬硅氮化物。導(dǎo)電帽蓋層18提供功能(a)保護(hù)含堿土金屬的材料不受周圍環(huán)境影響、(b)用作對(duì)外界氧的擴(kuò)散阻擋層、以及(c)防止含堿土金屬的材料與柵極導(dǎo)體(隨后要形成的)反應(yīng)。在該實(shí)施例中，當(dāng)帽蓋層含有金屬時(shí)，帽蓋層18的金屬元素可以包括來自元素周期表中的IVB或VB族的金屬。因此，導(dǎo)電帽蓋層18可以包括Ti、Zr、Hf、V、Nb或Ta，Ti或Ta是高度優(yōu)選的。作為例子，導(dǎo)電帽蓋層18優(yōu)選包括TiN或TaN。除上述導(dǎo)電帽蓋層材料以外，本發(fā)明還包括Ti-堿土金屬-N的三元合金、Ta-堿土金屬-N的三元合金、或混合了其它上述含堿土金屬的材料中的另一種的Ti-堿土金屬-N或Ta-堿土金屬-N的三元合金的疊層。如果使用后者，那么就能夠用包括兩種成分的單層來替換單獨(dú)的含堿土金屬的材料16和導(dǎo)電帽蓋層。
例如，在本發(fā)明的又一個(gè)實(shí)施例中，提供了一種材料疊層，其包括可選的化學(xué)氧化物層、作為所述Hf基電介質(zhì)的HfO2或Hf硅酸鹽、含有至少一種含堿土金屬的材料的金屬氮化物層、及諸如Si、SiGe、硅化物、導(dǎo)電金屬或?qū)щ娊饘俸辖鸹蚱浣M合物的柵極導(dǎo)體，其中所述金屬氮化物層用作所述含堿土金屬的材料和所述導(dǎo)電蓋帽層二者。通常，多晶硅用作柵極導(dǎo)體。
導(dǎo)電蓋帽層18的物理厚度可以改變，但通常導(dǎo)電蓋帽層18具有從大約0.5至大約200nm的厚度，從大約5至大約80nm的厚度是更常見的。
在本發(fā)明的一個(gè)實(shí)施例中，導(dǎo)電蓋帽層18是TiN，其通過從保持在1550℃至1900℃、通常為1600℃至1750℃范圍內(nèi)的溢出單元(effusion cell)蒸發(fā)Ti以及利用穿過遠(yuǎn)射頻源(remote radio frequency source)的氮原子/受激束(atomic/excited beam)來淀積。襯底溫度可以為大約300℃，氮?dú)饬魉倏梢栽?.5sccm和3.0sccm之間。這些范圍是示范性的而決不限制本發(fā)明。氮?dú)饬魉偃Q于淀積室的具體情況，特別是，室的泵送速度。也可以用其它方式例如化學(xué)氣相淀積或?yàn)R射來淀積TiN，該技術(shù)不是關(guān)鍵的。
形成圖1C中所示的導(dǎo)電蓋帽層18之后，在導(dǎo)電蓋帽層18頂部上形成柵極導(dǎo)體20。圖1D中示出了包括柵極導(dǎo)體20的所得結(jié)構(gòu)。具體地，利用公知的淀積技術(shù)例如物理氣相淀積、CVD或蒸鍍，在導(dǎo)電蓋帽層18上形成導(dǎo)電材料的覆蓋層(blanket layer)。用作柵極導(dǎo)體20的導(dǎo)電材料包括但不局限于含硅材料例如單晶、多晶或非晶形式的Si或SiGe合金層。導(dǎo)電材料20還可以為導(dǎo)電金屬或?qū)щ娊饘俸辖?。此處也考慮上述導(dǎo)電材料的組合。優(yōu)選含硅材料作為柵極導(dǎo)體20，多晶硅是最優(yōu)選的。除上述導(dǎo)電材料以外，本發(fā)明還考慮其中導(dǎo)體20是完全硅化的或者是包括硅化物和Si或SiGe的組合物的疊層的例子。利用本領(lǐng)域技術(shù)人員所公知的常規(guī)硅化工藝來形成硅化物。利用常規(guī)替換柵極工藝(replacement gate process)可以形成完全硅化的柵極；其細(xì)節(jié)對(duì)本發(fā)明的實(shí)踐不是關(guān)鍵的。導(dǎo)電柵極材料20的覆蓋層可以是摻雜的或未摻雜的。如果是摻雜的，在形成其時(shí)可以采用原位摻雜淀積工藝。供選擇地，通過淀積、離子注入和退火可以形成摻雜的柵極導(dǎo)體。在構(gòu)圖材料疊層的隨后蝕刻步驟之前或之后可以發(fā)生離子注入和退火。摻雜柵極導(dǎo)體20將使所形成的柵極導(dǎo)體的功函數(shù)偏移。用于nMOSFET的摻雜劑離子的示范例子包括來自元素周期表VA族的元素(形成pMOSFET時(shí)可以使用IIIA族元素)。在本發(fā)明的該點(diǎn)所淀積的柵極導(dǎo)體層20的厚度即高度可根據(jù)所采用的淀積工藝而改變。通常，柵極導(dǎo)體20具有從大約20至大約180nm的垂直厚度，從大約40至大約150nm的厚度是更常見的。
然后利用本領(lǐng)域所公知的常規(guī)工藝，可以把圖1D中所示的材料疊層結(jié)構(gòu)制造成圖2A中所示的MOSCAP 50或圖2B中所示的MOSFET 52。每個(gè)所示例的結(jié)構(gòu)包括例如圖1D中所示的已至少通過光刻和蝕刻構(gòu)圖的材料疊層。
MOSCAP的形成包括在半導(dǎo)體襯底表面上形成熱犧牲氧化物(未示出)。利用光刻技術(shù)，通過蝕刻在場(chǎng)氧化物中開設(shè)電容器結(jié)構(gòu)的有源區(qū)。除去氧化物之后，如上所述地形成圖1D中所示的材料疊層。具體地，設(shè)置材料疊層，通過光刻和蝕刻來構(gòu)圖，然后把摻雜劑引入柵極導(dǎo)體20。摻雜劑通常為P(采用12keV注入能量的5E15離子/cm2的注入劑量)。摻雜劑利用在950℃至1000℃進(jìn)行大約5秒的活化退火(activation anneal)被激活。在某些情況下，可以隨后實(shí)行混合氣體退火(forming gas anneal)(5-10％氫)，其在500℃至550℃之間進(jìn)行以用于化學(xué)氧化物層/半導(dǎo)體襯底界面狀態(tài)鈍化。
MOSFET形成包括首先如上所述地在襯底內(nèi)形成隔離區(qū)，例如溝槽隔離區(qū)。在形成隔離區(qū)之前，可在襯底頂部上形成犧牲氧化物層。與MOSCAP相似，在除去犧牲氧化物之后，形成上述的材料疊層。在構(gòu)圖材料疊層之后，在每個(gè)構(gòu)圖的材料疊層的暴露側(cè)壁上通常但不總是形成至少一個(gè)間隔壁(spacer)24。該至少一個(gè)間隔壁24包括絕緣體例如氧化物、氮化物、氮氧化物和/或任何其組合。通過淀積和蝕刻形成該至少一個(gè)間隔壁24。
該至少一個(gè)間隔壁24的寬度必須足夠?qū)?，以使得源和漏硅化物接觸(要在后面形成)不會(huì)侵入已構(gòu)圖的材料疊層的邊緣下面。通常，當(dāng)該至少一個(gè)間隔壁24具有在底部所測(cè)量的從大約20至大約80nm的寬度時(shí)，源/漏硅化物不會(huì)侵入已構(gòu)圖的材料疊層的邊緣下面。
在本發(fā)明的該點(diǎn)已構(gòu)圖的材料疊層通過使其受到熱氧化、氮化或氮氧化工藝還可被鈍化。鈍化步驟形成在材料疊層周圍的鈍化材料的薄層?？梢匀〈蚪Y(jié)合前述間隔壁形成步驟來使用該步驟。當(dāng)與間隔壁形成步驟使用時(shí)，間隔壁形成發(fā)生在材料疊層鈍化工藝之后。
然后，把源/漏擴(kuò)散區(qū)26形成進(jìn)襯底內(nèi)。利用離子注入和退火步驟形成源/漏擴(kuò)散區(qū)26。退火步驟用于激活通過前述注入步驟所注入的摻雜劑。用于離子注入和退火的條件是本領(lǐng)域技術(shù)人員所公知的。源/漏擴(kuò)散區(qū)26還可以包括在源/漏注入之前利用常規(guī)延伸注入所形成的延伸注入?yún)^(qū)(extensionimplant region)。延伸注入之后可接著進(jìn)行活化退火，或供選擇地，延伸注入和源/漏注入期間所注入的摻雜劑可利用相同活化退火周期激活。此處還考慮暈圈注入(halo implant)。
在某些情況下，可以隨后進(jìn)行混合氣體退火(5-10％氫)，其在500℃至550℃之間進(jìn)行以用于化學(xué)氧化物層/半導(dǎo)體襯底界面狀態(tài)鈍化。
上述工藝步驟形成例圖2B中所示的結(jié)構(gòu)。利用本領(lǐng)域技術(shù)人員公知的工藝步驟，可以進(jìn)行進(jìn)一步的CMOS工藝諸如硅化接觸(源/漏和柵極)的形成以及具有金屬互連的BEOL(后段)互連層的形成。
為示例目的提供了下面的例子，其不應(yīng)以任何方式被解釋為限制本申請(qǐng)的范圍。
例子在該例中，利用本發(fā)明的材料疊層制備了MOSCAP，并將它們與不含有本發(fā)明材料疊層的現(xiàn)有技術(shù)的MOSCAP進(jìn)行比較。具體地，利用上述工藝步驟制備包括HfO2/5 MgO/TiN/多晶硅疊層(本發(fā)明1)和HfSiO/5MgO/TiN/多晶硅疊層(本發(fā)明2)的材料疊層，并且這些材料疊層用作MOSCAP的部件。制備含有HfO2、但不含有MgO的現(xiàn)有技術(shù)的材料疊層并用于現(xiàn)有技術(shù)的MOSCAP的部件(現(xiàn)有技術(shù))。在處理后使每個(gè)材料疊層經(jīng)歷氮?dú)庵械?000℃快速熱退火，接著進(jìn)行500℃混合氣體退火。
圖3示出了這些MOSCAP的CV曲線。本發(fā)明材料疊層1的CET(電容等效厚度)是13，而本發(fā)明材料疊層2的CET是15?，F(xiàn)有技術(shù)材料疊層的CET是14.5。
對(duì)于n摻雜的多晶硅柵極來說，本發(fā)明材料堆疊(堆疊1和2)的作為閾值電壓特性的平帶電壓距離理想能帶邊緣位置小于50mV。用于比較，不包括含堿土金屬的層的現(xiàn)有技術(shù)的材料堆疊距離理想能帶邊緣位置大約350mV。另一個(gè)值得注意的特性是，在高溫退火后本發(fā)明器件中所獲得的快速縮減(aggressive scaling)(低于1nm EOT)。此外，在本發(fā)明堆疊中觀察到很小的回線(hysterisis)，表明在本發(fā)明堆疊中很少或沒有電荷陷阱中心。
盡管已針對(duì)其優(yōu)選實(shí)施例具體示出和介紹了本發(fā)明，本領(lǐng)域技術(shù)人員應(yīng)明白，在不脫離本發(fā)明精神和范圍的情況下可以在形式上或細(xì)節(jié)上作出上述和其它變化。因此，本發(fā)明不意圖局限于所介紹和示例的具體形式和細(xì)節(jié)，而是落入在權(quán)利要求的范圍內(nèi)。
本申請(qǐng)涉及于2005年4月29日提交的共同待決且共同受讓的美國(guó)申請(qǐng)No.11/118,521，這里引入其全部?jī)?nèi)容供參考。
權(quán)利要求
1.一種材料疊層，包括電介質(zhì)材料，其具有大于大約4.0的介電常數(shù)；含堿土金屬的材料，其位于所述電介質(zhì)材料頂部上或其內(nèi)部；導(dǎo)電蓋帽層，其位于所述電介質(zhì)材料之上；以及柵極導(dǎo)體。
2.如權(quán)利要求1的材料疊層，還包括位于所述電介質(zhì)材料下面的化學(xué)氧化物層。
3.如權(quán)利要求1的材料疊層，其中所述電介質(zhì)材料是包括鉿氧化物、鉿硅酸鹽、鉿硅氮氧化物、鉿氧化物和鋯氧化物的混合物或其多層的Hf基電介質(zhì)。
4.如權(quán)利要求3的材料疊層，其中所述Hf基電介質(zhì)由鉿氧化物構(gòu)成。
5.如權(quán)利要求1的材料疊層，其中所述含堿土金屬的材料包括具有分子式MAX的化合物，其中M是選自元素周期表中IIA族的至少一種堿土金屬，A是O、S或鹵素之一，以及x是1或2。
6.如權(quán)利要求5的材料疊層，其中所述IIA族元素是Mg、Ca、Sr或Ba之一。
7.如權(quán)利要求5的材料疊層，其中所述IIA族元素是Mg并且A是O。
8.如權(quán)利要求1的材料疊層，其中所述導(dǎo)電蓋帽層包括金屬氮化物或金屬硅氮化物，其中所述金屬來自元素周期表中IVB或VB族。
9.如權(quán)利要求8的材料疊層，其中所述導(dǎo)電帽蓋層包括TiN、TaN、Ti-堿土金屬-N的三元合金、Ta-堿土金屬-N的三元合金、或Ti-堿土金屬-N或Ta-堿土金屬-N的三元合金的疊層，其中所述含堿土金屬的材料存在于所述導(dǎo)電帽蓋層中。
10.如權(quán)利要求1的材料疊層，包括可選的化學(xué)氧化物層、作為所述電介質(zhì)材料的HfO2或Hf硅酸鹽、包括至少一種堿土金屬的金屬氮化物層、和作為柵極導(dǎo)體的多晶硅，其中所述金屬氮化物層用作所述含堿土金屬的材料和所述導(dǎo)電蓋帽層二者。
11.如權(quán)利要求10的材料疊層，其中所述堿土金屬包括來自元素周期表中IIA族的至少一種元素。
12.如權(quán)利要求1的材料疊層，包括可選的SiO2化學(xué)氧化物層、作為所述電介質(zhì)材料的HfO2或Hf硅酸鹽、作為含堿土金屬的材料的含Mg材料、用作導(dǎo)電蓋帽層的TiN、和用作柵極導(dǎo)體的n摻雜Si。
13.一種材料疊層，包括電介質(zhì)材料，其具有大于大約4.0的介電常數(shù)并且含有位于所述電介質(zhì)材料頂部上或其內(nèi)部的含堿土金屬的材料的濃度梯度；導(dǎo)電蓋帽層，其位于所述電介質(zhì)材料之上；以及柵極導(dǎo)體。
14.如權(quán)利要求13的材料疊層，還包括位于所述電介質(zhì)材料下面的化學(xué)氧化物層。
15.如權(quán)利要求13的材料疊層，其中所述含堿土金屬的材料包括具有分子式MAX的化合物，其中M是選自元素周期表中IIA族的至少一種堿土金屬，A是O、S或鹵素之一，以及x是1或2。
16.如權(quán)利要求15的材料疊層，其中M是Mg并且A是O。
17.如權(quán)利要求13的材料疊層，其中所述電介質(zhì)材料包括Hf基電介質(zhì)，該Hf基電介質(zhì)包括鉿氧化物、鉿硅酸鹽、鉿硅氮氧化物、鉿氧化物和鋯氧化物的混合物、或其多層。
18.一種半導(dǎo)體結(jié)構(gòu)，包括構(gòu)圖的材料疊層，其位于半導(dǎo)體襯底表面上，所述構(gòu)圖的材料疊層包括具有大于大約4.0的介電常數(shù)的電介質(zhì)材料；位于所述電介質(zhì)材料頂部上或其內(nèi)部的含堿土金屬的層；位于所述電介質(zhì)材料之上的導(dǎo)電蓋帽層；以及柵極導(dǎo)體。
19.一種材料疊層，包括Hf基電介質(zhì)材料；含堿土金屬的材料，其位于所述Hf基電介質(zhì)材料頂部上或其內(nèi)部；導(dǎo)電蓋帽層，其位于所述Hf基電介質(zhì)材料之上；以及柵極導(dǎo)體。
20.一種制造材料疊層的方法，包括如下步驟在半導(dǎo)體襯底之上形成具有大于大約4.0的介電常數(shù)的電介質(zhì)材料；在所述電介質(zhì)材料頂部上或其內(nèi)部提供含堿土金屬的材料；在所述電介質(zhì)材料之上形成導(dǎo)電蓋帽層；以及形成柵極導(dǎo)體。
21.一種制造半導(dǎo)體結(jié)構(gòu)的方法，包括如下步驟在半導(dǎo)體襯底表面上形成構(gòu)圖的材料疊層，包括在半導(dǎo)體襯底之上形成具有大于大約4.0的介電常數(shù)的電介質(zhì)材料；在所述電介質(zhì)材料頂部上或其內(nèi)部提供含堿土金屬的材料；在所述電介質(zhì)材料之上形成導(dǎo)電蓋帽層；以及形成柵極導(dǎo)體。
全文摘要
本發(fā)明提供一種金屬疊層(或柵極疊層)結(jié)構(gòu)，其使材料疊層的平帶電壓和閾值電壓穩(wěn)定，該材料疊層包括柵極導(dǎo)體和具有大于大約4.0的介電常數(shù)的電介質(zhì)材料、尤其是Hf基電介質(zhì)。本發(fā)明通過把含堿土金屬的層引入材料疊層中穩(wěn)定了平帶電壓和閾值電壓，其通過電負(fù)差把閾值電壓偏移引向所需電壓。具體地，本發(fā)明提供了一種材料疊層，包括高k電介質(zhì)，優(yōu)選為鉿基電介質(zhì)；位于所述高k電介質(zhì)頂部上或其內(nèi)部的含堿土金屬的層；位于所述高k電介質(zhì)之上的導(dǎo)電蓋帽層；以及柵極導(dǎo)體。
文檔編號(hào)H01L21/02GK1885560SQ20061009384
公開日2006年12月27日 申請(qǐng)日期2006年6月20日 優(yōu)先權(quán)日2005年6月22日
發(fā)明者雷賈拉奧·詹米, 斯蒂芬·L·布朗, 維杰伊·納拉亞南, 瓦姆西·K·帕魯丘里, 陳自強(qiáng) 申請(qǐng)人:國(guó)際商業(yè)機(jī)器公司