一種環(huán)柵場效應晶體管及其制備方法
【專利摘要】一種結(jié)合垂直溝道和肖特基勢壘源/漏結(jié)構(gòu)的環(huán)柵場效應晶體管，包括一個垂直方向的環(huán)狀半導體溝道(4)，一個環(huán)狀柵電極(6)，一個環(huán)狀柵介質(zhì)層(5)，一個源區(qū)(2)，一個漏區(qū)(3)，一個半導體襯底(1)；其中，源區(qū)(2)位于垂直溝道(4)的底部，與襯底(1)相接；漏區(qū)(3)位于垂直溝道(4)的頂部；柵介質(zhì)層(5)和柵電極(6)呈環(huán)狀圍繞住垂直溝道(4)；源區(qū)(2)和漏區(qū)(3)分別與溝道(4)形成相同勢壘高度的肖特基接觸；源漏所用金屬材料相同。該結(jié)構(gòu)利用肖特基勢壘源/漏結(jié)構(gòu)降低了熱預算、減小了串聯(lián)電阻和寄生電容、簡化了工藝要求，并利用垂直溝道、環(huán)形柵結(jié)構(gòu)突破了集成加工光刻極限限制，提高了集成度。
【專利說明】一種環(huán)柵場效應晶體管及其制備方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明屬于CMOS超大集成電路（ULSI)中的場效應晶體管邏輯器件與電路領(lǐng)域， 具體涉及一種結(jié)合垂直溝道和肖特基勢壘源/漏結(jié)構(gòu)的環(huán)柵場效應晶體管及其制備方法。
【背景技術(shù)】
[0002] 在摩爾定律的驅(qū)動下，傳統(tǒng)M0SFET的特征尺寸不斷縮小，如今已經(jīng)到進入納米尺 度，隨之而來，器件的短溝道效應等負面影響也愈加嚴重。漏致勢壘降低、帶帶隧穿等效應 使得器件關(guān)態(tài)漏泄電流不斷增大。在對新型器件結(jié)構(gòu)的研究中，源漏摻雜環(huán)柵（Gate All Around transistor，GAA)結(jié)構(gòu)是目前最受關(guān)注的一種。GAA器件具有更好的柵控特性，可 以滿足最尖銳的特性需求，從而適應器件尺寸縮小的需求，提高集成度。器件由于環(huán)形柵結(jié) 構(gòu)和納米線溝道的特點，表現(xiàn)出很好的抑制短溝道效應性能。在制成水平溝道GAA器件的 同時，可以注意到納米線（NW)的排列方式?jīng)Q定了 GAA結(jié)構(gòu)存在應用垂直溝道的可能，目前 已有關(guān)于摻雜源漏垂直溝道GAA器件的實驗報道，相較水平溝道GAA器件，垂直溝道GAA器 件的優(yōu)勢突出在兩點：⑴可實現(xiàn)更高的集成度，⑵垂直溝道GAA的柵長不再由光刻能力 決定，而是由柵材料的縱向厚度決定，這就可能突破集成加工的光刻極限。需要指出的是， 此時單個垂直溝道GAA在柵長和柵寬（即納米線的周長）兩個維度都進入納米尺度，而兩 個維度上都可以突破納米加工的光刻極限。因此，垂直溝道GAA相較水平溝道GAA更具研 發(fā)價值，也更富挑戰(zhàn)性。
[0003] 需要指出的是，垂直溝道的GAA結(jié)構(gòu)具有良好的柵控能力，同樣也面對著源漏設(shè) 計的問題。對于傳統(tǒng)的M0S場效應晶體管，為了抑制短溝道效應，必須采用超淺結(jié)和陡變摻 雜的源/漏區(qū)，因而對熱預算的要求極為苛刻。此外，納米線的引入，使得GAA源漏設(shè)計較 平面器件和多柵器件更為復雜。而High-K柵介質(zhì)（介電常數(shù)K>3.9)與金屬柵組合（HKMG) 的熱穩(wěn)定問題，以及此后可能應用的SiGe、Ge和其他寬禁帶材料對源漏設(shè)計同樣存在熱預 算的需求。
【發(fā)明內(nèi)容】
[0004] 本發(fā)明的目的是提供一種結(jié)合垂直溝道和肖特基勢壘源/漏結(jié)構(gòu)的環(huán)柵場效應 晶體管及其制備方法。在保持了傳統(tǒng)GAA各種優(yōu)點的條件下，該結(jié)構(gòu)利用肖特基勢壘源/ 漏結(jié)構(gòu)降低了熱預算、減小了串聯(lián)電阻和寄生電容、簡化了工藝要求，并利用垂直溝道、環(huán) 形柵結(jié)構(gòu)突破了集成加工光刻極限限制，提高了集成度。
[0005] 本發(fā)明提供的技術(shù)方案如下：
[0006] -種結(jié)合垂直溝道和肖特基勢壘源/漏結(jié)構(gòu)的環(huán)柵場效應晶體管，包括一個垂直 方向的環(huán)狀半導體溝道4, 一個環(huán)狀柵電極6, 一個環(huán)狀柵介質(zhì)層5, 一個源區(qū)2, 一個漏區(qū)3， 一個半導體襯底1 ;其中，源區(qū)2位于垂直溝道4的底部，與襯底1相接，漏區(qū)3位于垂直溝 道4的頂部，柵介質(zhì)層5和柵電極6呈環(huán)狀圍繞住垂直溝道4 ;源區(qū)2和漏區(qū)3分別與溝道 4形成相同勢壘高度的肖特基接觸；源漏所用金屬材料相同。
[0007] 所述源區(qū)和漏區(qū)可為任何導電性良好的金屬或金屬與襯底材料形成的化合物。
[0008] 本發(fā)明所述場效應晶體管的制備方法，包括以下步驟：
[0009] (1)在半導體襯底上通過半導體線條應力限制氫化或氧化工藝獲取垂直納米線； [0010] (2)在襯底與納米線表面沉積雙層介質(zhì)并光刻加工窗口；
[0011] (3)濕法腐蝕暴露源端納米線，金屬和娃固相反應（Solid Phase Reaction, SPR) 形成埋源區(qū)；
[0012] (4)高密度等離子體（HDP)淀積回刻介質(zhì)至填滿為源區(qū)固相反應（SPR)打開的加 工窗口，選擇性腐蝕納米線上介質(zhì)層后淀積HKMG (High-K柵介質(zhì)與金屬柵組合）層，并形成 柵極引線；
[0013] (5)沉積介質(zhì)至將柵電極覆蓋，此時沉積的介質(zhì)厚度對應于場效應晶體管器件的 設(shè)計柵長；
[0014] (6)選擇性腐蝕High-K柵介質(zhì)及柵電極層至漏極納米線漏出；
[0015] (7)沉積介質(zhì)形成柵/漏隔離，用和源區(qū)相同的金屬和Si固相反應（SPR)形成漏 極結(jié)構(gòu)；
[0016] (8)最后進入常規(guī)CMOS后道工序，包括淀積鈍化層、開接觸孔以及金屬化等，即可 制得所述的場效應晶體管。
[0017] 上述的制備方法中，所述步驟（1)中的半導體襯底材料選自Si、Ge、SiGe、GaAs或 其他II-VI，III-V和IV-IV族的二元或三元化合物半導體、絕緣體上的硅（SOI)或絕緣體 上的鍺（G0I)。
[0018] 上述的制備方法中，所述步驟（2)中的雙層介質(zhì)層材料，外層選自SiNx，內(nèi)層選自 二氧化硅、二氧化鉿或氮化鉿等。
[0019] 上述的制備方法中，所述步驟（3)和（7)中的SPR金屬材料選自Pt、Er、Co、Ni以 及其他可與襯底半導體材料通過退火形成化合物的金屬。
[0020] 上述的制備方法中，所述步驟（4)中的High-K柵介質(zhì)與金屬柵組合層材料選自典 型組合Hf0 2/TiN，也包括其他的系列氧化物，如HfSiON、HfZrO、HfMgO、HfAlO等材料。
[0021] 上述的制備方法中，所述步驟（4)和（5)中的介質(zhì)層材料選自二氧化硅、二氧化鉿 或氮化鉿等。
[0022] 上述的制備方法中，所述步驟（7)中的介質(zhì)層材料選自二氧化硅、二氧化鉿或氮 化鉿等。
[0023] 本發(fā)明的優(yōu)點和積極效果：
[0024] (1)本發(fā)明繼承了傳統(tǒng)環(huán)柵結(jié)構(gòu)晶體管的優(yōu)點，例如良好的柵控能力、抑制短溝效 應等；繼承了垂直溝道結(jié)構(gòu)的優(yōu)點，突破納米加工的光刻極限，極大提高了器件的集成度。
[0025] (2)本發(fā)明采用了肖特基勢壘源/漏結(jié)構(gòu)代替?zhèn)鹘y(tǒng)PN結(jié)，在High-K柵介質(zhì)與金屬 柵組合層形成后不再需要注入和高溫退火，徹底解決熱穩(wěn)定問題，也免除了潛在的GAA源 漏的復雜摻雜設(shè)計，是一種具有優(yōu)勢的源漏解決方案。
[0026] (3)本發(fā)明采用了肖特基勢壘源/漏結(jié)構(gòu)，通過調(diào)制源漏結(jié)SBH的配置，可以有效 的抑制短溝效應、減小串聯(lián)電阻和寄生電容。
[0027] 總而言之，該器件結(jié)構(gòu)采用了垂直溝道結(jié)合肖特基勢壘源/漏結(jié)構(gòu)，在繼承傳統(tǒng) GAA的優(yōu)點的基礎(chǔ)上，抑制了短溝效應，降低了熱預算，簡化了工藝，并且提高了集成度。
【專利附圖】
【附圖說明】
[0028] 圖1是本發(fā)明的垂直溝道肖特基勢壘源漏環(huán)柵晶體管的器件示意圖；
[0029] 圖2是半導體線條應力限制氫化/氧化工藝獲取垂直納米線后，沿圖1中AA'方 向的器件剖面圖；
[0030] 圖3是在襯底與納米線表面沉積雙層介質(zhì)并光刻加工窗口后，沿圖1中AA'方向 的器件剖面圖；
[0031] 圖4是濕法腐蝕襯底上介質(zhì)層后進行金屬和Si固相反應（SPR)形成埋源區(qū)后，沿 圖1中AA'方向的器件剖面圖；
[0032] 圖5是在高密度等離子體（HDP)淀積回刻介質(zhì)至填滿為源區(qū)SPR打開的加工窗 口，選擇性腐蝕納米線上介質(zhì)層后淀積HKMG層，形成柵極引線，沿圖1中AA'方向的器件剖 面圖；
[0033] 圖6是沉積介質(zhì)至將柵電極覆蓋后，沿圖1中AA'方向的器件剖面圖；
[0034] 圖7是選擇性腐蝕High-K柵介質(zhì)及柵電極層至漏極納米線漏出，沉積介質(zhì)形成柵 /漏隔離后，沿圖1中AA'方向的器件剖面圖；
[0035] 圖8是金屬和Si固相反應（SPR)形成漏極結(jié)構(gòu)后，本發(fā)明的垂直溝道肖特基勢壘 源漏環(huán)柵晶體管沿圖1中AA'方向的器件剖面圖；
[0036] 圖中：
[0037] 1-----------半導體襯底 2-------------肖特基源區(qū)
[0038] 3-----------肖特基漏區(qū) 4-------------溝道區(qū)
[0039] 5-----------High-K#介質(zhì)層 6-------------Metal Gate#電極層
[0040] 7-----------二氧化硅介質(zhì)層 8-------------SiNx介質(zhì)層
【具體實施方式】
[0041] 本發(fā)明提供了一種新型結(jié)構(gòu)的場效應晶體管，具體為一種結(jié)合垂直溝道和肖特基 勢壘源/漏結(jié)構(gòu)的環(huán)柵場效應晶體管（如圖1所示），包括一個垂直方向的環(huán)狀半導體溝 道4, 一個環(huán)狀柵電極6, 一個環(huán)狀柵介質(zhì)層5, 一個源區(qū)2, 一個漏區(qū)3, 一個半導體襯底1 ; 其中，源區(qū)2位于垂直溝道4的底部，與襯底1相接，漏區(qū)3位于垂直溝道4的頂部，柵介質(zhì) 層5和柵電極6呈環(huán)狀圍繞住垂直溝道4 ;源區(qū)2和漏區(qū)3分別與溝道4形成肖特基接觸。 [0042] 所述源區(qū)和漏區(qū)可為任何導電性良好的金屬或金屬與襯底材料形成的化合物。
[0043] 本發(fā)明制備方法的具體實例包括圖2至圖8所示的工藝步驟：
[0044] (1)在晶向為（100)的體硅硅片硅襯底1上采用Si線條應力限制氫化或氧化工藝 獲取垂直Si納米線4,直徑5nm，長度lOOnm，如圖2所示；
[0045] (2)在襯底與納米線表面沉積雙層介質(zhì)7 (Si02)和8 (SiNx)，圍繞納米線光刻加工 窗口（包含后續(xù)電極引出圖形，不需要精細尺寸加工），納米線上方的硬刻蝕掩蔽層保證納 米線不會受損，如圖3所示；
[0046] (3)打開上層介質(zhì)8 (SiNx)之后，濕法腐蝕去除底層介質(zhì)7 (Si02)，至襯底表面，此 過程對Si材料無損傷，在保證源端部分納米線暴露出來后，進行金屬和硅固相反應（SPR)， 在暴露Si的對應區(qū)域形成源端硅化物2。此過程中，溝道區(qū)域的納米線有介質(zhì)包裹不會受 到影響，如圖4所示；
[0047] (4)采用高密度等離子體（HDP)淀積回刻介質(zhì)7 (Si02)至填滿為源區(qū)SPR打開的 加工窗口，選擇性腐蝕納米線上包裹介質(zhì)8 (SiNx)，之后低溫原子層沉積法（ALD法）沉積 HKMG材料5和6 (如Hf02/TiN)，對HKMG的圖形化形成了柵極的引線（無需精細尺寸加工）， HKMG厚度約為20nm，如圖5所示；
[0048] (5)沉積介質(zhì)7 (Si02)至將柵電極覆蓋起來（HDP法沉積），此時沉積的介質(zhì)厚度 50nm對應了器件的設(shè)計柵長，如圖6所示；
[0049] (6)選擇性腐蝕HKMG，至漏極NW露出，沉積介質(zhì)7 (Si02)形成柵/漏隔離，如圖7 所示；
[0050] (7)再進行金屬（和步驟⑶中的金屬為同一種金屬）和硅固相反應（SPR)并完 成圖形化就可以獲得漏極結(jié)構(gòu)3。如圖8所示；
[0051] (8)最后進入常規(guī)CMOS后道工序，包括淀積鈍化層、開接觸孔以及金屬化等，即可 制得所述的結(jié)合垂直溝道和肖特基勢壘源/漏結(jié)構(gòu)的環(huán)柵場效應晶體管。
【權(quán)利要求】
1. 一種結(jié)合垂直溝道和肖特基勢壘源/漏結(jié)構(gòu)的環(huán)柵場效應晶體管，其特征是，包括 一個垂直方向的環(huán)狀半導體溝道（4)，一個環(huán)狀柵電極（6)，一個環(huán)狀柵介質(zhì)層（5)，一個源 區(qū)（2)，一個漏區(qū)（3)，一個半導體襯底（1); 其中，源區(qū)⑵位于垂直溝道⑷的底部，與襯底⑴相接；漏區(qū)（3)位于垂直溝道（4) 的頂部；柵介質(zhì)層（5)和柵電極（6)呈環(huán)狀圍繞住垂直溝道（4);源區(qū)⑵和漏區(qū)（3)分別 與溝道（4)形成相同勢壘高度的肖特基接觸；源漏所用金屬材料相同。
2. 如權(quán)利要求1所述的環(huán)珊場效應晶體管，其特征是，所述源區(qū)和漏區(qū)為金屬或金屬 與襯底材料形成的化合物。
3. -種環(huán)珊場效應晶體管的制備方法，其特征是，包括以下步驟： (1) 在半導體襯底上通過半導體線條應力限制氫化或氧化工藝獲取垂直納米線； (2) 在襯底與納米線表面沉積雙層介質(zhì)并光刻加工窗口； (3) 濕法腐蝕暴露源端納米線，金屬和硅固相反應形成埋源區(qū)； (4) 高密度等離子體淀積回刻介質(zhì)至填滿為源區(qū)固相反應打開的加工窗口，選擇性腐 蝕納米線上介質(zhì)層后淀積High-K柵介質(zhì)與金屬柵組合層，并形成柵極引線； (5) 沉積介質(zhì)至將柵電極覆蓋，此時沉積的介質(zhì)厚度對應于場效應晶體管器件的設(shè)計 柵長； (6) 選擇性腐蝕High-K柵介質(zhì)及柵電極層至漏極納米線漏出； (7) 沉積介質(zhì)形成柵/漏隔離，用和源區(qū)相同的金屬和Si固相反應形成漏極結(jié)構(gòu)； (8) 最后進入常規(guī)CMOS后道工序，包括淀積鈍化層、開接觸孔以及金屬化，即可制得所 述的場效應晶體管。
4. 如權(quán)利要求3所述的制備方法，其特征是，所述步驟（1)中的半導體襯底材料選自 Si、Ge、SiGe、GaAs或其他II-VI，III-V和IV-IV族的二元或三元化合物半導體、絕緣體上 的硅或絕緣體上的鍺。
5. 如權(quán)利要求3所述的制備方法，其特征是，所述步驟（2)中的雙層介質(zhì)層材料，外層 選自SiNx，內(nèi)層選自二氧化硅、二氧化鉿或氮化鉿。
6. 如權(quán)利要求3所述的制備方法，其特征是，所述步驟（3)和（7)中的固相反應金屬材 料選自Pt、Er、Co、Ni以及其他可與襯底半導體材料通過退火形成化合物的金屬。
7. 如權(quán)利要求3所述的制備方法，其特征是，所述步驟（4)中的High-K柵介質(zhì)與金屬 柵組合層材料選自 Hf02/TiN，或 HfSiON、HfZrO、HfMgO、HfAlO。
8. 如權(quán)利要求3所述的制備方法，其特征是，所述步驟（4)和（5)中的介質(zhì)層材料選自 二氧化硅、二氧化鉿或氮化鉿。
9. 如權(quán)利要求3所述的制備方法，其特征是，所述步驟（7)中的介質(zhì)層材料選自二氧化 硅、二氧化鉿或氮化鉿。
【文檔編號】H01L21/336GK104157686SQ201410392105
【公開日】2014年11月19日 申請日期:2014年8月11日 優(yōu)先權(quán)日:2014年8月11日
【發(fā)明者】孫雷, 徐浩, 張一博, 韓靜文, 王漪, 張盛東 申請人:北京大學