專利名稱：減小制作工藝對彎曲電阻阻值影響的電阻結(jié)構(gòu)的制作方法
技術(shù)領域：
本發(fā)明涉及集成電路技術(shù)領域，尤其涉及一種減小芯片上制作工藝對彎曲電阻阻值影響的電阻結(jié)構(gòu)。
背景技術(shù)：
隨著人們對芯片的要求越來越高，在芯片的應用過程中，人們希望芯片不僅功能正確無誤，更是提高了對芯片性能上的要求。電阻是用來提供明確的或者可控的電阻值，它們在芯片的許多模塊中都有廣泛的應用，起到如限流或分壓的作用。如果電阻值做的不是很精確，誤差太大的話，對芯片的性能有很大的制約和影響，甚至有可能會造成芯片功能的錯誤。而對于芯片來說面積的大小決定著該項目的成本問題，故有時為了減少芯片的面積，或出于對芯片上元件的整體布局的考慮，電阻需要設計成彎曲的形狀。然而電阻在折彎布置后，由于電阻在芯片上制作的工藝是相對固定的，其彎曲處的電阻阻值與設計的阻值間可能會產(chǎn)生誤差，從而導致整個電阻的阻值發(fā)生變化。因此，為減少芯片上的制作工藝對彎曲電阻值的影響，需要考慮通過改變電阻在芯片上布置結(jié)構(gòu)以減少彎曲對電阻阻值的影響，從而解決彎曲電阻在經(jīng)過在芯片上的制作工藝后出現(xiàn)的電阻值較大變化的技術(shù)問題。
發(fā)明內(nèi)容本發(fā)明的目的在于提出一種減小制作工藝對彎曲電阻阻值影響的電阻結(jié)構(gòu)，在不改變電阻在芯片上的制作工藝的條件下，這種電阻結(jié)構(gòu)能有效的減小對電阻阻值的影響， 同時，能合理利用并且盡可能減小電阻所占用的芯片面積。為實現(xiàn)上述目的，本發(fā)明提出如下技術(shù)方案減小制作工藝對彎曲電阻阻值影響的電阻結(jié)構(gòu)，在電阻彎曲布置于芯片上時，其彎折處形成有第一彎折區(qū)，第二彎折區(qū)，以及形成于第一彎折區(qū)和第二彎折區(qū)間的彎折相間區(qū)；該彎折相間區(qū)的面積大于或等于0. 5個方塊。其中，所述電阻具有兩個電阻頭，每一電阻頭與彎折的電阻體間的距離不小于電阻彎折相間區(qū)上的電阻體間的間距。所述電阻的兩個電阻頭延伸至電阻的彎折陣列之外。所述電阻的兩個電阻頭在電阻的彎折陣列之外相向靠近延伸而成。所述第一彎折區(qū)和第二彎折區(qū)的面積為接近于0. 56個方塊。所述電阻經(jīng)過至少一次的90度彎折。本發(fā)明所揭示的減小彎曲對電阻阻值影響的電阻結(jié)構(gòu)，在不改變芯片上電阻制作工藝的條件下，有效地減少制造過程中對彎曲電阻阻值的影響，且可靠性高，能合理利用芯片的面積且所占的芯片面積小。

[0012]圖1為本發(fā)明第一種彎折方式的電阻結(jié)構(gòu)示意圖；圖2為本發(fā)明第二種彎折方式的電阻結(jié)構(gòu)示意圖；圖3為本發(fā)明改良前的一種彎折方式的電阻結(jié)構(gòu)示意圖；圖4A為本發(fā)明帶電阻頭的電阻改良前的彎折方式的示意圖；圖4B為本發(fā)明第一種帶電阻頭的電阻的彎折方式的示意圖；圖4C為本發(fā)明第二種帶電阻頭的電阻的彎折方式的示意圖。
具體實施方式
在芯片上布置電阻時，由于受芯片面積的限制或考慮整體布局等因素的影響，常常需要將電阻進行彎折布置，而為減小在芯片制作工藝如蝕刻中對彎曲電阻阻值的影響， 本使用新型的設計者在反復實驗及大量分析和研究的基礎上，提出了本發(fā)明所揭示的電阻結(jié)構(gòu)。圖1所示為本發(fā)明所揭示的第一種彎折方式的減小彎曲對電阻阻值影響的電阻結(jié)構(gòu)，如圖示，電阻經(jīng)過了 90度彎折時，其彎折處形成第一彎折區(qū)Al，第二彎折區(qū)A2，以及形成于第一彎折區(qū)Al和第二彎折區(qū)A2間的彎折相間區(qū)Bi，其中該彎折相間區(qū)Bl的面積要大于或等于0. 5個方塊，即Bl彡0. 5square,第一彎折區(qū)Al和第二彎折區(qū)A2的面積以 0. 56個方塊為佳，如此則可以準確的匹配彎曲電阻的電阻值，也可以減少制作過程中蝕刻造成彎曲電阻角度的錯誤，從而減少蝕刻對電阻值的影響。防止實際做出來的電阻值和設計電路時的電阻值有很大的誤差，從而影響芯片的功能及性能。圖2所示為本發(fā)明所揭示的第二種彎折方式的減小彎曲對電阻阻值影響的電阻結(jié)構(gòu)，如圖示，電阻經(jīng)過兩次90度的彎折時，其彎折處也形成了第一彎折區(qū)All，第二彎折區(qū)A22，以及形成于第一彎折區(qū)Al和第二彎折區(qū)A2間的彎折相間區(qū)B2。同理，彎折相間區(qū) B2的面積要大于或等于0. 5個方塊，即B2彡0. kquare，第一彎折區(qū)All和第二彎折區(qū)A22 的面積以0. 56個方塊為佳。而圖3所示的電阻經(jīng)過90度彎折后，其彎折處的彎折相間區(qū)的面積B3小于0. 5 個方塊，即B3 < 0. 5square,因此，圖3所示的電阻的彎曲結(jié)構(gòu)不符合本發(fā)明的要求。更進一步的說，由于每個電阻都需要電阻頭，并且如圖4A所示的電阻頭在經(jīng)過在芯片上的制作工藝后，其寬度大于電阻體的寬度，造成電阻頭緊鄰電阻體區(qū)，這樣這種彎曲的電阻經(jīng)過制作工藝后對電阻阻值的影響較大。因此，當電阻經(jīng)過彎折后，彎折處形成的彎折相間區(qū)B4，B5的面積仍要保持大于或等于0. 5個方塊，然而由于電阻頭寬度的增加，使得電阻頭與彎折后的電阻體間的間距L'與彎折相間區(qū)內(nèi)的電阻體間的間距L不一致，即電阻體間的間距L'大于彎折相間區(qū)內(nèi)電阻體之間的間距L，即B5>B4，而造成芯片面積的浪費。圖4B和圖4C所揭示的電阻結(jié)構(gòu)是對圖4A的電阻結(jié)構(gòu)做進一步的改進后所提出的。電阻頭稍微延長到了彎曲的電阻體所組成陣列外從而減小了出現(xiàn)擴散相互作用的可能性。圖4B中，電阻的兩端頭延伸出電阻體彎折陣列之外，即電阻頭與電阻體間相隔一個Ll 值(Li為一大于零的正值，具體可根據(jù)芯片面積設定)，所有彎折處形成的彎折相間區(qū)的面積都為B4，以減小了制作工藝對對電阻阻值的影響。更優(yōu)地，為了使電阻體折疊的更加緊湊且能充分利用兩個電阻頭間的空余地，將圖4B的電阻結(jié)構(gòu)中的兩個電阻頭在保證電阻頭與電阻體間的間距的情況下相向延伸使其相互靠近，形成圖4C所示的電阻結(jié)構(gòu)，這樣，這種緊湊的折疊結(jié)構(gòu)能夠補償電阻頭所消耗的面積，能夠減小熱電效應。而且圖4C中的電阻結(jié)構(gòu)除了減小了電阻頭和電阻體之間的間距另外也減少了電阻和其他器件之間的間距，而且不增加芯片面積。 本發(fā)明的技術(shù)內(nèi)容及技術(shù)特征已揭示如上，然而熟悉本領域的技術(shù)人員仍可能基于本發(fā)明的教示及揭示而作種種不背離本發(fā)明精神的替換及修飾，因此，本發(fā)明保護范圍應不限于實施例所揭示的內(nèi)容，而應包括各種不背離本發(fā)明的替換及修飾，并為本專利申請權(quán)利要求所涵蓋。
權(quán)利要求1.一種減小制作工藝對彎曲電阻阻值影響的電阻結(jié)構(gòu)，其特征在于在電阻彎曲布置于芯片上時，其彎折處形成有第一彎折區(qū)，第二彎折區(qū)，以及形成于第一彎折區(qū)和第二彎折區(qū)間的彎折相間區(qū)；該彎折相間區(qū)的面積大于或等于0. 5個方塊。
2.一種如權(quán)利要求1所述的減小制作工藝對彎曲電阻阻值影響的電阻結(jié)構(gòu)，其特征在于所述電阻具有兩個電阻頭，當電阻在芯片上經(jīng)過一定的制作工藝后，所述每一電阻頭的寬度大于電阻體的寬度，且電阻頭與電阻體間形成的彎折相間區(qū)的面積大于0.5個方塊。
3.—種如權(quán)利要求2所述的減小制作工藝對彎曲電阻阻值影響的電阻結(jié)構(gòu)，其特征在于所述電阻的兩個電阻頭延伸至電阻的彎折陣列之外。
4.一種如權(quán)利要求2所述的減小制作工藝對彎曲電阻阻值影響的電阻結(jié)構(gòu)，其特征在于所述電阻的兩個電阻頭在電阻的彎折陣列之外相向靠近延伸而成。
5.一種如權(quán)利要求1所述的減小制作工藝對彎曲電阻阻值影響的電阻結(jié)構(gòu)，其特征在于所述電阻具有兩個電阻頭，當電阻在芯片上經(jīng)過一定的制作工藝后，所述每一電阻頭的寬度大于電阻體的寬度，且電阻頭與電阻體間形成的彎折相間區(qū)的面積等于0.5個方塊。
6.一種如權(quán)利要求5所述的減小制作工藝對彎曲電阻阻值影響的電阻結(jié)構(gòu)，其特征在于所述電阻的兩個電阻頭延伸至電阻的彎折陣列之外。
7.—種如權(quán)利要求5所述的減小制作工藝對彎曲電阻阻值影響的電阻結(jié)構(gòu)，其特征在于所述電阻的兩個電阻頭在電阻的彎折陣列之外相向靠近延伸而成。
8.—種如權(quán)利要求1所述的減小制作工藝對彎曲電阻阻值影響的電阻結(jié)構(gòu)，其特征在于所述第一彎折區(qū)和第二彎折區(qū)的面積為0. 56個方塊。
9.一種如權(quán)利要求1所述的減小制作工藝對彎曲電阻阻值影響的電阻結(jié)構(gòu)，其特征在于所述電阻經(jīng)過至少一次的90度彎折。
專利摘要本實用新型揭示了一種減小制作工藝對彎曲電阻阻值影響的電阻結(jié)構(gòu)，在電阻彎曲布置于芯片上時，其彎折處形成有第一彎折區(qū)，第二彎折區(qū)，以及形成于第一彎折區(qū)和第二彎折區(qū)間的彎折相間區(qū)；該彎折相間區(qū)的面積大于或等于0.5個方塊，所述第一彎折區(qū)和第二彎折區(qū)的面積為0.56個方塊，且電阻的兩電阻頭延伸至電阻的彎折陣列之外。本實用新型的電阻結(jié)構(gòu)在不改變芯片上電阻制作工藝的條件下，有效地減少制造過程中對彎曲電阻阻值的影響，且可靠性高，能合理利用芯片的面積且所占的芯片面積小。
文檔編號H01C13/00GK202034154SQ20102068654
公開日2011年11月9日 申請日期2010年12月29日 優(yōu)先權(quán)日2010年12月29日
發(fā)明者張禎, 彭秋平, 杭曉偉, 江石根, 謝衛(wèi)國 申請人:蘇州華芯微電子股份有限公司