專利名稱：擊穿電壓的測試結構、應用該測試結構的分析方法和晶圓的制作方法
技術領域：
本發(fā)明涉及半導體工藝的可靠性測試，特別是涉及一種擊穿電壓的測試 結構、應用該測試結構的分析方法和晶圓。
背景技術：
隨著電路集成度的增加，單一金屬層已無法完成集成電路(IC, Integrated Circuit)的連線，而需要4吏用多層金屬互連線結構(Multi-layered structure )， 并且，在金屬層之間需要以絕緣性能良好的介質材料加以隔離，以防止短路。
圖l為一種多層銅金屬互連線結構的剖面圖，下層銅金屬線IO、 ll之間由 第一介質層12進行隔離；銅金屬線IO、 11上的蝕刻阻擋層14和第二介質層16 統稱為層間介質層(ILD， inter-and intra-layer dielectric ),第一介質層12和 第二介質層16都為低介電常數(Low-k)材料，蝕刻阻擋層14為摻氮的碳化硅 (NDC, nitrogen-doped carbide)或氮化硅(SiN )材料；上層銅金屬線15沉 積在第二介質層16、蝕刻阻擋層14的通孔中，與下層銅金屬線ll實現互連。
多層金屬互連線結構的可靠性對于整個IC制造工藝良率、產品性能和可 靠性而言是至關重要，因此，層間介質擊穿和與時間相關的介質擊穿(TDDB， Time Dependent Dielectric Breakdown )特性的可靠性測試也就成為可靠性測試 中極為重要的測試項目。在上述的可靠性測試中，施加的電壓應力會使銅金 屬線10、 ll之間發(fā)生漏電而引起銅離子擴散，進而產生介質擊穿，使銅金屬 線10、 ll導通而嚴重影響電路性能。使介質產生擊穿的電壓為介質的擊穿電 壓(breakdown voltage )，上述可靠性測試就是測試介質的擊穿電壓是否符合 產品性能的要求。
通常，采用如圖2所示的金屬互連線的梳狀測試電路和斜坡電壓(V-ramp )法可以測試金屬互連線結構中層間介質的擊穿電壓，圖2所示的梳狀測試電路 中，任意兩條相鄰金屬線之間的距離(以下簡稱為金屬線間距)是相等的，
并且金屬線間距S是根據設計規(guī)則(design rule)而設定，即符合設計規(guī)則所 頭見定的互連線間的關4走尺寸(CD, Critical Dimension)。
申請?zhí)枮?00310121636.3中國發(fā)明專利申請公開了 一種金屬互連線可靠 性(如TDDB特性)的測試方法，其是在晶圓(Wafer)的切割道(scribe line )， 即芯片(Die )的分割區(qū)域的金屬互連線的梳狀測試電路的兩端施加測試電壓， 并同時測量線路間的漏電流，當測試電壓逐步增加直至漏電流卩走然上升時， 說明TDDB特性的可靠性存在問題。上述方法中，使漏電流陡然上升的測試電 壓為梳狀測試電路的擊穿電壓，也就是互連線結構中層間介質的擊穿電壓。
在實際測試中，經常會發(fā)現晶圓的層間介質的擊穿電壓有分布不均勻 (Non-Uniformity)的情況，所述擊穿電壓分布不均勻是指，對于一個晶圓上 的不同芯片，會測得不同的互連線結構中層間介質的擊穿電壓，這樣就需要 分析導致擊穿電壓分布不均勻的原因，以改善IC制造工藝。在IC制造工藝中，
中的金屬氧化、清洗介質層表面后的殘留物的污染等會引起層間介質層的界 面性質(interface quality,即介質層和蝕刻阻擋層之間的界面性質)變差，另 外，光刻、蝕刻等工藝過程中的控制缺陷會導致CD的偏差，界面性質和CD 都會影響層間介質的擊穿電壓，也就是說，導致擊穿電壓分布不均勻主要是 因為層間介質層的界面性質的差異，或者主要是因為CD分布不均勻而引起的。 然而，目前還沒有一種方法能夠分析出是上述哪種原因引起的層間介質的擊 穿電壓分布不均勻。

發(fā)明內容
本發(fā)明解決的問題是，提供一種擊穿電壓的測試結構、應用該測試結構 的分析方法和晶圓，以找出導致晶圓的層間介質的擊穿電壓分布不均勻的原
5因。
為解決上述問題，本發(fā)明提供一種擊穿電壓的測試結構，包括至少兩 個金屬互連線的梳狀測試電路，其中，每個梳狀測試電路中的金屬線間距相 等，各個梳狀測試電路的金屬線間距互不相等，所述金屬線間距為梳狀測試 電路中任意兩條相鄰金屬線間的距離。
可選的，所述金屬互連線的梳狀測試電路的金屬線間距按照梳狀測試電 路的排列順序線性遞增。
可選的，所述測試結構形成于芯片的分割區(qū)域。
為解決上述問題，本發(fā)明還提供一種應用上述測試結構的分析方法，包
括
測量形成于晶圓上的各個芯片的測試結構的每個梳狀測試電路的擊穿電
壓；
根據測量所得的每個梳狀測試電路的擊穿電壓以及對應的梳狀測試電路 的金屬線間距，獲取各個芯片的梳狀測試電路的擊穿電壓隨金屬線間距變化
的趨勢；
從各個芯片的梳狀測試電路的擊穿電壓隨金屬線間距變化的趨勢，分析 導致晶圓的擊穿電壓分布不均勻的原因。
可選的，所述分析導致晶圓的擊穿電壓分布不均勻的原因包括若不同 芯片的梳狀測試電路的擊穿電壓隨金屬線間距的加寬而增加的速度不同，說
不同芯片的梳狀測試電路的擊穿電壓隨金屬線間距的加寬而增加的速度相 同，說明擊穿電壓分布不均勻主要是因為關鍵尺寸分布不均勻而引起的。
可選的，所述測量芯片上每個梳狀測試電路的擊穿電壓包括在梳狀測試 電路的兩端施加測試電壓，并同時測量線路間的漏電流，逐步增加測試電壓 直至漏電流上升至預定的閾值電流?？蛇x的，所述獲取芯片的梳狀測試電路的擊穿電壓隨金屬線間距變化的 趨勢是用坐標系的直線表示擊穿電壓隨金屬線間距變化的線性關系。
為解決上述問題，本發(fā)明還提供一種晶圓，包括形成于晶圓的各個芯
片上的上述擊穿電壓的測試結構。
可選的，所述測試結構形成于晶圓的各個芯片的主線路區(qū)域或分割區(qū)域。 相較于現有技術，上述技術方案的擊穿電壓的測試結構增加了具有不同 金屬線間距的梳狀測試電路，通過測量每個梳狀測試電路的擊穿電壓，可以 得到梳狀測試電路的擊穿電壓隨金屬線間距變化的趨勢，比較各個芯片的梳 狀測試電路的擊穿電壓隨金屬線間距變化的趨勢，就可以分析出導致晶圓的 層間介質的擊穿電壓分布不均勻的原因。所述測試結構具有簡單且易于實現 的優(yōu)點，并且，應用所述測試結構可以快速地分析出導致擊穿電壓分布不均 勻的原因。


圖l是一種多層銅金屬互連線結構的剖面示意圖； 圖2是金屬互連線的梳狀測試電路的示意圖4是本發(fā)明實施例的擊穿電壓的測試結構的示意圖； 圖5是一個晶圓的芯片分布的示意圖6是本發(fā)明實施例的芯片的梳狀測試電路的擊穿電壓隨金屬線間距變 化的趨勢的曲線圖。
具體實施例方式
本發(fā)明實施例提供的擊穿電壓的測試結構，包括至少兩個金屬互連線的 梳狀測試電路，其中，每個梳狀測試電路中的金屬線間距相等，各個梳狀測 試電路的金屬線間距互不相等，所述金屬線間距為梳狀測試電路中任意兩條
7相鄰金屬線間的距離。本發(fā)明實施例通過增加具有不同金屬線間距的梳狀測 試電路，并測量每個梳狀測試電路的擊穿電壓，從擊穿電壓隨金屬線間距變
例對本發(fā)明的具體實施方式
做詳細的說明。
圖3是本發(fā)明實施例的應用擊穿電壓的測試結構的分析方法的流程圖。
步驟S31，提供擊穿電壓的測試結構，所述測試結構形成于晶圓的各個芯 片上。如圖4所示，本實施例的測試結構4包括四個金屬互連線的梳狀測試 電路，即第 一梳狀測試電路41 、第二梳狀測試電路42 、第三梳狀測試電路43 和第四梳狀測試電路44。其中，每個梳狀測試電路中的金屬線間距相等，即 第一梳狀測試電路41中任意兩條相鄰金屬線間的距離都等于第一金屬線間距 Sl，第二梳狀測試電路42中任意兩條相鄰金屬線間的距離都等于第二金屬線 間距S2,第三梳狀測試電路43中任意兩條相鄰金屬線間的距離都等于第三金 屬線間距S3，第四梳狀測試電路44中任意兩條相鄰金屬線間的距離都等于第 四金屬線間距S4;而各個梳狀測試電路的金屬線間距互不相等，即第一金屬 線間距S1 、第二金屬線間距S2 、第三金屬線間距S3和第四金屬線間距S4都 不相等，即S1#S2#S3#S4。
上述四個梳狀測試電路排成一行，第一金屬線間距S1、第二金屬線間距 S2、第三金屬線間距S3和第四金屬線間距S4是根據設計規(guī)則所規(guī)定的互連 線間的CD而設定，即在所規(guī)定的互連線間的CD的最小值和最大值的范圍內。 各個金屬線間距可以按照排列順序逐漸加寬，例如，可以設定第一金屬線間 距Sl為CD的最小值CDmin，第二金屬線間距S2、第三金屬線間距S3、第四 金屬線間距S4線性遞增，并且，第四金屬線間距S4不超過CD的最大值CDmax ， 即CDmin《Sl<S2<S3<S4《CDmax。另外，各個金屬線間距也可以按照排列順 序逐漸變窄，或者不按照排列順序而任意設置。
本實施例中，測試結構4可以形成于晶圓的切割道，即晶圓上的芯片中預留給切割器分割芯片所需的空白區(qū)域(分割區(qū)域)，用于模擬該芯片的實際 工藝生產狀況。如圖5所示的晶圓上的芯片分布，在各個芯片的主線路區(qū)域，
例如圖5所示的芯片51、 52、 53的區(qū)域511、 521、 531分別形成有集成電路； 在晶圓的切割道，例如圖5所示的芯片51、 52、 53的分割區(qū)域512、 522、 532 分別形成有圖4所示的測試結構4。
上述四個梳狀測試電路的排列方式可以不限于圖4所示的排成一行，也 可以排成一列或任意排列；梳狀測試電路的數量也可以更多， 一般，各個梳 狀測試電路的金屬線數量是相等的，梳狀測試電路的數量和金屬線數量主要 可以根據金屬線間距和切割道的面積來確定。
步驟S32，測量各個芯片的測試結構的每個梳狀測試電路的擊穿電壓。分 別在橋L狀測試電3各的兩端施加測試電壓，并同時測量線;洛間的漏電流，逐步 增加測試電壓，當漏電流陡然上升至一預定的閾值電流時，記錄此時施加的 測試電壓，即為該梳狀測試電路的擊穿電壓。
步驟S33，根據測量所得的每個梳狀測試電路的擊穿電壓以及對應的梳狀 測試電路的金屬線間距，獲取各個芯片的梳狀測試電路的擊穿電壓隨金屬線 間距變化的趨勢，即梳狀測試電路的擊穿電壓隨金屬線間距的加寬是怎樣變 化的。實際上，梳狀測試電路的擊穿電壓隨金屬線間距的加寬而線性增加， 這個結論可以從下面的推導中得出
一般來說，上述梳狀測試電路的線路間的漏電流可以用肖特基發(fā)射(SE, Schottky Emission)公式，即式(1)表示，
I = bT2 ex/7(aE1/2/T - qOB/kT) ( 1 )
其中，I為漏電流，T為溫度，E二V/S為電場強度，V為施加的電壓，S為金 屬線間距，①b為導通勢壘(barrier height for conduction,界面性質好，①b高， 界面性質差，①b低)，q為基本電荷(等于1.6E-19C), k為波爾茲曼常數(等 于1.38E-23J/K)， a、 b為常數。設Icrit為對應于擊穿電壓的閾值電流，根據式(1 )可以得到擊穿電壓Vbd
由式(2)表示，
Vbd = S (T /"(WbT2) /a + qOB/ka)2 ( 2 )
將式(2)簡化成式(3), Vbd = S(A + BOB)2 (3) 其中，A= T/"(Icrit/bT2)/a, B=q/ka。
從式(3)可以看到，擊穿電壓Vbd為金屬線間距S的一次函數，為導通 勢壘。B的二次函數。因此，在同一芯片上，界面性質相同，梳狀測試電路的 擊穿電壓隨金屬線間距的加寬而線性增加。
步驟S34，從各個芯片的梳狀測試電路的擊穿電壓隨金屬線間距變化的趨 勢，分析導致晶圓的擊穿電壓分布不均勻的原因。
當不同芯片的相應的梳狀測試電路的擊穿電壓不同時，說明晶圓的層間 介質的擊穿電壓有分布不均勻的情況若不同芯片的梳狀測試電路的擊穿電 壓隨金屬線間距的加寬而增加的速度不同，說明擊穿電壓分布不均勻主要是 因為層間介質層的界面性質的差異而引起；若不同芯片的梳狀測試電路的擊 穿電壓隨金屬線間距的加寬而增加的速度相同，說明擊穿電壓分布不均勻主 要是因為芯片的CD分布不均勻而引起的。根據分析結果，就可以對相應的工 藝流程進行改進，以提高芯片的成品率和可靠性。
為了便于分析，可以將測量所得的擊穿電壓與對應的金屬線間距映射到 以金屬線間距為橫軸、擊穿電壓為縱軸的坐標系中，即如圖6所示。下面結 合圖4和5,并以圖6所示的梳狀測試電路的擊穿電壓隨金屬線間距變化的趨 勢的曲線圖來對上述步驟S34的分析進行詳細的說明。
請結合參考圖4、圖5和圖6,才艮據測量所得的芯片51的第一梳狀測試 電路41 (金屬線間距SI )的擊穿電壓Vbdll、第二梳狀測試電路42 (金屬線 間距S2)的擊穿電壓Vbdu、第三梳狀測試電路43 (金屬線間距S3)的擊穿
10電壓Vbdl3和第四梳狀測試電路44 (金屬線間距S4 )的擊穿電壓Vbdl4，得到 芯片51的梳狀測試電路的擊穿電壓隨金屬線間距變化的趨勢曲線61，其是一 條直線，說明芯片51的梳狀測試電路的擊穿電壓隨金屬線間距的加寬而線性 增加；同樣地，芯片52的梳狀測試電路的擊穿電壓隨金屬線間距變化的趨勢 曲線62、芯片53的梳狀測試電路的擊穿電壓隨金屬線間距變化的趨勢曲線 63也都是直線。
直線61、 62、 63沒有重合，也就是說，芯片51、 52、 53中相應的梳狀 測試電路的擊穿電壓不同，即擊穿電壓Vbdu、 Vbd2jp Vb咖互不相同，擊穿電
壓Vb犯、Vbd22和Vbd32互不相同；擊穿電壓Vb犯、Vbd23和Vbd33互不相同；擊
穿電壓VbdM、 Vbd24和Vbd34互不相同，說明芯片51、 52、 53的層間介質的擊 穿電壓存在分布不均勻的問題。根據直線61、 62、 63可以進一步分析導致擊 穿電壓分布不均勻的原因。
直線61、 62的斜率(sl叩e)不同，也就是說，芯片51、 52的梳狀測試 電路的擊穿電壓隨金屬線間距的加寬而增加的速度不同，說明擊穿電壓分布 不均勻主要是因為芯片51、 52的層間介質層的界面性質的差異而引起。從式 (3)可以得知，直線61、 62的斜率為(A + B①b)2，界面性質越好，導通勢壘 (Db就越大，斜率就越大。圖6所示的直線62的斜率明顯大于直線61的斜率， 也就是芯片52的梳狀測試電路的擊穿電壓隨金屬線間距的加寬而增加的速度 明顯快于芯片51的梳狀測試電路的擊穿電壓隨金屬線間距的加寬而增加的速 度，因此，芯片52的界面性質要優(yōu)于芯片51的界面性質。
直線61、 63的斜率相同，是兩條平行的直線，也就是說，芯片51、 53 的梳狀測試電路的擊穿電壓隨金屬線間距的加寬而增加的速度相同，說明擊 穿電壓分布不均勻主要是因為芯片51、 53的CD分布不均勻而引起的。這個 結論可以從下面的推導中得到對式(3)的兩邊取省支分，可以得到式(4)， △Vbd = (A + B (DB)2 AS + S (2B(A + B Ob))A <DB ( 4 )其中，AVbd為擊穿電壓的差，AS為金屬線間距的差。若兩條直線的斜率相同， 說明導通勢壘OB相同，芯片的層間介質層的界面性質沒有差異，AOB為O, 因此，擊穿電壓的差AVbd由式(5)表示，
△Vbd = (A+B(DB)2AS (5) 擊穿電壓的差AVbd與金屬線間距的差AS有關。
由于蝕刻或光刻等工藝的控制缺陷會導致CD的分布不均勻，因而使得實 際的芯片中相應的梳狀測試電路的金屬線間距產生了差異，例如使得芯片51 的第一梳狀測試電路41的實際金屬線間距與芯片53的第一梳狀測試電路41 的實際金屬線間距的差、芯片51的第二梳狀測試電路42的實際金屬線間距 與芯片53的第二梳狀測試電路42的實際金屬線間距的差、芯片51的第三梳 狀測試電路43的實際金屬線間距與芯片53的第三梳狀測試電路43的實際金 屬線間距的差、芯片51的第四梳狀測試電路44的實際金屬線間距與芯片53 的第一梳狀測試電路44的實際金屬線間距的差都為AS,因此，擊穿電壓Vbdu
與Vb咖的差、擊穿電壓Vbd!2與Vbd32的差、擊穿電壓Vbd,3與Vbd33的差、擊
穿電壓Vbdw與Vbd34的差AVbd為一個非零的常數，即如圖6所示的兩條平行 直線61、 63之間的距離。
需要說明的是，在實際應用中，如果兩條直線的斜率近似相等，即芯片 的梳狀測試電路的擊穿電壓隨金屬線間距的加寬而增加的速度幾乎是相等的。
本發(fā)明實施例還提供一種包括擊穿電壓的測試結構的晶圓，用于分析導 致晶圓的層間介質的擊穿電壓分布不均勻的原因，所述的擊穿電壓的測試結 構形成于晶圓的各個芯片上，所述測試結構包括至少兩個金屬互連線的梳狀 測試電路，其中，每個梳狀測試電路中的金屬線間距相等，各個梳狀測試電 路的金屬線間距互不相等，所述金屬線間距為梳狀測試電路中任意兩條相鄰金屬線間的距離。所述芯片包括形成有集成電路的主線路區(qū)域和預留給切割 器分割芯片所需的分割區(qū)域(即晶圓的切割道)，通常，所述測試結構形成于 各個芯片的分割區(qū)域，用于模擬該芯片的主線路區(qū)域的集成電路的性能。另 外，所述測試結構也可以形成于空白晶圓的各個芯片的主線路區(qū)域或分割區(qū) 域，即所述晶圓僅用于測試晶圓的擊穿電壓分布是否均勻，并在分布不均勻 時分析導致擊穿電壓分布不均勻的原因。測試結構如圖4所示，并在上述實 施例中已有詳細的說明，在此不予重復。
綜上所述，上述技術方案提供了一種擊穿電壓的測試結構，其增加了具 有不同金屬線間距的梳狀測試電路，通過測量每個梳狀測試電路的擊穿電壓， 由此可以得到梳狀測試電路的擊穿電壓隨金屬線間距變化的趨勢，比較各個 芯片的梳狀測試電路的擊穿電壓隨金屬線間距變化的趨勢，就可以分析出導 致晶圓的層間介質的擊穿電壓分布不均勻的原因。所述測試結構具有簡單且 易于實現的優(yōu)點，并且，應用所述測試結構可以快速地分析出導致擊穿電壓 分布不均勻的原因。
本發(fā)明雖然以較佳實施例公開如上，但其并不是用來限定本發(fā)明，任何 本領域技術人員在不脫離本發(fā)明的精神和范圍內，都可以做出可能的變動和 修改，因此本發(fā)明的保護范圍應當以本發(fā)明權利要求所界定的范圍為準。
1權利要求
1.一種擊穿電壓的測試結構，其特征在于，包括至少兩個金屬互連線的梳狀測試電路，其中，每個梳狀測試電路中的金屬線間距相等，各個梳狀測試電路的金屬線間距互不相等，所述金屬線間距為梳狀測試電路中任意兩條相鄰金屬線間的距離。
2. 根據權利要求1所述的擊穿電壓的測試結構，其特征在于，所述金屬互 連線的梳狀測試電路的金屬線間距按照梳狀測試電路的排列順序線性遞增。
3. 根據權利要求1所述的擊穿電壓的測試結構，其特征在于，所述測試結 構形成于芯片的分割區(qū)域。
4. 一種應用權利要求l、 2或3所述的測試結構的分析方法，其特征在于， 包括測量形成于晶圓上的各個芯片的測試結構的每個梳狀測試電路的擊穿電壓；根據測量所得的每個梳狀測試電路的擊穿電壓以及對應的梳狀測試電路 的金屬線間距，獲取各個芯片的梳狀測試電路的擊穿電壓隨金屬線間距變化 的趨勢；從各個芯片的梳狀測試電路的擊穿電壓隨金屬線間距變化的趨勢，分析 導致晶圓的擊穿電壓分布不均勻的原因。
5. 根據權利要求4所述的分析方法，其特征在于，所述分析導致晶圓的擊 穿電壓分布不均勻的原因包括若不同芯片的梳狀測試電路的擊穿電壓隨金屬線間距的加寬而增加的速 度不同，說明擊穿電壓分布不均勻主要是因為層間介質層的界面性質的差異 而引起；若不同芯片的梳狀測試電路的擊穿電壓隨金屬線間距的加寬而增加的速 度相同，說明擊穿電壓分布不均勻主要是因為關鍵尺寸分布不均勻而引起的。
6. 根據權利要求4所述的分析方法，其特征在于，所迷測量梳狀測試電路的擊穿電壓包括在才危狀測試電路的兩端施加測試電壓，并同時測量線^各間的 漏電流，逐步增加測試電壓直至漏電流上升至預定的閾值電流。
7. 根據權利要求4所述的分析方法，其特征在于，所述獲取芯片的梳狀測試電路的擊穿電壓隨金屬線間距變化的趨勢是用坐標系的直線表示擊穿電壓 隨金屬線間距變化的線性關系。
8. —種晶圓，其特征在于，包括權利要求1或2所述的擊穿電壓的測試 結構，所述測試結構形成于晶圓的各個芯片上。
9. 根據權利要求8所述的晶圓，其特征在于，所述測試結構形成于晶圓的 各個芯片的主線路區(qū)域或分割區(qū)域。
全文摘要
一種擊穿電壓的測試結構、應用該測試結構的分析方法和晶圓。所述測試結構包括至少兩個金屬互連線的梳狀測試電路，其中，每個梳狀測試電路中的金屬線間距相等，各個梳狀測試電路的金屬線間距互不相等，所述金屬線間距為梳狀測試電路中任意兩條相鄰金屬線間的距離。所述分析方法包括測量形成于晶圓上的各個芯片的測試結構的每個梳狀測試電路的擊穿電壓；獲取各個芯片的梳狀測試電路的擊穿電壓隨金屬線間距變化的趨勢；從各個芯片的梳狀測試電路的擊穿電壓隨金屬線間距變化的趨勢，分析導致晶圓的擊穿電壓分布不均勻的原因。應用本發(fā)明可以快速地分析出導致晶圓的層間介質的擊穿電壓分布不均勻的原因。
文檔編號H01L21/66GK101577265SQ20081010590
公開日2009年11月11日 申請日期2008年5月5日 優(yōu)先權日2008年5月5日
發(fā)明者吳永堅, 甘正浩 申請人:中芯國際集成電路制造(北京)有限公司