專利名稱：圖像顯示系統(tǒng)及其制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種顯示裝置，特別是涉及一種低溫多晶硅薄膜晶體管液 晶顯示裝置及其制作方法。
背景技術(shù)：
一般而言，薄膜晶體管(thin film transistor; TFT)可以分為非晶硅 (amorphous)薄膜晶體管及多晶硅(polysilcion)薄膜晶體管。多晶硅薄膜晶體 管使用低溫多晶硅(low-temperaturepolysilicon; LTPS)技術(shù)制作，且與非晶硅 (a-Si)技術(shù)所制作的非晶硅薄膜晶體管十分地不同。低溫多晶硅(LTPS)晶體 管具有較大的電子遷移率(electron mobility)(>20 cm2/Vsec),因此，LTPS晶 體管具有相對優(yōu)選的尺寸、較大的開孔率(aperture ratio)及較低的功率消耗 (power rating)。此外，低溫多晶硅工藝可在同 一基板同時(shí)制作驅(qū)動(dòng)電路及薄 膜晶體管，使得可以增加顯示面板的可靠性(reliability)，及降低顯示面板的 制作成本。然而，傳統(tǒng)的低溫多晶硅驅(qū)動(dòng)電路及薄膜晶體管的制作，需要8道或9 道光掩模，使得需花費(fèi)較高的制作成本。此外，較多的光掩模數(shù)也導(dǎo)致較 長的制作時(shí)間及較低的制作良率。因此，還需一種具有較少光掩模數(shù)的低溫多晶硅工藝，以降低制作成本。發(fā)明內(nèi)容有鑒于此，本發(fā)明一實(shí)施例提供一種圖像顯示系統(tǒng)，包括低溫多晶 硅(low-temperature polysilicon; LTPS)驅(qū)動(dòng)電路及薄膜晶體管(thin film transistor; TFT)。此驅(qū)動(dòng)電路及薄膜晶體管，包括基板；有源層，形成于 該基板上；柵極絕緣層，覆蓋該第一有源層；介電層，位于該柵極絕緣層 上，且該介電層具有延伸部；以及柵極電極，形成于該介電層上，且暴露 該延伸部；包括有上下電極的儲存電容，形成于基板上；接觸孔，形成于
柵極絕緣層之中，且此接觸孔暴露下電極與有源層鄰接的區(qū)域。上述圖像 顯示系統(tǒng)，還包括多個(gè)導(dǎo)線及像素電極，其中導(dǎo)線是電性連接驅(qū)動(dòng)電路與 薄膜晶體管，且此像素電極形成于基板上，以電性連接薄膜晶體管。上述介電層的延伸部可降低薄膜晶體管的關(guān)閉電流(Ioff)。本發(fā)明另 一 實(shí)施例提供一種圖像顯示系統(tǒng)的制作方法，包括提供低溫 多晶硅驅(qū)動(dòng)電路及薄膜晶體管。此低溫多晶硅驅(qū)動(dòng)電路及薄膜晶體管的制作方法，包括提供基板；形成第一有源層及第二有源層于該基板上；進(jìn) 行P+摻雜工藝，以形成源/漏極區(qū)域于該第二有源層之中；形成具有延伸部 的介電層于該第一有源層上方；分別形成第一柵極電極及第二柵極電極于 該第一有源層與該第二有源層上方；以及進(jìn)行N+摻雜工藝，以同時(shí)形成輕 摻雜源/漏極區(qū)域及源/漏極區(qū)域于該第 一 有源層之中。上述圖像顯示系統(tǒng)的 制作方法，還包括形成多個(gè)導(dǎo)線于該基板上，以電性連接該驅(qū)動(dòng)電路與該 薄膜晶體管；以及形成像素電極于該基板上，且電性連接該薄膜晶體管。 上述形成具有延伸部的介電層與第一及第二柵極電極的方式，包括沉積介 電層及金屬層，接著，圖案化金屬層，以同時(shí)形成第一、第二柵極電極及 具有延伸部的介電層。由于上述介電層的延伸部可與柵極電極同時(shí)形成，而不需額外使用光 掩模，因此，可減少工藝的光掩模數(shù)。再者，上述柵極電極以及介電層的 延伸部可作為掩模，使得可全面性地進(jìn)行N+摻雜工藝，而不需要額外的光 掩模，且可于一次摻雜步驟同時(shí)形成輕摻雜源/漏極區(qū)域及源/漏極區(qū)域。據(jù) 此，本發(fā)明實(shí)施例的圖像顯示系統(tǒng)的制作方法，可減少光掩模數(shù)，進(jìn)而降 低制作成本。本發(fā)明又一 實(shí)施例提供一種圖像顯示系統(tǒng)的制作方法，包括提供低溫 多晶硅驅(qū)動(dòng)電路及薄膜晶體管。此低溫多晶硅驅(qū)動(dòng)電路及薄膜晶體管的制 作方法，包括提供基板；形成第一有源層及第二有源層于該基板上；形 成具有延伸部的介電層于該第一有源層上方；分別形成第一柵極電極及第 二柵極電極于該第一有源層與該第二有源層上方；以及進(jìn)行N+摻雜工藝， 以同時(shí)形成輕摻雜源/漏極區(qū)域及源/漏極區(qū)域于該第 一有源層之中；進(jìn)行P+ 摻雜工藝，以形成源/漏極區(qū)域于該第二有源層之中。另外，上述形成具有 延伸部的介電層與第 一及第二柵極電極的方式，包括沉積介電層及金屬層， 接著，圖案化金屬層，以同時(shí)形成第一、第二柵極電極及具有延伸部的介
電層。上述圖像顯示系統(tǒng)的制作方法，還包括形成多個(gè)導(dǎo)線于該基板上，以電性連接該驅(qū)動(dòng)電路與該薄膜晶體管；以及形成像素電極于該基板上，且電性連接該薄膜晶體管。


圖1A-1H顯示本發(fā)明第一實(shí)施例的制作低溫多晶硅驅(qū)動(dòng)電路及薄膜晶 體管的剖面圖；圖2A-2G顯示本發(fā)明第二實(shí)施例的制作低溫多晶硅驅(qū)動(dòng)電路及薄膜晶 體管的剖面圖；圖3顯示本發(fā)明實(shí)施例的制作低溫多晶硅驅(qū)動(dòng)電路及薄膜晶體管的流 程圖；以及圖4顯示一種圖像顯示系統(tǒng)的示意圖，其中此圖像顯示系統(tǒng)是使用包 括本發(fā)明實(shí)施例的低溫多晶硅驅(qū)動(dòng)電路及薄膜晶體管的顯示面板。 主要元件符號說明100~基板；102 緩沖層；104 驅(qū)動(dòng)區(qū)域；106 像素區(qū)域；108 半導(dǎo)體 層；110 摻雜工藝；112 有源層；112a 溝道區(qū)域；114 有源層；114a 溝道 區(qū)域；114b 源/漏極區(qū)域；115 摻雜的半導(dǎo)體層；115a 溝道區(qū)域；116 下 電極；118 圖案化光致抗蝕劑層；120 圖案化光致抗蝕劑層；122 摻雜工 藝；124 柵極絕緣層；125 介電材料層；126 介電層;126a 延伸部；127 介電層；127a 延伸部；128 介電層；128a 延伸部；129 介電層；130~柵 極電極；132 柵極電極；134 柵極電極；136 上電極；138 摻雜工藝；140 輕摻雜源/漏極區(qū)域；142~源/漏極區(qū)域；144~輕摻雜源/漏極區(qū)域；146 源/ 漏極區(qū)域；148 層間介電層；150 保護(hù)層；152a 接觸孔；152b 接觸孔； 152c 4妾觸孔；154a 導(dǎo)線；154b 導(dǎo)線；154c 導(dǎo)線；156 平坦層；158 開 口； 160 像素電極；162 N型金屬氧化物半導(dǎo)體元件；164 P型金屬氧化物 半導(dǎo)體元件；166 薄膜晶體管；168 儲存電容；200~基板；202 緩沖層；204 驅(qū)動(dòng)區(qū)域；206 像素區(qū)域；208 有源層； 208a 溝道區(qū)域；210 有源層；210a 溝道區(qū)域；210b一參雜區(qū)域；212~摻雜 的半導(dǎo)體層；212a 溝道區(qū)域；212b 下電極；214 柵極絕緣層；216~介電 材料；218 柵極電極；220 柵極電極；222 柵極電極；224 上電極；226 介電層；226a 延伸部；228 介電層；228a 延伸部；230 介電層；230a 延
伸部；232 摻雜工藝；234~輕摻雜源/漏極區(qū)域；236 源/漏極區(qū)域；238 輕 摻雜源/漏極區(qū)域；240~源/漏極區(qū)域；242 光致抗蝕劑材料；243 光致抗蝕 劑材料；244 摻雜工藝；246 源/漏極區(qū)域；248 層間介電層；250 保護(hù)層； 252a 接觸孔；252b 接觸孔；252c 接觸孔；254a 導(dǎo)線；254b 導(dǎo)線；254c 導(dǎo)線；256 平坦層；258~開口； 260 像素電極；262 N型金屬氧化物半導(dǎo) 體元件；264 P型金屬氧化物半導(dǎo)體元件；266 薄膜晶體管；268 儲存電容； 300 圖像顯示系統(tǒng)；310 顯示面板；320 控制單元。
具體實(shí)施方式
接下來，將詳細(xì)說明本發(fā)明的具體實(shí)施例及其制作的方法。然而，可用來說明的實(shí)施例，僅是利用本發(fā)明概念的具體實(shí)施方式
的說明，并不限 制本發(fā)明的范圍。本發(fā)明是以低溫多晶硅(LTPS)驅(qū)動(dòng)電路及薄膜晶體管(TFT)的實(shí)施例作 為說明。然而，本發(fā)明的概念當(dāng)然也可以用來制作其它集成電路。圖1A-1H 是顯示根據(jù)本發(fā)明第 一 實(shí)施例的制作一種低溫多晶硅驅(qū)動(dòng)電路及薄膜晶體 管的剖面圖。圖2A-2G是顯示根據(jù)本發(fā)明第二實(shí)施例的制作一種低溫多晶 硅驅(qū)動(dòng)電路的剖面圖。如圖1A所示，提供上方形成有緩沖層(bufferlayer)102的基板100，且 此基板100可以劃分為驅(qū)動(dòng)區(qū)域(driving area) 104及像素區(qū)域(pixel area) 106。 在一實(shí)施例中，上述基板IOO可以是玻璃、塑膠或其它合適的透明基材。接著，形成半導(dǎo)體層(semiconductor layer) 108于基板100上方。在一實(shí) 施例中，形成半導(dǎo)體層108的方式，可以是通過例如化學(xué)氣相沉積(chemical vapor deposition; CVD)法,沉積非晶娃層(amorphous silicon layer)于上述基板 100上方，接著，進(jìn)行準(zhǔn)分子激光退火(excimer laser annealing; ELA)處理， 使得此非晶硅層可結(jié)晶成為多晶硅層(polysilicon layer)。如圖1B所示，圖案化上述半導(dǎo)體層108，接著，進(jìn)行摻雜工藝，以形 成有源層(active layer)112、有源層114及已摻雜的半導(dǎo)體層ll5(doped semiconductor layer)。此外，位于像素區(qū)域106的部分已摻雜半導(dǎo)體層115 也可作為后續(xù)的薄膜晶體管(TFT)的有源層。在一實(shí)施例中，上述摻雜工藝 也可以在圖案化半導(dǎo)體層步驟之前進(jìn)行。
另外，在一實(shí)施例中，也可以在進(jìn)行沉積非晶硅層時(shí)，同時(shí)進(jìn)行摻雜 工藝，然后，再進(jìn)行激光退火非晶硅層，使其轉(zhuǎn)化為多晶硅后，再圖案化此多晶硅層。上述摻雜工藝也可以稱為溝道摻雜工藝(channel doping)。如圖1C所示，進(jìn)行例如是硼離子的P+摻雜工藝122,以形成源/漏極 區(qū)域(source/drain region) 114b于有源層114之中。在 一 實(shí)施例中，涂布光致 抗蝕劑材料于上述基板100上，接著，圖案化此光致抗蝕劑材料，以形成 圖案化光致抗蝕劑層118及120。在驅(qū)動(dòng)區(qū)域104,圖案化光致抗蝕劑層 遮蔽有源層112，而圖案化光致抗蝕劑層120遮蔽部分的有源層114,以暴 露欲摻雜的部分。在像素區(qū)域106，圖案化光致抗蝕劑層118遮蔽部分已摻 雜的半導(dǎo)體層115，以暴露欲摻雜的部分。接著，進(jìn)行摻雜工藝122,以形 成源/漏極區(qū)域114b及溝道區(qū)域114a,且在像素區(qū)域106,形成儲存電容 (storage capacitance)的下電極(low electrode) 116。完成上述4參雜工藝112后， 移除圖案化光致抗蝕劑層118及120。如圖1D所示，依序形成柵極絕緣層(gate insulation layer) 124及介電材 料層125于上述基板100上，且覆蓋上述已制作于基板100上的元件。在 一實(shí)施例中，上述介電材料層125的材料可以是氮化硅(silicon nitride)、氮 氧化硅(siliconoxynitride)或其它合適的氮化材料。而柵極絕緣層124的材料 可以是氧化硅(siliconoxide)。此外，上述介電材料層125的厚度是與后續(xù)的 N+摻雜工藝的注入能量有關(guān)，且優(yōu)選的厚度可以是約400埃(A),但并不以 此為限。在另一實(shí)施例中，也可以先形成柵極絕緣層124、介電材料層125后， 接著，再進(jìn)行P+摻雜工藝，以形成源/漏極區(qū)域114b于有源層114之中。如圖1E所示，接著，分別形成柵極電極(gateelectrode)130、 132及134 及上電極136于介電層126、 127、 128及129上。在一實(shí)施例中，形成例 如是鋁/鉬合金(aluminum/molybdenum alloy)的金屬層于基板100上，接著， 形成圖案化光致抗蝕劑層(未顯示)于上述金屬層上，且進(jìn)行過度蝕刻(over etching)工藝，同時(shí)移除部分金屬層及部分介電材料層。之后，移除圖案化 光致抗蝕劑層，以形成柵極電極130、 132、 234及上電極136，以及介電層 126、 127、 128及129。此外，通過上述對金屬層的過度蝕刻工藝，也可同時(shí)形成分別具有延 伸部(extending portion) 126a、 127a及128a的介電層126、 127及128,而不
需要額外形成掩模的步驟。據(jù)此，也可以減少工藝步驟。在一實(shí)施例中，上述介電層126、 127及128的延伸部126a、 127a及128a的長度d優(yōu)選可 以是介于3000埃(A) 5000埃(A)之間。如圖1F所示，進(jìn)行磷離子的N+摻雜工藝138,以同時(shí)形成輕摻雜源/ 漏極(light doped drain/source; LDD)區(qū)域140 、 144及源/漏極區(qū)域142 、 146。 值得注意的是，由于N+摻雜工藝是在形成柵極電極之后進(jìn)行，使得上述柵 極電極130、 132及134可作為溝道區(qū)域112a、 114a及115a的掩模。此外，上述介電層126及128的延伸部126a及128a也可作為一掩模， 在進(jìn)行N+摻雜工藝時(shí)，可減少穿過延伸部126a及128a的磷離子。因此， 在上方覆蓋有延伸部126a及128a的有源層112及115中的磷離子濃度會小 于未覆蓋有延伸部126a及128a的有源層112及115中的磷離子濃度。據(jù)此， 依據(jù)本發(fā)明第一實(shí)施例的方式，可通過柵極電極及介電層的延伸部作為掩 模，全面性地進(jìn)行N+摻雜工藝，而不需額外形成掩模的步驟，以同時(shí)完成 輕摻雜源/漏極區(qū)域及源/漏極區(qū)域的制作。由于，延伸部126a及128a可作為掩模，因此，輕摻雜源/漏極區(qū)域140 及144的側(cè)邊大體上會分別對齊上述延伸部126a及128a的側(cè)邊。再者，由 于介電層的延伸部可與柵極電極同時(shí)形成，而不需要額外的光掩模，且通 過已形成的延伸部及柵極電極，其可作為掩模，可同時(shí)形成輕摻雜源/漏極 區(qū)域及源/漏極區(qū)域，亦不需光掩模。因此，依據(jù)本發(fā)明第一實(shí)施例所述的 方式，可減少至少兩道光掩模數(shù)。所以，可縮短制作流程及節(jié)省成本。在完成上述步驟后，在驅(qū)動(dòng)區(qū)域104會形成N型金屬氧化物半導(dǎo)體 (metal-oxide semiconductor; MOS)元件162，其由溝道區(qū)域112a、輕摻雜源/ 漏極區(qū)域140、源/漏極區(qū)域142、柵極絕緣層124、介電層126及柵極電極 130所構(gòu)成，以及P型金屬氧化物半導(dǎo)體元件164，其由溝道區(qū)域114a、源 /漏極區(qū)域114b、 4冊極絕緣層124、介電層127及4冊極電極132所構(gòu)成。同 時(shí)，在像素區(qū)域106也會形成薄膜晶體管166，其由溝道區(qū)域115a、輕摻雜 源/漏極區(qū)域144、源/漏極區(qū)域146、柵極絕緣層124、介電層128及柵極電 極134所構(gòu)成，以及儲存電容168。值得一提的是，在上述N+摻雜工藝中，為了可以完全地遮蔽溝道區(qū)域 114a， P型金屬氧化物半導(dǎo)體元件164的柵極電極132的底部寬度L2優(yōu)選 是大于其溝道區(qū)域114a的長度Ll,使得N+摻雜工藝中柵極電極132可完
全地遮蔽溝道區(qū)域114a。為了上述目的，在溝道區(qū)域114a的長度Ll'相似 于溝道區(qū)域112a的長度Ll的實(shí)施例中，可以將P型金屬氧化物半導(dǎo)體元 件164的柵極電極132的底部寬度L2設(shè)計(jì)為大于N型金屬氧化物半導(dǎo)體元 件162的柵極電極130的底部寬度L2，?；蛘?，在柵極電極132的底部寬 度L2相似于柵極電極130的底部寬度L2，的實(shí)施例中，也可以將P型金 屬氧化物半導(dǎo)體元件164的溝道區(qū)域114a的長度Ll設(shè)計(jì)為小于N型金屬 氧化物半導(dǎo)體元件162的溝道區(qū)域112a的長度Ll'。如圖1G所示，依序沉積層間介電層(interlayer dielectric) 148及保護(hù)層 (passivation layer)150于上述基板100上，接著，圖案化層間介電層148及 保護(hù)層150,以形成接觸孔152a、 152b及152c于層間介電層148及保護(hù)層 150之中，且暴露源極/漏極區(qū)域142、 114b及146。在圖1G中，在圖案化層間介電層148及保護(hù)層150后，形成導(dǎo)線154a、 154b及154c于各接觸孔152a、 152b及152c之中，以電性連接源/漏極區(qū)域 142、 114b及146。在一實(shí)施例中，覆蓋例如是鉬/鋁/鉬的金屬堆疊層于基 板100上，接著圖案化此金屬堆疊層，以形成導(dǎo)線154a、 154b及154c，且 電性連接像素區(qū)域106的薄膜晶體管166與驅(qū)動(dòng)區(qū)域104的驅(qū)動(dòng)電路。值得一提的是，在像素區(qū)域106中，儲存電容168的下電極116是摻 雜P型摻雜物，而薄膜晶體管166的源/漏極區(qū)域146是摻雜N型摻雜物， 因此，會衍生PN結(jié)(PN junction)的現(xiàn)象。在一優(yōu)選實(shí)施例中，可將接觸孔 152c設(shè)置于下電極116及源/漏極區(qū)域146的相鄰或鄰接的位置，且將導(dǎo)線 154c填充于接觸孔152c之中，以導(dǎo)出在此所衍生出的電子與空穴。由此， 可避免PN結(jié)現(xiàn)象的發(fā)生。如圖1H所示，形成平坦層156于基板100上，接著，圖案化此平坦層 156，以形成開口 158。之后，形成像素電極(pixel electrode) 160于上述平坦 層上，且經(jīng)由開口 158,電性連接薄膜晶體管166。在一實(shí)施例中，形成例 如是銦錫氧化物(ITO)的透明導(dǎo)電層于基板100，接著，圖案化此透明導(dǎo)電 層，以形成像素電極160。圖1H顯示根據(jù)本發(fā)明的第一實(shí)施例的低溫多晶硅驅(qū)動(dòng)電路及薄膜晶 體管的剖面圖。請參閱圖1H，在驅(qū)動(dòng)區(qū)域104,顯示具有N型及P型的金 屬氧化物半導(dǎo)體元件162及164的互補(bǔ)式金屬氧化物半導(dǎo)體(complementary metal-oxide semiconductor; CMOS)元件驅(qū)動(dòng)電路。上述N型金屬氧化物半導(dǎo)
體元件162包括有源層112、柵極絕緣層124、具有延伸部126a的介電層 126、柵極電極130，其中柵極電極130位于介電層126上，且暴露延伸部 126a。而上述P型金屬氧化物半導(dǎo)體元件164包括具有溝道區(qū)域114、源/ 漏極區(qū)域114a的有源層114、柵極絕緣層124及柵極電極132，其中柵極電 極132的底部寬度大于溝道區(qū)域114的長度。請?jiān)賲㈤唸D1H,在像素區(qū)域106，顯示一薄膜晶體管166及一儲存電 容168。上述薄膜晶體管166包括有源層、柵極絕緣層124、具有延伸部128a 的介電層128、柵極電極134,其中柵極電極134位于介電層126上，且暴 露延伸部128a。上述有源層包括有溝道區(qū)域115a、輕摻雜源/漏極區(qū)域144 及源/漏極區(qū)域146，其中輕摻雜源/漏極區(qū)域114的側(cè)邊大體上分別對齊上 述延伸部128a的側(cè)邊。在圖1H中，導(dǎo)線154a、 154b及154c形成于基板 100上，且電性連接薄膜晶體管166及驅(qū)動(dòng)電路。上述導(dǎo)線154c經(jīng)由接觸 孔同時(shí)接觸儲存電容168的下電極116與源/漏極區(qū)域。再者，像素電極160 電性連接薄膜晶體管166，且對應(yīng)于儲存電容168。值得注意的是，由于介電層的延伸部在摻雜工藝中可作為掩模，且介 電層的延伸部可與柵極電極同時(shí)形成。因此，根據(jù)本發(fā)明第一實(shí)施例的方 式，可減少工藝的光掩模數(shù)，進(jìn)而降低制作成本。此外，上述介電層的延 伸部同時(shí)也可以降低薄膜晶體管的關(guān)閉電流(Ioff)。圖2A-2G顯示根據(jù)本發(fā)明第二實(shí)施例的制作一種低溫多晶硅驅(qū)動(dòng)電路 及薄膜晶體管的剖面圖。相較于第一實(shí)施例，在第二實(shí)施例中，P+摻雜工 藝是在形成柵極電極及N+摻雜工藝之后進(jìn)行。因此，相似元件的材料及形 成方式可以參閱上述第一實(shí)施例的說明，在此并不再贅述。如圖2A所示，提供上方形成有緩沖層202的基板200，且此基板200 劃分為驅(qū)動(dòng)區(qū)域204及像素區(qū)域206。接著，形成有源層208及210，以及 已摻雜的半導(dǎo)體層212于上述基板200上方。如圖2B所示，依序形成柵極絕緣層214、介電材料層216于上述基板 200上方，且覆蓋上述已制作于基板200上的元件。接著，如圖2C所示， 形成柵極電極218、 220及222，以及分別具有延伸部226a、 228a及230a 的介電層226、 228及230于基板200上。相似于第一實(shí)施例，首先，沉積 金屬層于介電材料層215上，接著，形成圖案化光致抗蝕劑材料(未顯示)， 且進(jìn)行過度蝕刻工藝，以同時(shí)形成柵極電極218、 220及222,以及分別具
有延伸部226a、 228a及230a的介電層226、 228及230，而不需額外的掩 模步驟。在一實(shí)施例中，上述延伸部226a、 228a及230a的長度d優(yōu)選可以 是介于3000埃 5000埃之間。此外，通過上述步驟，也會形成儲存電容于 基板200上，且此儲存電容包括有上電極224及下電極212b(如圖2D所示)。 由于，介電層的延伸部可與柵極電極同時(shí)形成，而不需額外的光掩模，因 此，也可以減少工藝光掩模數(shù)，進(jìn)而節(jié)省制作成本。在圖2D中，接著，通過上述柵極電極218、 222及延伸部226a、 230a 所構(gòu)成的掩模，進(jìn)行N+摻雜工藝232，以同時(shí)形成輕摻雜源/漏極區(qū)域234 及源/漏極區(qū)域236,以及輕摻雜源/漏極區(qū)域238及源/漏極區(qū)域240,而不 需額外的掩模步驟。值得注意的是，由于延伸部226a及230a可作為掩模， 因此，上述輕4參雜源/漏極區(qū)域234及238的側(cè)邊是大體上對齊延伸部226a 及230a的側(cè)邊。如圖2E所示，進(jìn)行P+摻雜工藝244，以形成源/漏極區(qū)域246。在一實(shí) 施例中，覆蓋光致抗蝕劑材料，且圖案化此光致抗蝕劑材料，形成圖案化 光致抗蝕劑層242及243,以暴露欲摻雜的部分。接著，進(jìn)行P+摻雜工藝 244，以形成源/漏極區(qū)域246。值得注意的是，由于上述N+摻雜工藝是以 全面性地?fù)诫s，因此，在P+摻雜工藝時(shí)，其摻雜濃度優(yōu)選是大于上述N+ 摻雜工藝時(shí)的摻雜濃度，以將原本為N+的摻雜區(qū)域210b轉(zhuǎn)變?yōu)镻+的源/ 漏才及區(qū)域246。如圖2F所示，接著，依序形成層間介電層248及保護(hù)層250于基板200 上，接著，圖案化上述層間介電層248及保護(hù)層250,以形成接觸孔252a、 252b及252c于層間介電層248及保護(hù)層250之中。形成導(dǎo)線254a、 254b 及254c于基板200上，且分別延伸于上述接觸孔252a、 252b及252c之中， 以電性連接薄膜晶體管266與包括有N型金屬氧化物半導(dǎo)體元件262及P 型金屬氧化物半導(dǎo)體元件264的互補(bǔ)式金屬氧化物半導(dǎo)體元件驅(qū)動(dòng)電路。 值得一提的是，上述接觸孔252c會暴露源/漏極區(qū)域240與下電極212b鄰 接的區(qū)域，使得后續(xù)形成的導(dǎo)線254c會同時(shí)接觸源/漏極區(qū)域240及下電極 212b。如圖2G所示，形成平坦層(overcoating layer)256于基板200上，接著， 圖案化此平坦層256,以形成開口(opening)258。之后，形成像素電極260 對應(yīng)于儲存電容268，且電性連接薄膜晶體管266。
圖2G顯示根據(jù)本發(fā)明第二實(shí)施例的低溫多晶硅驅(qū)動(dòng)電路及薄膜晶體 管的剖面圖。請參閱圖2G,在驅(qū)動(dòng)區(qū)域204，顯示具有N型金屬氧化物半 導(dǎo)體元件262及P型金屬氧化物半導(dǎo)體元件264的互補(bǔ)式金屬氧化物半導(dǎo) 體元件驅(qū)動(dòng)電路。上述N型金屬氧化物半導(dǎo)體元件262包括有源層208、 柵極絕緣層214、具有延伸部226a的介電層226、柵極電極218,其中柵極 電極218位于介電層226上，且暴露延伸部226a。而P型金屬氧化物半導(dǎo) 體元件264包括有源層210、柵極絕緣層214及柵極電極220。請?jiān)賲㈤唸D2G，在像素區(qū)域206,顯示一薄膜晶體管266及一儲存電 容268。上述薄膜晶體管266包括具有溝道區(qū)域212a、輕摻雜源/漏極區(qū)域 238及源/漏極區(qū)域240的有源層、柵極絕緣層214、具有延伸部230a的介 電層230及柵極電極222，其中柵極電極222設(shè)置于介電層230上，暴露延 伸部230a，且輕摻雜源/漏極區(qū)域238的側(cè)邊大體上對齊上述延伸部230a 的側(cè)邊。而儲存電容268是位于基板200上，且包括上電極224及下電極 212b。又如圖2G所示，導(dǎo)線254a、 254b及254c形成于基板100上方，且 電性連接薄膜晶體管266及驅(qū)動(dòng)電路。像素電極260對應(yīng)上述儲存電容268， 且電性連接薄膜晶體管266。值得一提的是，在像素區(qū)域206,導(dǎo)線254c 經(jīng)由接觸孔同時(shí)接觸儲存電容268的下電極212b及薄膜晶體管266的源/ 漏極區(qū)域240。圖3顯示根據(jù)本發(fā)明實(shí)施例的制作低溫多晶硅驅(qū)動(dòng)電路及薄膜晶體管 的流程圖。在圖3中，提供基板，且形成有源層于基板上(光掩模1),如步 驟S5及S10所示。接著，進(jìn)行局部性地P+摻雜工藝(光掩模2)，以形成P 型金屬氧化物半導(dǎo)體元件的源/漏極區(qū)域，如步驟S15所示。形成柵極電極 于基板上(光掩模3),如步驟S20所示。全面性地進(jìn)行N+摻雜工藝(不需光 掩模)，以同時(shí)形成N型金屬氧化物半導(dǎo)體元件及薄膜晶體管的輕摻雜源/ 漏極區(qū)域及源/漏極區(qū)域，如步驟S25所示。沉積保護(hù)層于基板上，且圖案 化此保護(hù)層，以形成多個(gè)接觸孔(光掩模4)，如步驟S30所示。形成多個(gè)導(dǎo) 線于基板上(光掩模5)，以電性連接驅(qū)動(dòng)電路及薄膜晶體管，如步驟S35所 示。覆蓋平坦層于基板上，且圖案化此平坦層(光掩模6)，以形成開口，如 步驟S40所示。之后，形成像素電極(光掩模7)，電性連接薄膜晶體管，如 步驟S45所示。由于，在N+摻雜工藝時(shí)，可同時(shí)制作輕摻雜源/漏極區(qū)域及源/漏極區(qū)
域，而不需要額外形成掩模。因此，可減少工藝所需的光掩模數(shù)，進(jìn)而降低工藝成本。此外，在圖3中，步驟S15也可以在步驟S20及S25之后進(jìn) 行，如第二實(shí)施例所揭示。由此可知，根據(jù)本發(fā)明實(shí)施例揭示的方式，僅 需7道光掩模，即可制作低溫多晶硅的驅(qū)動(dòng)電路及薄膜晶體管。第4圖顯示一種圖像顯示系統(tǒng)300的示意圖，其中此圖像顯示系統(tǒng)300 是使用包括本發(fā)明的低溫多晶硅驅(qū)動(dòng)電路及薄膜晶體管的顯示面板310 ，且 此顯示面板310可以是電子裝置的一部分構(gòu)件。如圖4所示，上述圖像顯 示系統(tǒng)300包括顯示面板310及一與之耦接的控制單元320，以傳輸信號至 顯示面板310,使得控制顯示面板顯示圖像。上述圖像顯示系統(tǒng)300可以是 移動(dòng)電話(mobile phone)、數(shù)字相才幾(digital camera)、個(gè)人數(shù)碼助理(personal digital assistant; PDA)、筆^己本電月鹵(notebook computer)、桌上型電月鹵(desktop computer)、電視、車用顯示器、全球定位系統(tǒng)(GPS)、航空用顯示器或便攜 式數(shù)字多功能光碟播放機(jī)等的電子裝置。雖然本發(fā)明已以優(yōu)選實(shí)施例揭露如上，但并非用以限定本發(fā)明，任何 本領(lǐng)域的技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，可以進(jìn)行更改和修 飾，因此本發(fā)明的保護(hù)范圍應(yīng)以權(quán)利要求所界定為準(zhǔn)。
權(quán)利要求
1. 一種圖像顯示系統(tǒng)，包括低溫多晶硅驅(qū)動(dòng)電路及薄膜晶體管，包括基板；第一有源層，形成于該基板上；柵極絕緣層，覆蓋該第一有源層；第一介電層，位于該柵極絕緣層上，且該介電層具有延伸部；以及第一柵極電極，形成于該介電層上，且暴露該延伸部；儲存電容，形成于該基板上，且該儲存電容包括上電極及下電極；接觸孔，形成于該柵極絕緣層之中，且該接觸孔暴露該下電極鄰接該第一有源層的區(qū)域；多個(gè)導(dǎo)線，形成于該基板上方，且電性連接驅(qū)動(dòng)電路及該薄膜晶體管；以及像素電極，電性連接該薄膜晶體管。
2. 如權(quán)利要求1所述的圖像顯示系統(tǒng)，其中該第一有源層，包括 第一溝道區(qū)域，對應(yīng)于第一柵極電極； 第一輕摻雜源/漏極區(qū)域，鄰接該第一溝道區(qū)域；以及第 一源/漏極區(qū)域，鄰接該第一輕摻雜源/漏極區(qū)域。
3. 如權(quán)利要求2所述的圖像顯示系統(tǒng)，其中該驅(qū)動(dòng)電路，還包括 第二有源層，形成于該基板上，且該第二有源層具有第二溝道區(qū)域及鄰接該第二溝道區(qū)域的源/漏極區(qū)域；第二介電層，形成于該柵極絕緣層上；以及第二柵極電極，形成于該第二介電層上，且對應(yīng)該第二溝道區(qū)域。
4. 如權(quán)利要求3所述的圖像顯示系統(tǒng)，其中該第二柵極電極的底部寬度 大于該第二溝道區(qū)域的長度，且該第二溝道區(qū)域的長度小于該第一溝道區(qū) 域的長度。
5. 如權(quán)利要求3所述的圖像顯示系統(tǒng)，其中該第二柵極電極的底部寬度 大于該第二溝道區(qū)域的長度，且該第二柵極電極的底部寬度大于該第一柵 極電極的底部寬度。
6. 如權(quán)利要求1所述的圖像顯示系統(tǒng)，還包括顯示面板，包括該低溫多晶硅驅(qū)動(dòng)電路及薄膜晶體管；以及控制單元，耦接該顯示面板，以控制該顯示面板。
7. 如權(quán)利要求6所述的圖像顯示系統(tǒng)，其中該圖像顯示系統(tǒng)包括使用該 顯示面板的電子裝置，且該電子裝置包括移動(dòng)電話、數(shù)字相機(jī)、個(gè)人數(shù)碼 助理、筆記本電腦、桌上型電腦、電視、車用顯示器、全球定位系統(tǒng)、航 空用顯示器或便攜式數(shù)字多功能光碟播放機(jī)。
8. —種圖像顯示系統(tǒng)的制作方法，包括 制作低溫多晶硅的驅(qū)動(dòng)電路及薄膜晶體管，包括提供基板；形成第 一 有源層及第二有源層于該基板上； 沉積介電材料層于該基板上方； 沉積金屬層于該介電材料層上；圖案化該金屬層，以分別形成第一柵極電極及第二柵極電極于該第 一有源層與該第二有源層上方，且同時(shí)形成具有延伸部的介電層于該第一 柵極與該第一有源層之間；以及進(jìn)行第一"^參雜工藝，以同時(shí)形成輕4參雜源/漏極區(qū)域及第 一 源/漏極區(qū) 域于該第一有源層之中；形成多個(gè)導(dǎo)線于該基板上，以電性連接該驅(qū)動(dòng)電路與該薄膜晶體管；以及形成像素電極于該基板上，且電性連接該薄膜晶體管。
9. 如權(quán)利要求8所述的圖像顯示系統(tǒng)的制作方法，其中圖案化該金屬 層，包括形成圖案化光致抗蝕劑層于部分該金屬層上；以及 進(jìn)行過度蝕刻步驟，移除部分該金屬層及部分該介電材料層，以形成 該第一、第二柵極電極及具有該延伸部的該介電層；以及 移除該圖案化光致抗蝕劑層。
10. 如權(quán)利要求8所述的圖像顯示系統(tǒng)的制作方法，在形成該金屬層之 前,還包括二形成光致抗蝕劑材料于該基板上；圖案化該光致抗蝕劑材料，以暴露部分該第二有源層；進(jìn)行第二摻雜工藝，以形成溝道區(qū)域及第二源/漏極區(qū)域，其中該溝道 區(qū)域的長度小于該第二柵極電極的底部寬度；以及 移除該光致抗蝕劑材料。
11. 如權(quán)利要求8所述的圖像顯示系統(tǒng)的制作方法，還包括形成儲存電 容于該基板上，其中該儲存電容包括上電極及下電極。
12. 如權(quán)利要求11所述的圖像顯示系統(tǒng)的制作方法，在形成該多個(gè)導(dǎo)線之前，還包括形成保護(hù)層于該基板上，且覆蓋該驅(qū)動(dòng)電路、該薄膜晶體管及該儲容 電容；以及圖案化該保護(hù)層，以形成接觸孔于該保護(hù)層之中，且該接觸孔暴露該 下電極與該第 一源/漏極鄰接的區(qū)域。
全文摘要
本發(fā)明揭露一種低溫多晶硅驅(qū)動(dòng)電路及薄膜晶體管的制作方法，包括提供基板、形成有源層、形成柵極絕緣層、形成具有延伸部的介電層，以及形成柵極電極。上述柵極電極及介電層的延伸部可同時(shí)形成，且作為掩模，使得可以一次摻雜工藝，同時(shí)形成輕摻雜源/漏極區(qū)域及源/漏極區(qū)域，由此減少工藝光掩模數(shù)，進(jìn)而降低其制作成本。
文檔編號H01L21/70GK101399273SQ20081008458
公開日2009年4月1日 申請日期2008年4月9日 優(yōu)先權(quán)日2007年9月28日
發(fā)明者張曉波, 簡榮皇, 翁光祥, 蔡善宏, 鐘明佑, 陳秀琇, 陳素芬 申請人:統(tǒng)寶光電股份有限公司