專利名稱：具有自對準特征的溝槽柵極fet的制作方法
技術領域：
本發(fā)明總體涉及半導體功率場效應晶體管(FET),且特別涉及 具有自對準特4正(自調(diào)整特征，self aligned feature )的溝槽4冊才及功 率FET (溝槽柵功率FET )。
背景技術：
豎直溝槽棚-極MOSFET由于其優(yōu)異的性能特性而廣泛應用于 功率器件，所述優(yōu)異的性能特性包括高速和低導通電阻，RDS。n。通 過增加溝槽密度可進一步減小Rw這可通過縮小器件的單元間距 (cell ptich)或尺寸而實現(xiàn)，從而使得每平方硅面積能夠形成更多 的MOSFET。單元間距是通過溝槽、源才及以及體區(qū)(body region) 的寬度確定的。
然而，減小單元間距受制造和設計局限性的限制，因為通常無 法使得特征小于光刻工具的分辨率。改變光刻設計是成本昂貴的減 小單元間距的方法。而且，形成源極和重體區(qū)的掩模步驟中的不對 準(失配)公差阻礙了單元間距減小的努力。雖然已經(jīng)披露了用于
13在FET中實現(xiàn)自對準特征的某些技術，但這些技術通常要求更多的 工藝步驟，并增加工藝復雜性，因此不是有成本效益的寺支術。
因此，需要改進的FET及其形成方法。

發(fā)明內(nèi)容
才艮據(jù)本發(fā)明的實施例，場效應晶體管是如下形成的。在第一導 電類型的半導體區(qū)中形成溝槽。形成在每個溝槽中凹入的柵電極。 使用第 一掩模，通過注入摻雜物在半導體區(qū)中形成第二導電類型的 體區(qū)(主體區(qū))。使用第一掩模，通過注入摻雜物在體區(qū)中形成第 一導電類型的源區(qū)(源才及區(qū)，source region )。
在一個實施例中，當注入4參雜物以形成體區(qū)時，第一掩才莫覆蓋 相鄰溝槽之間的半導體區(qū)的頂面(頂表面)，使得大量(主要量， 基本量，substantial amount)的注入4參雜物通過^L有一皮凹入的斗冊電 極覆蓋的上溝槽側(cè)壁進入半導體區(qū)。
在另一個實施例中，使用第一掩模形成溝槽。
在另一個實施例中，在形成溝槽中使用第二掩模。
在另一個實施例中，第一掩模包括光刻膠。
在另一個實施例中，第一掩模包括氧化物、氮化物、以及包含 氮化物和氧化物的復合層中的 一種。
在另一個實施例中，第一掩模在溝槽形成之前形成在半導體區(qū) 的表面上并用來限定溝槽。在另一個實施例中，在形成溝槽之后，第一掩模形成在半導體 區(qū)的表面上。
在另 一個實施例中，體區(qū)的底部邊界具有波狀l侖廓(corrugated profile )。
在另一個實施例中，體區(qū)的底部在溝槽的側(cè)壁處最深而在相鄰 溝槽之間的中點處最淺。
在另一個實施例中，在形成凹入的4冊電才及之前，形成內(nèi)襯每個 溝槽的側(cè)壁和底部的介電層。
在另一個實施例中，在形成凹入的一冊電才及之前，沿每個溝槽的 底部形成厚底部電介質(zhì)，并形成內(nèi)襯每個溝槽的側(cè)壁的柵極介電 層。厚底部電介質(zhì)比柵極介電層更厚。
在另 一個實施例中，在每個溝槽中在柵電極上形成介電材料。 除去第一掩才莫，然后形成與源區(qū)和體區(qū)4妻觸的互連層。
在另一個實施例中，在形成體區(qū)中^f吏用的注入能量在約150 KeV 到約220 KeV的范圍內(nèi)。
根據(jù)本發(fā)明的另 一個實施例，屏蔽的柵極場效應晶體管是如下 形成的。在第一導電類型的半導體區(qū)中形成溝槽。在每個溝槽的底 部形成屏蔽電才及，該屏蔽電才及通過屏蔽電介質(zhì)與半導體區(qū)絕纟彖。在 屏蔽電才及上方形成在每個溝槽中凹入的4冊電4及，4冊電才及與屏蔽電扨^ 絕緣。使用第一掩模，通過注入摻雜物在半導體區(qū)中形成第二導電 類型的體區(qū)。使用第一掩模，通過注入摻雜物在體區(qū)中形成第一導 電類型的源區(qū)。在一個實施例中，當注入摻雜物以形成體區(qū)時，第一掩模覆蓋 相鄰溝槽之間的半導體區(qū)的頂面，使得大量的注入摻雜物通過沒有 被凹入的才冊電極覆蓋的上溝槽側(cè)壁進入半導體區(qū)。
在另一個實施例中，使用第一掩模形成溝槽。
在另一個實施例中，在形成溝槽中使用第二掩模。
在另一個實施例中，第一掩模包括光刻膠。
在另一個實施例中，第一掩模包括氧化物、氮化物、以及包含 氮化物和氧化物的復合層中的 一種。
在另 一個實施例中，第一^務才莫在溝槽形成之前形成在半導體區(qū) 的表面上并用來限定溝槽。
在另 一個實施例中，第一4務才莫在形成溝槽之后形成在半導體區(qū) 的表面上。
在另一個實施例中，體區(qū)的底部邊界具有波狀輪廓。
在另 一個實施例中，體區(qū)的底部在溝沖曹的側(cè)壁處最深而在相鄰 溝槽之間的中點處最淺。
在另一個實施例中，在形成4冊電才及之前，形成內(nèi)4十每個溝槽的 上側(cè)壁并在屏蔽電才及上延伸的棚-才及介電層。柵4及介電層比屏蔽電介 質(zhì)更薄。
在另一個實施例中，在形成4冊電才及之前，在每個溝沖曹中形成在
屏蔽電才及上延"f申的電才及間介電層(inter-electrode dielectric layer),
16且然后形成內(nèi)襯每個溝槽的上側(cè)壁的柵極介電層。柵極介電層比屏 蔽電介質(zhì)更薄。
在另 一個實施例中，在每個溝槽中在柵電極上形成介電材料。 除去第一掩模，然后形成與源區(qū)和體區(qū)接觸的互連層。
在另一個實施例中，在形成體區(qū)中所用的注入能量在約150KeV 到約220 KeV的范圍內(nèi)。
下面的詳細說明和附圖提供對本發(fā)明特點和優(yōu)點的更好的理解。


圖1示出了利用根據(jù)本發(fā)明實施例的工藝技術形成的溝槽柵極 MOSFET的片黃截面圖2A-2J是才艮據(jù)本發(fā)明一個實施例的用于形成溝槽4冊才及 MOSFET的工藝的不同階段的簡化橫截面圖3A-3K是根據(jù)本發(fā)明另一個實施例的用于形成溝槽柵極 MOSFET的工藝的不同階段的簡化橫截面圖4A和4B示出了才艮據(jù)本發(fā)明示例性實施例的功率MOSFET 的電氣性能的模擬結(jié)果；
圖5A-5J是根據(jù)本發(fā)明一個實施例的用于形成屏蔽柵極 MOSFET的工藝的不同階段的筒化橫截面圖；以及
圖6A-6K是4艮據(jù)本發(fā)明另一個實施例的用于形成溝槽沖冊極 MOSFET的工藝的不同階段的筒化橫截面圖。
具體實施例方式
根據(jù)本發(fā)明的實施例，使用其中工藝步驟和掩模步驟比傳統(tǒng)工 藝明顯更少的制造工藝形成了使得能夠顯著減小導通電阻的具有
自對準特征的溝槽沖冊才及FET和屏蔽4冊極FET,導致制造成本降低。 在一個實施例中，使用同一掩模來形成柵極溝槽、體區(qū)、以及源區(qū)， 因此形成高度自對準的晶體管。自對準的源區(qū)和體區(qū)以及體區(qū)中獨 特的摻雜物分布(profile)使得與傳統(tǒng)的溝槽柵極和屏蔽柵極FET 相比溝道長度能夠顯著減小，且因此晶體管導通電阻顯著減小。晶 體管導通電阻的顯著減小進而使得能夠減小對應于相同電流電量
(current capacity)的柵4及至源4及的電容Cgs和4冊才及至漏4及的電容 Cgd。體區(qū)中獨特的4參雜物分布導致固有地形成重體區(qū)(heavy body region),并因此消除用于形成重體區(qū)的掩模和工藝步驟。下面描述 才艮據(jù)本發(fā)明實施例的用于形成具有這些和其他改進特征的溝槽才冊 才及和屏蔽4冊才及FET的方法。
圖1示出了利用根據(jù)本發(fā)明實施例的工藝技術形成的p溝道溝 槽柵極MOSFET的橫截面圖。延伸到p型漂移區(qū)102的溝槽110 包括內(nèi)襯溝槽側(cè)壁和底部的介電層112 (例如，片冊才及氧化物)以及 凹入的柵電極114 (例如，包括摻雜的多晶硅)。介電層116填充每 個溝槽110的在4冊電才及114之上的部分。N型體區(qū)107延伸到相鄰 溝槽110之間的石圭區(qū)102中并形成體漂移結(jié)(body-drift junction) 107,體漂移結(jié)107/人臺區(qū)(臺面區(qū)域，mesa region)的中央向溝槽 110 4*形下降(taper down )。 P型源區(qū)108形成在鄰近溝槽110的 體區(qū)104中。
如下面進一步更詳細說明的，形成體區(qū)104的方法導致體區(qū) 104中獨特的4參雜分布。在一個實施例中，體區(qū)104中的纟參雜分布 是高斯分布，其乂人沿體區(qū)104的上部和沿溝槽110的外壁處的4交高 摻雜濃度減小到沿體區(qū)104的下部中央處的較低摻雜濃度。圖1中
18包括有虛線109，以提供體區(qū)104的較高摻雜區(qū)(虛線109上方) 與較低摻雜區(qū)(虛線109下方)之間的粗略輪廓(界限，delineation )。 體區(qū)104中的這種4參雜分布有利地消除形成重體區(qū)的需要，因為體 區(qū)104的上部(即，標記為n+的源區(qū)108之間的虛線109上方的 部分)是高度摻雜的，因此用作重體區(qū)。晶體管的耐久性 (ruggedness)沒有受到不利影響，因為體區(qū)摻雜分布確保了在體 區(qū)104的較高摻雜部分與體漂移結(jié)107之間保持最小間隔。
圖2A-2J是才艮據(jù)本發(fā)明一個實施例的用于形成溝槽沖冊才及 MOSFET的工藝的不同階段的簡化橫截面圖。在圖2A中，在p型 硅區(qū)202上形成硬掩模203。在一個實施例中，娃區(qū)202包括高度 摻雜的p型襯底和在該p型襯底上延伸的輕度摻雜的p型外延層。 在圖2B中，掩模203被圖案化和蝕刻以限定開口 ，通過該開口而 形成溝槽。硬掩模203可包含氧化物、氮化物、氧化物和氮化物的 復合層、或本領域已知的其他類型的材料。在圖2C中，使經(jīng)由掩 才莫203中的開口而暴露的石圭表面凹入以形成溝沖曹210?？梢?吏用4專 統(tǒng)的石圭蝕刻纟支術來〗吏石圭凹入。
可以可選地對硅進行軟蝕刻以除去來自溝槽蝕刻的任何表面 損傷。然后生長犧4生氧化物，隨后進4亍蝕刻(例如， -使用濕蝕刻)， 以準備形成斥冊極介電層。在圖2D中，使用例如傳統(tǒng)的熱氧化來形 成內(nèi)襯溝槽側(cè)壁和底部的柵極介電層212 (例如，包含氧化物)。在 一個實施例中，具有的厚度大于柵極電介質(zhì)的厚底部電介質(zhì)(TBD ) 沿溝沖曹210的底部形成，,人而減小一冊才及至漏才及的電容Cgd。
在圖2E中，使用已知技術形成填充溝槽的導電材料214,如摻 雜多晶硅。在圖2F中，然后使導電材料214凹入到硅臺表面下方， 暴露溝槽210的上側(cè)壁205。凹入的導電材沖牛形成沖冊電才及214。用 于凹入導電材料的蝕刻步驟一定程度上薄化硬掩模203。在傳統(tǒng)的 工藝中，在蝕刻溝槽210之后且在形成4冊電才及214之前，硬j務才莫203#皮完全除去。與此相比，在本實施例中，在形成才冊電才及214之后4呆 持硬掩模203并將其用在隨后形成自對準特征的工藝步驟中。
在圖2G中，才丸4亍體注入(body implant) 211以形成體區(qū)204。 給定適當?shù)淖⑷肽芰亢蛽诫s物濃度，纟參雜物雜質(zhì)主要通過沒有被才冊 電才及204覆蓋的上溝槽側(cè)壁進入硅區(qū)202。掩才莫203基本上阻擋注 入4參雜物211經(jīng)由臺區(qū)頂面進入石圭區(qū)204。類似地，才冊電才及214阻 擋注入摻雜物211沿中部和下部溝槽側(cè)壁進入石圭區(qū)202。如體區(qū)204 內(nèi)的箭頭所示，注入摻雜物211直接進入或散布到上部溝槽側(cè)壁中。 這有矛Ji也導至文具有〉皮習犬纟吉(corrugated junction) 207的體區(qū)204的 形成，也就是，結(jié)207在靠近溝槽側(cè)壁處最深，而在溝槽210之間 的中點處或其附近最淺。與此相比，在傳統(tǒng)的結(jié)構(gòu)中體區(qū)和下面的 石圭層之間的結(jié)基本上是平坦的或平面的。
除了上述的掩模/注入技術，還要仔細選擇注入能量和注入劑量 以獲得體區(qū)204內(nèi)所需的纟參雜分布和波狀結(jié)207。雖然傳統(tǒng)工藝通 常4吏用在約50-100 KeV范圍內(nèi)的體注入能量， <旦在圖2G所描述的 步驟中也可以使用在約150 KeV到約220 KeV范圍內(nèi)的顯著更高的 注入能量。在一個實施例中，發(fā)現(xiàn)約180KeV的體注入能量和約1,55 x 1013cm-2的體注入劑量以提供最優(yōu)性能和物理特性。
更高的注入能量驅(qū)動注入摻雜物進入硅區(qū)202更深。注意的是， 雖然更高的注入能量，但是以其最終形式的體區(qū)204比傳統(tǒng)的體區(qū) 顯著更淺。這是因為消除了傳統(tǒng)工藝中必須的體驅(qū)入(body drive-in )。體驅(qū)入的消除也4吏熱預算和襯底纟參雜物進入上面的漂移 區(qū)中的外擴散兩者最小化。
上述用于形成體區(qū)204的4支術導致體區(qū)中最優(yōu)的纟參雜分布，其 中體纟參雜濃度,人臺表面附近和沿上部和中部溝槽側(cè)壁處的較高濃 度水平減小到體區(qū)的下部中央?yún)^(qū)域中和沿波狀結(jié)207處的較低濃度水平。包括有圖1和2J中的虛線以提供較高濃度區(qū)域(虛線上方)
和較低濃度區(qū)域(虛線下方)的粗略圖示輪廓，但不是用于指示摻
雜濃度的突然改變。體區(qū)中的摻雜分布使波狀結(jié)207與體區(qū)的較高 摻雜區(qū)域之間的間隔最小化，因此確保不會損害器件的穿通 (punch-through )特性。
根據(jù)本發(fā)明的另一個實施例，在形成體區(qū)204中執(zhí)行雙通道傾 殺牛注入(two-pass angled implant )。例長口，摻雜物可以在石更掩才莫203 的每側(cè)/人30-60度傾名牛進入。在又一個實施例中，在體注入之前， 掩模203被部分蝕刻以暴露鄰近溝槽的小臺表面區(qū)，使得某些體注 入摻雜物通過這些暴露的小表面臺區(qū)進入硅區(qū)202。
在圖2H中，沒有除去掩模203,通過執(zhí)行源注入(源極注入， source implant) 213,高度4參雜的p型源區(qū)208形成在鄰近溝槽210 的體區(qū)204中。如在體注入步驟中一樣，源注入4參雜物通過上溝槽 側(cè)壁進入體區(qū)204。在一個實施例中，使用約15KeV的源注入能量 和約5 x 1015cm-2的注入劑量。可以在源注入之后執(zhí)行傳統(tǒng)的快速熱 退火(快速加溫退火)(RTA), 乂人而激活體區(qū)和源區(qū)中的4參雜物。
因為同 一掩才莫203和柵電極214限定了窗口且體注入摻雜物和 源注入纟參雜物兩者經(jīng)由該窗口進入石圭區(qū)202,所以體區(qū)和源區(qū)^皮此 對準。也就是，與現(xiàn)有才支術相比，該4支術在形成體區(qū)和源區(qū)中提供 更高程度的精度和控制以及提供了它們相對彼此的物理特性。這使 得能夠嚴格控制溝道長度，溝道長度是由沿溝槽側(cè)壁的源區(qū)208的 底部與體結(jié)(body junction ) 207最底部分之間的間隔限定的。由于 限定溝道長度的高精度和沿大部分溝道區(qū)的相對高的體纟參雜濃度， 溝道長度可以顯著減小。這進而減小晶體管導通電阻以及柵極至源 極的電容。
21在圖2I中，除去石更掩才莫203，而在圖2J中，4吏用傳統(tǒng)的方法 在每個溝槽中的柵電極214上形成介電層216，如BPSG。使用已 知技術在該結(jié)構(gòu)上形成與源區(qū)208和體區(qū)204接觸的頂側(cè)互連層 218(例如，包含金屬)。根據(jù)傳統(tǒng)的技術執(zhí)行用于完成該結(jié)構(gòu)的其 4也工藝步驟，3口背面金屬形成(back-side metal formation )。
在圖2J中，如上所述具有高4參雜物濃度的體區(qū)204的上部^皮 標記為n+。因為體區(qū)的這一區(qū)域具有足夠高的摻雜濃度，所以其用 作重體區(qū)，因此消除了形成重體區(qū)的需要。通過減少工藝步驟的數(shù) 目并通過消除與重體區(qū)相關聯(lián)的不對準問題而簡化了工藝。因此， 如上所述的工藝和相應的附圖所示，^U吏用 一 個掩4莫來限定和/或形 成所有的柵極溝槽、體區(qū)(和固有地形成在其中的重體區(qū))和源區(qū)， 導致高度自對準的結(jié)構(gòu)，并且通過減少所需掩才莫和加工步驟的數(shù)目 而充分i也簡化了工藝。
圖3A-3K是根據(jù)本發(fā)明另一個實施例的用于形成溝槽柵極 MOSFET的工藝的不同階段的簡化橫截面圖。在該實施例中，代替 4吏用同一掩才莫來形成溝槽、體區(qū)和源區(qū)，在形成溝槽中4吏用一個4務 模，在形成體區(qū)和源區(qū)時使用單獨的掩模。圖3A-3C所示的工藝序 列類似于圖2A-2C所示的工藝序列，不同之處在于，在形成溝槽 310之后才除去硬4務模303。在圖2D中，以與圖2D中的柵極介電 層212類似的方式形成內(nèi)^!"溝槽側(cè)壁和底部并在臺表面上延伸的沖冊 極介電層312。在圖3E和3F中，以與圖2E和2F中凹入的柵電極 214類似、的方式在溝沖曹310中形成凹入的4冊電才及314。
在圖3G中，掩模315形成在硅臺上。掩模315可以包含光刻
月交并可以通過傳統(tǒng)的沉積、圖案4匕、以及蝕刻^支術來形成。在一個 實施例中，掩模315的寬度等于或稍微小于相鄰溝槽之間的臺區(qū)的 寬度以確保在隨后的體注入中大量的注入摻雜物通過上溝槽側(cè)壁 而非通過臺表面而進入石圭區(qū)302。
22在圖3H和31中，以與圖2G和2H中的體區(qū)和源區(qū)類似的方 式，使用同一掩才莫315形成體區(qū)304及其波狀結(jié)307以及源區(qū)308。 因此，掩模315功能類似于前述實施例中的硬掩模203以形成自對 準源區(qū)和體區(qū)以及波狀體漂移結(jié)輪廓。然而，用于形成體區(qū)304的 注入劑量和注入能量取決于光刻膠掩模315的厚度可以不同，以便 形成具有最優(yōu)電氣性能的特征。
在圖3J中，除去掩模315,且使用已知的技術在溝槽中的柵電 極314上形成介電層316，如BPSG。在圖3K中，才艮據(jù)傳統(tǒng)的方法 形成與源區(qū)308和體區(qū)304接觸的頂部互連層318以及該結(jié)構(gòu)的剩 余特征。在圖3K中，類似于圖2J,包括有虛線以提供體區(qū)304中 較高濃度區(qū)域(虛線上方)和較低濃度區(qū)域(虛線下方)的粗略圖 示輪廓，且不是用于指示纟參雜濃度的突然改變。
雖然在圖2A-2J和圖3A-3K所示的實施例中，重體區(qū)是在體形 成工藝過程中固有地形成的，但是在可替換的實施例中，重體注入 是在掩模203 (圖2H)和掩模315 (圖31)除去之后執(zhí)行的，從而 進一步增加沿體區(qū)的上部的摻雜濃度。重體注入劑量不會如此高以 至于4氐:^肖(counter ) 4參雜〉源、區(qū)(dope source region ) 308, 因t匕不需 要掩模。
本發(fā)明的實施例提供了優(yōu)于傳統(tǒng)的溝槽功率FET的幾個優(yōu)點。 通過仔細控制注入能量從而使用上述同 一掩模形成體區(qū)和源區(qū)，可 以獲得自對準特征。才艮據(jù)本發(fā)明實施例的自對準特征^是供了獨特的 優(yōu)點。 一個重要優(yōu)點是源區(qū)的底部和溝槽側(cè)壁處的體漂移結(jié)的準確 對準減小了溝道長度。在4專統(tǒng)的溝沖曹MOSFET中，溝道長度通常 為約0.6pm。與此相比，本發(fā)明的實施例提供了 0.3 pm或更小的溝 道長度。較短的溝道長度減小了器件的導通電阻RDS。n。圖4A和4B示 出了根據(jù)本發(fā)明示例性實施例的功率MOSFET的電氣性能的模擬 結(jié)果。圖4A示出了在-1.5V的柵極電壓下測量的源極和漏極之間 的比電阻Rsp作為閾值電壓的函數(shù)的曲線圖。在圖4A中，針對根 據(jù)本發(fā)明示例性實施例(曲線400 )形成的功率MOSFET和通過傳 統(tǒng)方法(曲線402 )形成的功率MOSFET，《會出又t于不同閾<直電壓 Vth值的才莫擬Rsp ^f直。如曲線400和402所示，本發(fā)明示例性實施 例的Rsp比傳統(tǒng)MOSFET的Rsp ^f氐超過70%。
在圖4B中，針對根據(jù)本發(fā)明示例性實施例(曲線404)形成 的功率MOSFET和通過傳統(tǒng)方法(曲線406 )形成的功率MOSFET， 繪出對于不同柵極至源極的電壓的模擬Rsp值。再一次，示出本發(fā) 明示例性實施例的Rsp比傳統(tǒng)MOSFET的Rsp <氐超過70%。
而且，減小傳統(tǒng)器件中的溝道長度受不同因素限制。例如，當 由于反向偏置的體漂移結(jié)形成的耗盡層深推入到體區(qū)中并接近源 區(qū)時，非常短的溝道長度使得器件易遭穿通。為補償上述效果而增 加溝道長度具有的不期望的結(jié)果是，增加晶體管的導通電阻RDS。n 。 與此相比，在本發(fā)明的實施例中，自對準的源區(qū)和體區(qū)以及沿源區(qū) 周邊(輪廓，contour)的波狀體漂移結(jié)確保了波狀結(jié)與源區(qū)之間的 預定最小間隔得以保持。這種與溝道區(qū)中較高摻雜濃度的結(jié)合可防 止穿通，即4吏對于非常短的溝道長度。
如由本發(fā)明實施例提供的較短的溝道長度還提供其他優(yōu)點，如 減小器件的總電容。例如，通過減小Cgs的柵極至溝道的分量，較 短的溝道長度可減小柵極至源極的電容Cgs。而且，Ros。n的整體減 小也使得能夠利用較少的柵極溝槽獲得相同的電流電量。這可通過 減小柵極至源極和4冊極至漏極的交疊量而減小Cgs和一冊極至漏極的 電容Cgd。由本發(fā)明實施例才是供的其他優(yōu)點包括消除傳統(tǒng)方法中所需要 的許多工藝步驟。例如，如上所述的本發(fā)明的實施例才是供了利用一
個掩才莫形成柵極溝槽、體區(qū)、以及源區(qū)。與此相比，在傳統(tǒng)的工藝 中，對于同一目的需要兩個或三個掩才莫。而且，也消除了傳統(tǒng)工藝 中所需要的用于驅(qū)入體區(qū)的額外的熱步驟，因此與傳統(tǒng)方法相比， 減少了工藝步驟并使所需要的熱預算最小化。
此外，用于形成重體區(qū)的掩^^莫和工藝步驟對于本發(fā)明某些實施 例是不必要的。如上所述，本發(fā)明的實施例消除了形成重體的額外 的步驟，因為體區(qū)的摻雜自然提供了在表面附近具有最高濃度的分 布。因此固有地提供了重體接觸，節(jié)省了額外的硅區(qū)并進一步簡化 了工藝。
至少因為前述原因，除了電氣性能的改進之外，本發(fā)明的實施 例還提供了更簡單和節(jié)省成本的方法，其中為形成充分的自對準特
征容易垂直定標(scaling )。
圖5A-5J是才艮據(jù)本發(fā)明一個實施例的用于形成屏蔽柵才及 MOSFET的工藝的不同階l史的簡4匕4黃截面圖。圖5A-5C所示的工 藝步驟類似于圖2A-2C所示的工藝步驟，不同之處在于，圖5C中 的溝沖曹510比圖2C中的溝槽210延伸4尋更深，以適應在才冊電才及下 方形成屏蔽電^^。在圖5D中，可以-使用傳統(tǒng)才支術或上面引用的申 請中4皮露的多種技術中的任何一種來形成下述(1)內(nèi)襯下溝槽側(cè) 壁和底部的屏蔽介電層532 (例如，包含氧化物)，(2 )溝槽510底 部中的屏蔽電才及534 (例如，包含多晶硅)，(3 )屏蔽電才及534上的 電才及間電介質(zhì)(IED ) 536,以及(4 )內(nèi)襯上溝槽側(cè)壁的一冊才及介電 層512(例如，包含氧化物)。注意的是，屏蔽電介質(zhì)532比柵極電 介質(zhì)512更厚。而且，雖然示出IED 536比柵-才及介電層512更厚， 但在一個實施例中，可以使用與形成一冊極介電層512相同的工藝來 形成IED(即，IED與柵極介電層512厚度相同)。在圖5E中，使用已知的技術在IED 536上形成填充溝槽的導 電材料514,如摻雜的多晶硅。在圖5F中，然后使導電材料514 凹入到石圭臺表面下方，暴露溝槽510的上側(cè)壁505。凹入的導電材 料形成柵電極514。圖5G-5J所示的剩余工藝步驟類似于圖2G-2J 所示的剩余工藝步驟，因此不再說明。類似地，上述結(jié)合圖2A-2J 所示的工藝步駛《的各種注意事項、實施例、特4i以及伊匸點也可應用 到圖5A-5J所示的相應工藝步驟和圖5J所示的最終結(jié)構(gòu)。然而，當 與用于獲得自對準源區(qū)和體區(qū)的技術結(jié)合時，屏蔽斥冊極結(jié)構(gòu)導致具 有優(yōu)異擊穿電壓、導通電阻特性、以及開關特性的MOSFET。
圖6A-6K是才艮據(jù)本發(fā)明又一個實施例的用于形成另一個屏蔽 柵極MOSFET的工藝的不同階,殳的簡^^黃截面圖。在該實施例中， 類似于圖3A-3K所示的實施例，代替使用同一掩模來形成溝槽、體 區(qū)和源區(qū)，在形成溝槽中使用一個掩模，在形成體區(qū)和源區(qū)中使用 單獨的掩才莫。圖6A-6C所示的工藝步驟類似于圖3A-3C所示的工 藝步驟，不同之處在于，圖6C中的溝槽610比圖3C中的溝槽310 延伸得更深，以適應在斥冊電才及下方形成屏蔽電才及。
在圖6D中，如在前面實施例中一才羊，可以4吏用傳統(tǒng)4支術或上 面引用的申請中披露的多種技術中的任何一種來形成下述(1)內(nèi) 襯下溝槽側(cè)壁和底部的屏蔽介電層632 (例如，包含氧化物)，(2) 溝槽610底部中的屏蔽電才及634 (例如，包含多晶石圭)，(3 )屏蔽電 才及634上的電才及間電介質(zhì)(IED) 636,以及(4)內(nèi)一于上溝槽側(cè)壁 的柵極介電層612 (例如，包含氧化物)。注意的是，屏蔽電介質(zhì) 632比才冊才及電介質(zhì)612更厚。而且，雖然示出IED 636比4冊才及介電 層612更厚，但在一個實施例中，可以使用與形成柵極介電層612 相同的工藝來形成IED (即，IED與柵極介電層612厚度相同)。
在圖6E中，使用已知的技術在IED 636上形成填充溝槽的導 電材料614,如摻雜的多晶硅。在圖6F中，然后使導電材料614凹入到石圭臺表面下方，暴露溝沖曹610的上側(cè)壁605。凹入的導電才才 料形成柵電極614。圖6G-6K所示的剩余工藝步驟類似于圖3G-3K 所示的剩余工藝步艱《，因此不再說明。類似地，上述結(jié)合圖3A-3K 所示的工藝步驟的各種注意事項、實施例、特征以及優(yōu)點也可應用 到圖6A-6K所示的相應工藝步驟。與前面實施例一樣，通過將屏蔽 沖冊才及結(jié)構(gòu)與以這里所述方式用于獲得自對準源區(qū)和體區(qū)的才支術相 結(jié)合，獲得了具有優(yōu)異擊穿電壓、導通電阻特性、以及開關特性的 MOSFET。
雖然上面示出并描述了多種特定實施例，^f旦是本發(fā)明的實施例 不限于此。例如，僅通過顛倒各種區(qū)域的導電類型，也可以利用這 里所述的形成p溝道FET的相同的工藝實施例來形成n溝道FET。 作為另 一個實例，上面實施例中的溝槽可以在達到更重摻雜的襯底 之前終止(結(jié)束)，或可以延伸到襯底中并在襯底中終止。作為又 一個實例，在圖2A-2J和圖3A-3K所示的實施例中，厚介電層(比 柵極電介質(zhì)更厚)可以直接在柵電極下面沿每個溝槽的底部形成， 以便進一步減小這些實施例中柵極至漏極的電容。
作為另一個實例，僅通過將p型襯底改變?yōu)閚型襯底，也可以 4吏用這里所述的形成p溝道MOSFET的相同的工藝實施例來形成 溝槽4冊極p溝道IGBT。而且，雖然上面所述的各種實施例是以傳 統(tǒng)的硅執(zhí)行的，但是這些實施例和及其顯而易見的變型也可以以碳 化硅、砷化鎵、氮化鎵、金剛石或其他半導體材料來執(zhí)行。進一步 地，本發(fā)明的一個或多個實施例的特4正可以與本發(fā)明其他實施例的 一個或多個特征結(jié)合而不偏離本發(fā)明的范圍。
因此，本發(fā)明的范圍不應該參照上面的描述而確定，而是應該 參照所附權利要求及其等同物的全部范圍而確定。
2權利要求
1. 一種用于形成溝槽柵極場效應晶體管的方法，包括在第一導電類型的半導體區(qū)中形成溝槽；形成在每個溝槽中凹入的柵電極；使用第一掩模，通過注入摻雜物在所述半導體區(qū)中形成第二導電類型的體區(qū)；以及使用所述第一掩模，通過注入摻雜物在所述體區(qū)中形成第一導電類型的源區(qū)。
2. 根據(jù)權利要求1所述的方法，其中，當注入摻雜物以形成所述 體區(qū)時，所述第一^務才莫覆蓋相鄰溝槽之間的所述半導體區(qū)的頂 面，〗吏纟尋大量的注入纟參雜物通過沒有 一皮所述凹入的 一冊電才及二菱蓋 的上溝槽側(cè)壁進入所述半導體區(qū)。
3. 根據(jù)權利要求1所述的方法，其中，所述溝槽是使用所述第一 掩模形成的。
4. 根據(jù)權利要求1所述的方法，其中，在形成所述溝槽中使用第 二掩模。
5. 根據(jù)權利要求4所述的方法，其中，所述第一掩模包括光刻膠。
6. 根據(jù)權利要求1所述的方法，其中，所述第一掩模包括氧化物、 氮化物、以及包含氮化物和氧化物的復合層中的一種。
7. 根據(jù)權利要求1所述的方法，其中，所述第一掩模在所述溝槽 形成之前形成在所述半導體區(qū)的表面上，并用來限定所述溝 槽。
8. 根據(jù)權利要求1所述的方法，其中，所述第一掩模在形成所述 溝槽之后形成在所述半導體區(qū)的表面上。
9. 根據(jù)權利要求1所述的方法，其中，所述體區(qū)的底部邊界具有 波狀l侖廓。
10. 根據(jù)權利要求1所述的方法，其中，所述體區(qū)的底部在所述溝 沖曹的側(cè)壁處最深，而在相鄰溝才曹之間的中點處最淺。
11. 根據(jù)權利要求1所述的方法，進一步包括在形成所述凹入的4冊電才及之前，形成內(nèi) 一于每個溝槽的側(cè) 壁和底部的介電層。
12. 根據(jù)權利要求1所述的方法，進一步包括在形成所述凹入的4冊電才及之前沿每個溝槽的底部形成厚底部電介質(zhì)；形成內(nèi)襯每個溝槽的側(cè)壁的柵極介電層，所述厚底部 電介質(zhì)比所述柵極介電層更厚。
13. 根據(jù)權利要求1所述的方法，其中，所述形成凹入的柵電極的 步冬聚包4舌使用導電材料填充所述溝槽；以及<吏所述溝槽中的所述導電材沖牛凹入，〗吏得所述溝槽的上 側(cè)壁不一皮所述導電材料 隻蓋。
14. 根據(jù)權利要求1所述的方法，進一步包括除去所述第一掩模；在每個溝槽中在所述柵電極上形成介電材料；以及 形成與所述源區(qū)和所述體區(qū)4妾觸的互連層。
15. 根據(jù)權利要求1所述的方法，其中，在形成所述體區(qū)中使用的 注入能量在約150 KeV到約220 KeV的范圍內(nèi)。
16. 根據(jù)權利要求1所述的方法，其中，所述半導體區(qū)包括珪襯底 和在所述硅襯底上延伸的外延層，且所述溝槽延伸通過所述外 延層并在所述硅襯底中終止。
17. 根據(jù)權利要求1所述的方法，其中，所述半導體區(qū)包括硅襯底 和在所述硅襯底上延伸的外延層，且所述溝槽在所述外延層中 終止。
18. 根據(jù)權利要求1所述的方法，其中，所述半導體區(qū)包括在第二 導電類型的襯底上形成的外延層，從而形成IGBT。
19. 才艮據(jù)片又利要求1所述的方法，其中，所述體區(qū)是使用雙通道傾 4牛注入形成的。
20. 才艮據(jù)4又利要求1所述的方法，其中，所述源區(qū)是使用雙通道傾 凍+注入形成的。
21. —種用于形成場步文應晶體管(FET)的方法，包括在第一導電類型的半導體區(qū)上形成掩模，所述掩模具有 經(jīng)由其暴露所述半導體區(qū)的開口 ；經(jīng)由所述掩模開口通過使所述半導體區(qū)凹入而形成在所述半導體區(qū)中延伸的溝槽；形成內(nèi)襯每個溝槽的側(cè)壁的柵極介電層； 形成在每個溝槽中凹入的柵電極；使用第一掩模，通過注入摻雜物在所述半導體區(qū)中形成 第二導電類型的體區(qū)，所述第 一掩模覆蓋相鄰溝槽之間的所述 半導體區(qū)的頂面，佳:得大量的注入4參雜物通過沒有^皮所述凹入 的才冊電極覆蓋的上溝槽側(cè)壁而進入所述半導體區(qū)；以及使用所述第一掩模，通過注入摻雜物在所述體區(qū)中形成 第一導電類型的源區(qū)。
22. 根據(jù)權利要求21所述的方法，其中，所述掩模包括氧化物、 氮化物、以及包含氮化物和氧化物的復合層中的一種。
23. 根據(jù)權利要求21所述的方法，其中，所述體區(qū)的底部邊界具 有波狀4侖廓。
24. 根據(jù)權利要求21所述的方法，其中，所述體區(qū)的底部在所述 溝槽的側(cè)壁處最深，而在相鄰溝槽之間的中點處最淺。
25. 根據(jù)權利要求21所述的方法，進一步包括在形成所述一冊才及介電層之前，沿每個溝4曹的底部形成厚 底部電介質(zhì)，所述厚底部電介質(zhì)比所述柵極介電層更厚。
26. 才艮據(jù)權利要求21所述的方法，其中，所述形成凹入的柵電極 的步驟包4舌使用導電材料填充所述溝槽；以及使所述溝槽中的所述導電材料凹入，使得所述溝槽的上 側(cè)壁不被所述導電材料覆蓋。
27. 才艮據(jù)權利要求21所述的方法，進一步包括除去所述掩模；在每個溝槽中在所述柵電極上形成介電材料；以及 形成與所述源區(qū)和所述體區(qū)4妾觸的互連層。
28. 4艮據(jù)^^利要求21所述的方法，其中，在形成所述體區(qū)中4吏用 的注入能量在約150 KeV到約220 KeV的范圍內(nèi)。
29. 根據(jù)權利要求21所述的方法，其中，所述半導體區(qū)包括硅襯 底和在所述硅襯底上延伸的外延層，且所述溝槽延伸通過所述 外延層并在所述石圭4十底中鄉(xiāng)冬止。
30. 根據(jù)權利要求21所述的方法，其中，所述半導體區(qū)包括硅襯 底和在所述硅襯底上延伸的外延層，且所述溝槽在所述外延層 中終止。
31. 根據(jù)權利要求21所述的方法，其中，所述半導體區(qū)包括在第 二導電類型的襯底上形成的外延層，從而形成IGBT。
32. 根據(jù)權利要求21所述的方法，其中，所述體區(qū)是使用雙通道 傾殺+注入形成的。
33. 根據(jù)權利要求21所述的方法，其中，所述源區(qū)是使用雙通道 令頁4+注入形成的。
34. —種用于形成屏蔽一冊才及場歲文應晶體管的方法，包4舌在第一導電類型的半導體區(qū)中形成溝槽；在每個溝槽的底部形成屏蔽電極，所述屏蔽電極通過屏 蔽電介質(zhì)與所述半導體區(qū)絕緣；在所述屏蔽電極上方形成在每個溝槽中凹入的柵電極， 所述4冊電才及與所述屏蔽電極絕纟彖；使用第一掩模，通過注入摻雜物在所述半導體區(qū)中形成 第二導電類型的體區(qū)；以及使用所述第一4務才莫，通過注入4參雜物在所述體區(qū)中形成 第一導電類型的源區(qū)。
35. 根據(jù)權利要求34所述的方法，其中，當注入摻雜物以形成所 述體區(qū)時，所述第一^奄才莫覆蓋相鄰溝槽之間的所述半導體區(qū)的 頂面，使得大量的注入摻雜物通過沒有被所述凹入的柵電極覆 蓋的上溝槽側(cè)壁進入所述半導體區(qū)。
36. 根據(jù)權利要求34所述的方法，其中，所述溝槽是使用所述第 一掩模形成的。
37. 根據(jù)權利要求34所述的方法，其中，在形成所述溝槽中使用 第二掩模。
38. 根據(jù)權利要求37所述的方法，其中，所述第一掩模包括光刻膠。
39. 根據(jù)權利要求34所述的方法，其中，所述第一掩模包括氧化 物、氮化物、以及包含氮化物和氧化物的復合層中的一種。
40. 根據(jù)權利要求34所述的方法，其中，所述第一掩模在所述溝 槽形成之前形成在所述半導體區(qū)的表面上，并用來限定所述溝 槽。
41. 根據(jù)權利要求34所述的方法，其中，所述第一掩模在形成所 述溝槽之后形成在所述半導體區(qū)的表面上。
42. 根據(jù)權利要求34所述的方法，其中，所述體區(qū)的底部邊界具 有波狀4侖廓。
43. 才艮據(jù)4又利要求34所述的方法，其中，所述體區(qū)的底部在所述 溝槽的側(cè)壁處最深，而在相鄰溝槽之間的中點處最淺。
44. 根據(jù)權利要求34所述的方法，進一步包括在形成所述4冊電極之前，形成內(nèi)襯每個溝槽的上側(cè)壁并 在所述屏蔽電極上延伸的柵-極介電層，所述棚-極介電層比所述 屏蔽電介質(zhì)更薄。
45. 根據(jù)權利要求34所述的方法，進一步包括在形成所述4冊電才及之前在每個溝槽中形成在所述屏蔽電才及上延伸的電極間 介電層；以及形成內(nèi)襯每個溝槽的上側(cè)壁的柵極介電層，所述柵極 介電層比所述屏蔽電介質(zhì)更薄。
46. 根據(jù)權利要求34所述的方法，其中，所述形成凹入的柵電極 的步-驟包4舌使用導電材料填充所述溝槽；以及4吏所述溝槽中的所述導電材料凹入，4吏得所述溝槽的上 側(cè)壁不被所述導電材料覆蓋。
47. 才艮據(jù)4又利要求34所述的方法，進一步包括除去所述第一掩模；在每個溝槽中在所述柵電極上形成介電材料；以及 形成與所述源區(qū)和所述體區(qū)4妻觸的互連層。
48. 根據(jù)權利要求34所述的方法，其中，在形成所述體區(qū)中使用 的注入能量在約150 KeV到約220 KeV的范圍內(nèi)。
49. 根據(jù)權利要求34所述的方法，其中，所述半導體區(qū)包括硅襯 底和在所述硅襯底上延伸的外延層，且所述溝槽延伸通過所述 外延層并在所述石圭襯底中終止。
50. 根據(jù)權利要求34所述的方法，其中，所述半導體區(qū)包括硅襯 底和在所述石圭^H"底上延伸的外延層，且所述溝槽在所述外延層 中終止。
51. 根據(jù)權利要求34所述的方法，其中，所述半導體區(qū)包括在第 二導電類型的襯底上形成的外延層，從而形成IGBT。
52. 根據(jù)權利要求34所述的方法，其中，所述體區(qū)是使用雙通道 傾存斗注入形成的。
53. 4艮據(jù)4又利要求34所述的方法，其中，所述源區(qū)是4吏用雙通道傾凍牛注入形成的。
54. —種用于形成屏蔽柵極場效應晶體管(FET)的方法，包括在第一導電類型的半導體區(qū)上形成掩模，所述掩模具有經(jīng)由其暴露所述半導體區(qū)的開口 ；經(jīng)由所述掩才莫開口通過4吏所述半導體區(qū)凹入而形成在所述半導體區(qū)中延伸的溝槽；在每個溝槽的底部形成屏蔽電極，所述屏蔽電極通過屏蔽電介質(zhì)與所述半導體區(qū)絕緣；在所述屏蔽電極上方形成在每個溝槽中凹入的柵電極，所述柵電極與所述屏蔽電極絕緣；使用第一掩模，通過注入摻雜物在所述半導體區(qū)中形成第二導電類型的體區(qū)，所述第 一 掩模覆蓋相鄰溝槽之間的所述半導體區(qū)的頂面，4吏得大量的注入4參雜物通過沒有^皮所述凹入的柵電極覆蓋的上溝槽側(cè)壁進入所述半導體區(qū)；以及使用所述第一掩模，通過注入摻雜物在所述體區(qū)中形成第一導電類型的源區(qū)。
55. 才艮據(jù)權利要求54所述的方法，其中，所述掩才莫包4舌氧化物、氮化物、以及包含氮化物和氧化物的復合層中的一種。
56. 根據(jù)權利要求54所述的方法，其中，所述體區(qū)的底部邊界具有波狀纟侖廓。
57. 根據(jù)權利要求54所述的方法，其中，所述體區(qū)的底部在所述溝槽的側(cè)壁處最深，而在相鄰溝4曹之間的中點處最淺。
58. 根據(jù)權利要求54所述的方法，進一步包括在形成所述4冊電才及之前，形成內(nèi)襯每個溝槽的上側(cè)壁并在所述屏蔽電極上延伸的柵極介電層，所述柵極介電層比所述屏蔽電介質(zhì)更薄。
59. 根據(jù)權利要求54所述的方法，進一步包括在形成所述柵電才及之前在每個溝槽中形成在所述屏蔽電極上延伸的電才及間介電層；以及形成內(nèi)襯每個溝槽的上側(cè)壁的柵極介電層，所述柵極介電層比所述屏蔽電介質(zhì)更薄。
60. 才艮據(jù)權利要求54所述的方法，其中，所述形成凹入的柵電極的步冬聚包4舌使用導電材料填充所述溝槽；以及使所述溝槽中的所述導電材料凹入，使得所述溝槽的上側(cè)壁不被所述導電材剩 l蓋。
61. 才艮據(jù)權利要求54所述的方法，進一步包括除去所述掩模；在每個溝槽中在所述才冊電才及上形成介電材料；以及形成與所述源區(qū)和所述體區(qū)4妄觸的互連層。
62. 才艮據(jù)權利要求54所述的方法，其中，在形成所述體區(qū)中使用的注入能量在約150 KeV到約220 KeV的范圍內(nèi)。
63. 根據(jù)權利要求54所述的方法，其中，所述半導體區(qū)包括硅襯 底和在所述硅襯底上延伸的外延層，且所述溝槽延伸通過所述 外延層并在所述石圭襯底中終止。
64. 根據(jù)權利要求54所述的方法，其中，所述半導體區(qū)包括石圭襯 底和在所述石圭襯底上延伸的外延層，且所述溝槽在所述外延層 中終止。
65. 根據(jù)權利要求54所述的方法，其中，所述半導體區(qū)包括在第 二導電類型的襯底上形成的外延層，從而形成IGBT。
66. 才艮據(jù)斥又利要求54所述的方法，其中，所述體區(qū)是l吏用雙通道 ，頁4+注入形成的。
67. 才艮據(jù)權利要求54所述的方法，其中，所述源區(qū)是4吏用雙通道 傾在牛注入形成的。
全文摘要
一種場效應晶體管是如下形成的。在第一導電類型的半導體區(qū)中形成溝槽。形成在每個溝槽中凹入的柵電極。使用第一掩模，通過注入摻雜物在半導體區(qū)中形成第二導電類型的體區(qū)。使用第一掩模，通過注入摻雜物在體區(qū)中形成第一導電類型的源區(qū)。
文檔編號H01L21/336GK101536165SQ200780041519
公開日2009年9月16日 申請日期2007年9月17日 優(yōu)先權日2006年9月20日
發(fā)明者樸贊毫 申請人:飛兆半導體公司