專利名稱：具有接合墊下方的溝槽的特征的rf器件和方法
技術(shù)領(lǐng)域：
本發(fā)明通常涉及半導(dǎo)體(SC)器件和集成電路(IC)及其制造方法，并且更具體地， 涉及用于提供包含接合墊下方的填充了絕緣體的溝槽的特征的RF(射頻)電源器件和IC 的結(jié)構(gòu)和方法。
背景技術(shù)：
射頻(RF)電源器件和集成電路(IC)的性能對(duì)與到器件或IC的連接相關(guān)聯(lián)的端子阻抗特別敏感。對(duì)于其中常常使用低電阻率襯底(例如，<0. lOhm-cm)來增強(qiáng)有源器件性能的金屬氧化物半導(dǎo)體(MOQ場(chǎng)效應(yīng)晶體管(MOSFET)和橫向擴(kuò)散金屬氧化物半導(dǎo)體 (LDMOS)場(chǎng)效應(yīng)晶體管(FET)而言情況尤其如此。對(duì)這樣的低電阻率襯底的電磁(E-M)耦合可能使得難以或不可能在這樣的器件的輸入-輸出(I/O)端子處提供期望的阻抗匹配， 并且保持期望的功率輸出和效率。此外，這樣的E-M耦合可能引起襯底中的渦電流損失，這可能進(jìn)一步降低器件和IC性能。這些問題在高外圍器件和更高頻率(例如，> IGHz)器件的情況下變得更加嚴(yán)重，因?yàn)楣逃衅骷杩闺S著增加的外圍和增加的頻率而下降，并且 E-M損耗隨著端子連接(例如，接合墊)的尺寸的增加而增加。圖1示出了場(chǎng)效應(yīng)晶體管(FET) 24 (例如，M0SFET)的簡(jiǎn)化電氣示意性框圖10，場(chǎng)效應(yīng)晶體管(FET) 24的柵極14通過輸入互連13被耦合到輸入接合墊(IP-BP) 12，并且其漏極16通過輸出互連41被耦合到輸出接合墊(OP-BP) 35。在RF頻率下，互連13和41能夠用作傳輸線，并且因此也稱為輸入傳輸線(IP-TL) 13和輸出傳輸線(OP-TL) 41。外部連接11 (例如，絲焊或其它互連)在輸入接合墊(IP-BP) 12處看到輸入阻抗Z' in，并且外部連接19(例如，絲焊或其它互連)在輸出接合墊(0P-BP)35處看到輸出阻抗Z'。ut。輸入互連(例如，傳輸線(IP-TL)) 13將輸入接合墊(IN-BP) 12耦合到在柵極14處具有固有輸入阻抗WMOSFET 24，并且輸出互連(例如，傳輸線(OP-TL)) 41將在漏極16處具有固有輸出阻抗Z。UJ々FET M的漏極輸出端16耦合到輸出接合墊(0P-BP)35。圖2示出了圖1 的框圖10的簡(jiǎn)化等效電路圖10'。電導(dǎo)G1、G2、電容C1、C2、電感Ll和電阻Rl表示IN-BP 12。電導(dǎo)G3、G4、電容C3、C4、電感L2和電阻R2表示IN-TL 13。用固有阻抗Zin和Z。ut及放大器A來表示晶體管M。電導(dǎo)G5、G6、電容C5、C6、電感L3和電阻R3表示OP-TL 41。電導(dǎo)G7、G8、電容C7、C8、電感L4和電阻R4表示OP-BP 35。因?yàn)楣逃芯w管端子阻抗Zin和hut隨著頻率和柵極外圍而縮放，所以隨著晶體管M的操作頻率和/或柵極外圍的增加，固有晶體管端子阻抗和Z。ut變小。忽略在柵極長度與溝道長度之間可能存在的輕微差異，柵極外圍是柵極寬度加?xùn)艠O長度的和的兩倍。因?yàn)橛行У?，越來越多的FET并行地進(jìn)行操作，所以柵極外圍隨著增加的功率處理能力而增加。這在通過使用并行耦合的多個(gè)“指狀物”——每個(gè)指狀物形成獨(dú)立的FET的各種 FET中是可見的。因此，固有阻抗的減小是使器件在較高功率和/或較高頻率下進(jìn)行操作所需要的直接后果，尤其是在大約IGHz或以上的操作。隨著固有阻抗Zin和Z。ut變小，如圖1-2 中所示的互連(例如，IP-TL 13,OP-TL 41)和接合墊(例如，IP-BP 12和OP-BP 35)的寄生阻抗可能變成主導(dǎo)的，使得變得難以或不可能高效地將能量耦合到器件M中和器件M 外。這些寄生阻抗能夠充當(dāng)信號(hào)竊取(stealing)分壓器。例如，現(xiàn)在參考圖2，Zin除以加Ζ(ΙΝ_ΒΡ)+Ζ(ΙΡ—τ 和的比來給出出現(xiàn)在柵極14處用于驅(qū)動(dòng)晶體管M的在端子11處存在的輸入信號(hào)的分?jǐn)?shù)，其中，Z(IN BP)是由于輸入接合墊(IN-BP) 12而存在的串聯(lián)阻抗，并且Ζ(ΙΡ τ 是由于輸入傳輸線(IN-TL) 13而存在的串聯(lián)阻抗。在意在用于在較高頻率和/或較高功率 (從而具有較小的^1)的操作的、由框圖10表示的電子元件和等效電路10'的情況下，項(xiàng) Z(IN-BP)+Z(IP-TL)開始成為主導(dǎo)，并且該分壓器動(dòng)作減少了到達(dá)晶體管M的驅(qū)動(dòng)量。在晶體管 24的漏極16與輸出端子19之間的輸出端發(fā)生類似的效果。除非采取步驟來在固有輸入輸出器件阻抗隨頻率和/或功率處理能力縮放的同時(shí)縮放接合墊和傳輸線阻抗，否則無法合理地實(shí)現(xiàn)總體的較高頻率操作和較高功率處理能力。因此，繼續(xù)存在對(duì)于改進(jìn)的器件結(jié)構(gòu)和制造方法的需要，其因此減少了與這樣的高頻率器件和IC的端子和耦合元件相關(guān)聯(lián)的寄生E-M耦合，通常為接合墊和用于將這樣的高頻器件和/或IC耦合到這樣的接合墊和外部引線和/或其它組件的互連。


下文將結(jié)合以下附圖來描述本發(fā)明，其中，相同的附圖標(biāo)記表示相同的元件，并且在附圖中圖1是其柵極被耦合到輸入接合墊并且其漏極被耦合到輸出接合墊的場(chǎng)效應(yīng)晶體管(FET)的簡(jiǎn)化電氣示意性框圖；圖2是圖1的框圖的簡(jiǎn)化等效電路圖；圖3是包含有源器件區(qū)域中的場(chǎng)效應(yīng)晶體管和接合墊區(qū)域中的耦合接合墊的電子器件的簡(jiǎn)化示意性平面圖；圖4是根據(jù)現(xiàn)有技術(shù)的與包含有源器件區(qū)域中的場(chǎng)效應(yīng)晶體管和接合墊區(qū)域中的耦合接合墊的圖3 —致的電子器件的簡(jiǎn)化示意性橫截面圖；圖5是與包含有源器件區(qū)域中的場(chǎng)效應(yīng)晶體管和接合墊區(qū)域中的耦合接合墊的圖3 —致的另一電子器件的簡(jiǎn)化示意性橫截面圖；圖6是根據(jù)本發(fā)明的實(shí)施例的包含有源器件區(qū)域中的場(chǎng)效應(yīng)晶體管和接合墊區(qū)域中的耦合接合墊的電子器件的簡(jiǎn)化示意性橫截面圖；圖7-8是根據(jù)本發(fā)明的其它實(shí)施例的包含有源器件區(qū)域中的場(chǎng)效應(yīng)晶體管和接合墊區(qū)域中的耦合接合墊的圖6的電子器件的簡(jiǎn)化示意性平面圖；圖9-14是根據(jù)本發(fā)明的其它實(shí)施例的在圖6-8的器件的接合墊區(qū)域下面的各種電介質(zhì)區(qū)域的簡(jiǎn)化示意性平面圖；圖15-23示出了根據(jù)本發(fā)明的其它實(shí)施例的通過適用于支撐接合墊的圖6-8和圖 9-14的電介質(zhì)區(qū)域的不同制造階段的半導(dǎo)體襯底的簡(jiǎn)化示意性橫截面圖；圖M-26示出了根據(jù)本發(fā)明的其它實(shí)施例的通過適用于支撐接合墊的圖6-14的電介質(zhì)區(qū)域的不同制造階段的半導(dǎo)體襯底的簡(jiǎn)化示意性橫截面圖；以及圖27-31示出了根據(jù)本發(fā)明的其它實(shí)施例的通過適用于支撐接合墊的圖6-14的電介質(zhì)區(qū)域的不同制造階段的半導(dǎo)體襯底的簡(jiǎn)化示意性橫截面圖。
具體實(shí)施例方式以下詳細(xì)描述實(shí)質(zhì)上僅僅是示例性的，并且并不意在限制本發(fā)明或本發(fā)明的應(yīng)用和使用。此外，不希望受到在先前的技術(shù)領(lǐng)域、背景技術(shù)或以下詳細(xì)描述中呈現(xiàn)的任何明示或默示理論的限制。為了圖示的簡(jiǎn)單明了，附示了構(gòu)造或制造階段的一般方式，并且可以省略公知特征和技術(shù)的描述和細(xì)節(jié)，以避免不必要地混淆本發(fā)明。另外，圖中的元件不一定按比例描繪。例如，可以將附圖中的一些元件或區(qū)域或?qū)拥某叽缦鄬?duì)于其它元件或區(qū)域或?qū)臃糯笠杂兄诖龠M(jìn)對(duì)本發(fā)明的實(shí)施例的理解。在說明書和權(quán)利要求中的術(shù)語“第一”、“第二”、“第三”、“第四”等(如果有的話) 可以用于在類似的元件之間進(jìn)行區(qū)分，并且不一定用于描述特定的連續(xù)的或時(shí)間順序。應(yīng)當(dāng)理解，這樣使用的術(shù)語在適當(dāng)?shù)那闆r下是可互換的，使得本文描述的本發(fā)明的實(shí)施例例如能夠以除了本文圖示或以其他方式描述的那些之外的順序進(jìn)行操作或制造。此外，術(shù)語 “包括”、“具有”及其任何變體并不意在涵蓋非排他性包括，使得包括一列元件或步驟的過程、方法、物體或設(shè)備不一定局限于那些元件或步驟，而是可以包括未明確列出或這樣的過程、方法、物體或設(shè)備所固有的其它元件或步驟。本文所使用的術(shù)語“耦合”被定義為以電或非電方式的直接或間接連接。本文所使用的術(shù)語“半導(dǎo)體”通常意在包括任何半導(dǎo)體，不論是單晶、多晶還是非晶的，并且包括IV型半導(dǎo)體、非IV型半導(dǎo)體、化合物半導(dǎo)體以及有機(jī)和無機(jī)半導(dǎo)體。此外， 術(shù)語“襯底”和“半導(dǎo)體襯底”意在包括單晶結(jié)構(gòu)、多晶和非晶結(jié)構(gòu)、薄膜結(jié)構(gòu)、層疊結(jié)構(gòu)(例如但不希望是限制性地，絕緣體上半導(dǎo)體(SOI)結(jié)構(gòu))及其組合。術(shù)語“半導(dǎo)體”被縮寫為 “Sc”。單數(shù)或復(fù)數(shù)的術(shù)語“晶圓”和“襯底”意在指與其橫向表面面積相比相對(duì)薄的并且與電子器件的批量制造相結(jié)合使用的支撐結(jié)構(gòu)。這樣的晶圓和襯底的非限制性示例包括半導(dǎo)體晶圓、SOI晶圓和其它類型的支撐結(jié)構(gòu)，在其中或在其上面制造有源和/或無源電子元件，或者其與這樣的元件的制造相結(jié)合地進(jìn)行使用。為了便于解釋并且不意在是限制性的，本文針對(duì)硅半導(dǎo)體和由氧化硅形成的電介質(zhì)描述了本發(fā)明的各種實(shí)施例的電子結(jié)構(gòu)(例如，有源和無源器件和元件及其組合)和制造方法，但本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)理解，還可以使用其它半導(dǎo)體和電介質(zhì)材料。而且，為了便于解釋，可以圖示或描述MOSFET器件和/或LDMOS晶體管形式的有源器件，但是這并不意在是限制性的，并且本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)理解，在本發(fā)明的各種實(shí)施例的有源器件區(qū)域中可以使用任何類型的有源器件，并且與任何這樣的器件相結(jié)合的術(shù)語金屬氧化物半導(dǎo)體(和縮寫MOQ不僅僅局限于氧化物柵極電介質(zhì)和/或金屬柵極或源極-漏極導(dǎo)體，還包括任何類型的絕緣電介質(zhì)(有機(jī)或無機(jī))來代替“氧化物”和任何類型的導(dǎo)體(有機(jī)或無機(jī))來代替這樣的器件中的“金屬”。在下面的描述中，描述了耦合到有源器件(例如，M0SFET)的輸出端子(例如，漏極)的接合墊的各種示例，但這僅僅是為了便于描述而不意在是限制性的。本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)理解，本文關(guān)于器件輸出端子及關(guān)聯(lián)輸出接合墊和互連提供的討論和示例還適用于器件輸入端子和關(guān)聯(lián)的輸入接合墊和互連。此外，用于提供改善的性能、成本降低和效率的結(jié)構(gòu)和方法適用于沒有連接到襯底的在半導(dǎo)體襯底上形成的電子結(jié)構(gòu)的所有端子，即， 適用于其E-M襯底耦合可能引起有害效應(yīng)的所有器件和元件端子。
圖3是簡(jiǎn)化示意性平面圖，并且圖4是包含通過耦合區(qū)域38的互連41被耦合到接合墊區(qū)域34中的接合墊35的有源器件區(qū)域22中的MOS場(chǎng)效應(yīng)晶體管(FET)的電子器件20的簡(jiǎn)化示意性橫截面圖。圖4根據(jù)現(xiàn)有技術(shù)。電子器件20包括半導(dǎo)體襯底21 (例如， 硅)，其中已經(jīng)形成了在其中形成MOSFET M的摻雜阱區(qū)域23。假設(shè)襯底21是低電阻率材料，例如具有小于約0. lOhm-cm的薄層電阻，但是還可以使用較高或較低的值。位于阱區(qū)域 23中的是間隔開的元件(i)具有源極觸點(diǎn)沈的源極區(qū)域25，以及(ii)具有漏極觸點(diǎn)觀的漏極區(qū)域27。被柵極氧化物31和柵極30置上的溝道區(qū)域四位于源極-漏極區(qū)域25、 27之間。當(dāng)器件M被激勵(lì)時(shí)，電流通過場(chǎng)感應(yīng)溝道區(qū)域四在源極25與漏極27之間流動(dòng)， 電流的極性取決于晶體管M是N溝道還是P溝道型FET。雖然晶體管或器件M被示為是 M0SFET，但是可以替換任何類型的有源器件，例如但并不意在是限制性的，JFET器件、LDMOS 器件、雙極器件等。不論被標(biāo)識(shí)為MOSFET晶體管還是器件M，器件M意在也代表這樣的其它器件類型，并且漏極電極觀還意在表示這樣的其它器件類型的主端子。接合墊35通過互連41被耦合到漏極電極28。對(duì)于FET，接合墊35通常在約80mm 的總柵極外圍的情況下具有在約3至7毫米范圍內(nèi)的寬度351，以及在約75至200毫米范圍內(nèi)的長度352，或者在約0. 225至1. 4mm2范圍內(nèi)的面積，但是還可以使用更大或更小的值。互連41通常具有根據(jù)柵極外圍的毫米的約7至60微米范圍內(nèi)的寬度411，但是還可以使用更大和更小的值，并且互連41的長度412、412'能夠根據(jù)設(shè)計(jì)者的需要在很大的范圍內(nèi)變化?；ミB41通過電介質(zhì)區(qū)域32 (例如，氧化硅)與襯底21絕緣，并且接合或連接墊35 通過厚度361的電介質(zhì)區(qū)域36(例如，氧化硅)與襯底21絕緣。本文所使用的單數(shù)或復(fù)數(shù)的術(shù)語“接合墊”和“墊”意在指用于本文所述的電子器件的任何類型的有效面積的I/O連接。在圖4中，在有源器件區(qū)域22和接合墊區(qū)域34之間存在類似于圖3的長度412的長度39的耦合區(qū)域38。雖然在圖3-4中僅示出了一個(gè)接合墊(例如，墊35)(并且在后續(xù)圖中類似地)，但本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)理解，通常存在被耦合到晶體管M的柵極30或其它有源端子的大體上類似的接合墊。當(dāng)具有晶體管M的器件20被激勵(lì)時(shí)，電磁(E-M)場(chǎng)33在接合墊區(qū)域34中的接合墊35周圍形成。由于與漏極觸點(diǎn)觀相比相對(duì)大面積的接合墊35和相對(duì)短的互連41，與墊35相關(guān)聯(lián)的E-M場(chǎng)33能夠主導(dǎo)與高頻(例如，RF)器件20的性質(zhì)相關(guān)聯(lián)的寄生效應(yīng)。 在E-M場(chǎng)33穿入低電阻率襯底21的程度上，可能發(fā)生寄生耦合，其例如通過支配端子I/O 阻抗使得難以或不能實(shí)現(xiàn)適當(dāng)?shù)妮斎?輸出(I/O)阻抗匹配并且耦合到晶體管M中和外， 來降低器件20的性能，如上文已討論的。在這樣的情況下，器件20的功率處理能力和最大操作頻率可能被嚴(yán)重降低。圖5是包含耦合到接合墊區(qū)域34'中的接合墊35的有源器件區(qū)22中的場(chǎng)效應(yīng)晶體管(FET) M的電子器件20'的簡(jiǎn)化示意性橫截面圖。圖5的電子器件20'由于提供了在墊35的下面的(例如，氧化硅的)相對(duì)深的電介質(zhì)區(qū)域(DDR)36'(即，具有實(shí)質(zhì)上大于圖4的場(chǎng)氧化電介質(zhì)區(qū)域36的厚度361的厚度361')而不同于圖4的電子器件20。深度361 ‘實(shí)用地等于或大于約5微米，更方便地等于或大于約10微米，并且優(yōu)選地等于或大于約15微米，但是還可以使用更大和更小的值。由于DDR 36'的存在，E-M場(chǎng)33不再如此顯著地與襯底21交互。雖然互連41'與襯底21之間的E-M耦合可以根據(jù)互連41'的長度39' ,412'(和寬度411)及下面的電介質(zhì)32的厚度而更大或更小，但是墊35與襯底21之間的E-M耦合被大大地減少。因此，與墊35相關(guān)聯(lián)的阻抗更易于匹配，并且渦電流損失和以其他方式存在于圖4的布置中的其它寄生效應(yīng)可以不太顯著。因此，與圖4的布置相比，圖5的布置可以減少總器件性能降低。然而，發(fā)現(xiàn)了可能出現(xiàn)可能使得圖5的布置不太理想的另一問題。這與由于DDR 36'的存在而在襯底21中產(chǎn)生的機(jī)械應(yīng)力有關(guān)。例如，可用于形成DDR 36'的氧化硅的熱膨脹系數(shù)(TEC)大于例如硅的襯底21的TEC。這在襯底21中產(chǎn)生顯著的應(yīng)力，因?yàn)槠骷? 在制造期間和之后經(jīng)歷各種熱循環(huán)。該應(yīng)力可能負(fù)面地影響位于有源器件區(qū)域(ADR) 22中的任何有源器件M的性質(zhì)。DDR 36'被放置得距離有源器件區(qū)域(ADR) 22越近，S卩，耦合區(qū)域38'的長度39'和互連41'的長度412'越小，由DDR 36'產(chǎn)生的機(jī)械應(yīng)力可能對(duì)有源器件M具有的有害作用越大。無論在有源器件區(qū)域(ADR) 22中使用什么類型的有源器件對(duì)，情況通常如此，并且不僅僅限于圖中所示的示例性M0SFET24。因此，為了在不經(jīng)受 DDR 36'接近ADR 22時(shí)的有害應(yīng)力感應(yīng)效應(yīng)的情況下利用由圖5的結(jié)構(gòu)提供的寄生E-M 效應(yīng)的減少，通常必須增加耦合區(qū)域38'的長度39'和互連41'的長度412'。這導(dǎo)致了器件20'占用較大的面積(稱為“面積膨脹”)，這進(jìn)而減少能夠在單個(gè)晶圓上同時(shí)制造的并入器件20'的器件和IC的數(shù)目。這導(dǎo)致較高的制造成本。此外，通過增加耦合區(qū)域38' 的長度39'所引起的互連41'的長度412'的增加可能增加不期望的串聯(lián)阻抗，如結(jié)合圖 1-2所解釋的，從而還限制器件20'的總體性能。圖6通過示例的方式，示出了根據(jù)本發(fā)明的實(shí)施例的通過包括公共半導(dǎo)體襯底21 上的有源器件區(qū)域(ADR) 46中的MOSFET M和接合墊區(qū)域60中的接合墊35的電子元件44 的簡(jiǎn)化示意性橫截面圖。圖7-8是根據(jù)本發(fā)明的其它實(shí)施例的圖6的電子器件的簡(jiǎn)化示意性平面圖。一起考慮圖6-8，ADR 46通過長度64的耦合區(qū)域63與接合墊區(qū)域60分離。ADR 46和示例性有源器件M基本上與結(jié)合圖3-5的ADR22和器件M所示和所述的相同，并且在本文中通過引用并入了其中的描述。MOSFET M是常規(guī)的，并且表示任何類型的有源器件。接合墊區(qū)域60中的接合墊35覆蓋在深度6M和橫向尺寸621、622(參見圖6 8)的復(fù)合電介質(zhì)區(qū)域(⑶R)62上。由設(shè)計(jì)者來選擇⑶R 62的橫向尺寸621、622以容納被置于復(fù)合電介質(zhì)區(qū)域(⑶R) 62上的寬度351和長度352的接合墊35 (參見圖7-8)。⑶R 62的深度6M應(yīng)當(dāng)足以基本上減少在器件操作期間由接合墊35生成的E-M場(chǎng)33與襯底21的交互。在大多數(shù)情況下，深度擬4通常等于或大于約5微米，更方便地等于或大于約10微米，并且優(yōu)選地等于或大于約15微米。已經(jīng)發(fā)現(xiàn)能夠通過提供圖6-8的在接合墊35下面的復(fù)合電介質(zhì)區(qū)域(⑶R)62來改善或避免可能與圖3的深電介質(zhì)區(qū)域36'相關(guān)聯(lián)的負(fù)面的電路損失、負(fù)面制造合格率影響和負(fù)面布局密度影響(面積膨脹)，其中區(qū)域62包括多個(gè)電浮柱狀或葉片狀多晶或非晶 (即，非單晶)區(qū)域或內(nèi)含物(inclusion) 65，其通過電介質(zhì)(例如，氧化物)部分78彼此分離。在其中襯底21是硅的優(yōu)選實(shí)施例中，內(nèi)含物65是多晶硅，但還可以使用具有適當(dāng)熱膨脹系數(shù)(TEC)的其它材料。內(nèi)含物65具有寬度80、隔離物89和中心間距66。已經(jīng)發(fā)現(xiàn)圖6中所示的結(jié)構(gòu)在襯底21中不產(chǎn)生如圖5的布置可能出現(xiàn)的不期望的應(yīng)力，并且從而最小化或避免由于這樣的應(yīng)力而引起的對(duì)制造合格率、器件性質(zhì)和面積膨脹的負(fù)面影響。與并入深電介質(zhì)區(qū)36'而沒有內(nèi)含物65的圖5的元件20'的ADR 22中可能存在的應(yīng)力相比，在并入復(fù)合電介質(zhì)區(qū)域(CDR)62的圖6-8的電子元件44的相鄰有源器件區(qū)(ADR)46和襯底21中的應(yīng)力被大大減小。因此，包括具有在接合墊區(qū)域60下方的⑶R 62并且具有圖 5-8的相鄰ADR 46的襯底21的元件44不僅借助于從接合墊35耦合到襯底21的減小的 E-M耦合來呈現(xiàn)出優(yōu)越的性能特性，而且還避免了與圖5的布置相關(guān)聯(lián)的過度制造合格率損耗和面積膨脹。已經(jīng)發(fā)現(xiàn)了與圖6的元件44的結(jié)構(gòu)相關(guān)聯(lián)的制造合格率明顯大于與圖 5的另一相同元件20'相關(guān)聯(lián)的制造合格率。還發(fā)現(xiàn)通?？梢栽跊]有負(fù)面效應(yīng)的情況下使得耦合區(qū)域63的長度64關(guān)于⑶R 62被制造得較小，而圖5的基本上較大的耦合區(qū)38'可能必須被提供在圖5中的元件20的墊區(qū)域34'與有源器件區(qū)域22之間，以便于減少由深氧化物區(qū)域36'產(chǎn)生的應(yīng)力對(duì)有源器件區(qū)域22的影響。例如但并不意在是限制性的，可以使得將接合墊區(qū)域60與器件44中的有源器件區(qū)46分離的耦合區(qū)域長度64小到20微米，而用圖3的結(jié)構(gòu)，器件20'的墊區(qū)域34與有源器件區(qū)域22之間的耦合區(qū)域長度39必須通常為約100至200微米，以便于避免負(fù)面應(yīng)力效應(yīng)。因此，避免了對(duì)深氧化物區(qū)域36' 的電路封裝密度的負(fù)面影響?？偠灾ㄟ^使用圖6的結(jié)構(gòu)(i)減少了對(duì)接合墊和互連阻抗以及對(duì)襯底損耗的負(fù)面寄生E-M耦合影響，(ii)改善了總體電路效率，(iii)最小化或避免襯底應(yīng)力及其對(duì)有源器件性質(zhì)的負(fù)面影響，以及(iv)能夠?qū)⒔雍蠅|區(qū)域60放置得更接近于有源器件區(qū)域46，從而避免了否則圖5的布置所遇到的電路封裝密度的損失(即面積膨脹)和較長互連41'的增加的阻抗。這些有益效果是高度期望的，并且相比于現(xiàn)有技術(shù)有顯著的進(jìn)步。圖7-8以平面示了由⑶R 62中的電介質(zhì)區(qū)域78分離的內(nèi)含物65的各種幾何布置，CDR 62為了方便起見被標(biāo)識(shí)為圖7的具有內(nèi)含物65-1和分離電介質(zhì)區(qū)域78-1 的⑶R 62-1以及圖8的具有內(nèi)含物65-2和分離電介質(zhì)區(qū)域78_2的⑶R 62_2。這些統(tǒng)稱為⑶R 62、內(nèi)含物65和中間電介質(zhì)(例如，氧化物)區(qū)域78。內(nèi)含物65_1和65_2跨⑶R 62-1,62-2延伸，并且關(guān)于器件M的定向彼此成直角定向。在圖7中，內(nèi)含物65的較長尺寸以不指向有源器件區(qū)域46的方向取向(例如，與器件區(qū)域46成直角)。在圖8中，內(nèi)含物65的較長尺寸以指向有源器件區(qū)域46的方向取向。圖8中的內(nèi)含物65的取向是優(yōu)選的。然而，這并不意在是限制性的，并且可以使用內(nèi)含物65關(guān)于器件區(qū)域46中的器件對(duì)的任何角度取向。圖9-14示出了各種電介質(zhì)區(qū)域(⑶R)62-3至62-8(統(tǒng)稱62)的簡(jiǎn)化平面圖，各種電介質(zhì)區(qū)域62-3至62-8包含分別由電介質(zhì)區(qū)域78-3至78_8 (統(tǒng)稱78)橫向地分離的電浮(例如，多晶或非晶半導(dǎo)體)內(nèi)含物65-3至65-8(統(tǒng)稱65)，并且適合于在圖6-8的集成電子元件44的改進(jìn)接合墊區(qū)域60中使用。如結(jié)合圖15-23所解釋的，內(nèi)含物65優(yōu)選地在溝槽中形成，并且在平面圖中可以具有圖7-14中圖示的布置中的任何一個(gè)。內(nèi)含物65可以被布置成如例如圖7-8中所示的基本上平行的行，或者如例如圖9所示的交錯(cuò)的行，或者如例如圖10中所示的“L”或“T”形布置，或者如例如圖11所示的其中柵格中的開口與電介質(zhì)區(qū)78相對(duì)應(yīng)的柵格狀布置，或者如例如圖12-14中所示的由電介質(zhì)區(qū)域78分離的同心矩形、同心圓或同心多邊形。這些布置中的任何一個(gè)都是適當(dāng)?shù)?，并且通過示例的方式而不是以限制的方式來提供。還可以使用內(nèi)含物65的其它二維平面圖布置。在接合墊35具有圓形或多邊形平面圖設(shè)計(jì)的情況下，如圖13 14中圖示的CDR 62和內(nèi)含物65的圓形或多邊形布置是特別有用的。圖15-23示出了根據(jù)本發(fā)明的其它實(shí)施例的通過適用于支撐一個(gè)或多個(gè)接合墊35的在圖6的接合墊區(qū)60的⑶R 62的不同制造階段115-123的半導(dǎo)體襯底45的簡(jiǎn)化示意性橫截面圖。在圖15-23中，圖示了⑶R 62的形成，并且大大地省略了在鄰近ARD 46中的有源器件的制造中涉及的常規(guī)步驟。因此，在圖15-22中未示出ADR 46，而僅僅被包括在圖23中。可以在圖15-22的制造步驟115-122之前、期間或之后在ADR 46中制造一個(gè)或多個(gè)有源器件(例如，參見圖6)，并且僅以示例的方式且并不意圖是限制性的，這樣的制造被包括在圖23的制造階段123中。圖15-23的襯底45類似于圖6的襯底21，但是被圖示為具有特定的導(dǎo)電性類型并且包括延伸到襯底45的上表面57的外延層48。這僅僅意在例示各種襯底，因?yàn)檫@樣的摻雜類型和外延層對(duì)LDMOS器件特別有用，并且并不意圖是限制性的。襯底45的摻雜類型和外延層48的存在或不存在對(duì)CDR 62的形成沒有顯著影響，并且在本發(fā)明的各種實(shí)施例中可以被包括或省略。現(xiàn)在參考圖15的制造階段115，在優(yōu)選實(shí)施例中，提供了具有表面57和例如輕摻雜P型外延的厚度481的上部區(qū)域48的P+硅襯底45。在其它實(shí)施例中，輕摻雜阱區(qū)域可以替換有源器件區(qū)域46中的外延區(qū)域48。厚度481在約1至15微米的范圍內(nèi)是實(shí)用的， 更方便地在約5至13微米的范圍內(nèi)，并且優(yōu)選地在約9至13微米的范圍內(nèi)，但是在其它實(shí)施例中還可以使用更厚和更薄的層，可以省略上部區(qū)域48或通過注入或其它摻雜手段來提供上部區(qū)域48。是否需要厚度481且與襯底45相同或不同摻雜的上部區(qū)域48將取決于設(shè)計(jì)者期望在ADR區(qū)域46中形成的器件的類型，并且在本領(lǐng)域的技術(shù)人員的能力內(nèi)。本領(lǐng)域的技術(shù)人員還將理解，關(guān)于圖15-23的硅襯底和氧化硅電介質(zhì)的描述意在作為優(yōu)選實(shí)施例的示例，并且沒有以限制的方式排除其它類型的半導(dǎo)體和電介質(zhì)材料。期望地在SC表面57上提供針對(duì)其與SC襯底45的相容性和不同蝕刻性選擇的厚度69的初始?jí)|層68。氧化硅是用于初始?jí)|層68的適當(dāng)材料，但是還可以使用其它材料。 厚度69在約0. 02至0. 2微米的范圍內(nèi)是實(shí)用的，更方便地在約0. 04至0. 17微米的范圍內(nèi)，并且優(yōu)選地在約0. 1至0. 17微米的范圍內(nèi)，但是還可以使用更厚和更薄的層。在初始?jí)|層68上提供厚度71的另一接合墊層70。針對(duì)其抵抗諸如下面的SC襯底45的氧化的化學(xué)反應(yīng)的能力、其相對(duì)于下面的初始?jí)|層68的不同蝕刻性及其作為平面化蝕刻終止層或拋光終止層的實(shí)用性來選擇另一接合墊層70。氮化硅是用于另一墊層70的適當(dāng)材料， 但是還可以使用其它材料。厚度71在約0. 02至0. 2微米的范圍內(nèi)是實(shí)用的，更方便地在約0. 04至0. 17微米的范圍內(nèi)，并且優(yōu)選地在約0. 1至0. 15微米的范圍內(nèi)，但是還可以使用更厚和更薄的層。在另一墊層70上提供硬掩膜層72。例如使用正硅酸乙酯(TEOS)反應(yīng)物通過化學(xué)汽相沉積(CVD)形成的氧化硅是用于硬掩膜72的適當(dāng)材料的非限制性示例，但是還可以使用其它耐用掩膜材料。通過硬掩膜層72、另一墊層70和初始?jí)|層68提供開口 73，從而使SC表面57的區(qū)域571暴露。結(jié)果得到結(jié)構(gòu)215?，F(xiàn)在參考圖16的制造階段116，通過掩膜開口 73來引導(dǎo)優(yōu)先地并且非等方向性地侵蝕半導(dǎo)體襯底45的蝕刻劑90，以形成延伸到外延層48中和/或通過外延層48并且延伸到襯底45中至深度741的溝槽74。深度741在約2至20微米的范圍內(nèi)是實(shí)用的，更方便地在約9至20微米的范圍內(nèi)，并且優(yōu)選地在約15至20微米的范圍內(nèi)，但是還可以使用更大和更小的深度。蝕刻劑90的選擇取決于用于SC襯底45的材料的選擇，并且在本領(lǐng)域的技術(shù)人員的能力范圍內(nèi)。對(duì)于硅襯底45，優(yōu)選氦氧混合物中的HBr和SiF4用于蝕刻劑90， 但是還可以使用其它非等方向性蝕刻劑。選擇開口 73的寬度和間距，以便于提供由襯底45的SC材料的寬度77的柱體76分離的寬度75的溝槽74。得到結(jié)構(gòu)216?，F(xiàn)在參考圖17的制造階段117，去除了圖16中所示的硬掩膜層72，并且在溝槽74 中暴露的半導(dǎo)體材料被優(yōu)選地轉(zhuǎn)換為電介質(zhì)。對(duì)于硅襯底45，得到的電介質(zhì)優(yōu)選地是二氧化硅。硅襯底45的高壓力或水氣氧化(stream oxidation)法是用于由在溝槽74中暴露的SC材料形成氧化物區(qū)域78的優(yōu)選手段。在該實(shí)施例中執(zhí)行氧化，直至SC襯底柱或柱體 76中的基本上所有SC材料都被轉(zhuǎn)換成氧化硅。由硅柱或柱體76的氧化所產(chǎn)生的二氧化硅占用了比在氧化期間所消耗的硅更大的體積。因此，溝槽74隨著氧化的進(jìn)行而變窄。選擇溝槽寬度75和柱體寬度77(通過初始掩膜開口 73和間距的適當(dāng)選擇)，使得由柱體76的氧化所形成的氧化物區(qū)域不閉合，而是在相鄰氧化物柱體78之間留下寬度80的空溝槽或空隙(void) 79。寬度80在約0.2至5.0微米的范圍內(nèi)是實(shí)用的，更方便地在約0.2至3.0 微米的范圍內(nèi)，并且優(yōu)選地在約0. 3至0. 7微米的范圍內(nèi)，但是還可以使用更寬或更窄的空隙。舉例來說并且不意在是限制性的，假設(shè)SC柱體76在制造階段117中被完全轉(zhuǎn)換成氧化物，為了獲得約0. 5微米的寬度80的空隙溝槽79，使用被約2. 7微米的初始襯底柱體寬度77分離的約4. 5微米的初始溝槽寬度75 (參見圖16)，從而提供約7. 2微米的初始溝槽間中心線分隔67。內(nèi)含物65的中心線間距66將約等于溝槽74的中心線間距67。通過調(diào)整初始溝槽寬度75和柱體寬度77，在SC襯底柱體76被完全轉(zhuǎn)換成氧化物之后能夠獲得不同寬度80的殘留空隙溝槽79。換言之，期望寬度75為寬度80的約8_10倍，并且期望中心線間距66為寬度80的約13-16倍。得到結(jié)構(gòu)217?，F(xiàn)在參考圖18的制造階段118，在接合墊區(qū)域60上將(例如，通過CVD)非單晶材料(例如，多晶或非晶硅)層82形成為足以用內(nèi)含物83填充腔體79的厚度81。為了便于解釋，在下文中假設(shè)層82和內(nèi)含物83是多晶或非晶硅(S卩，非單晶硅)，但是還可以使用具有比電介質(zhì)78更小和/或更接近于襯底45的熱膨脹系數(shù)(TEC)的其它材料。非晶和 /或多晶(例如，非單晶)硅或鍺或硅和鍺的組合是適合于與硅或鍺或硅-鍺襯底45—起使用的其它材料的非限制性示例。得到其中在溝槽79中形成例如多晶或非晶硅內(nèi)含物83 的結(jié)構(gòu)218。通過考慮圖6-18，將認(rèn)識(shí)到的是內(nèi)含物83可以具有柱狀或柱體狀或葉片狀構(gòu)造，即，其寬度80通常顯著小于其高度791，并且顯著小于其在與圖6和圖15-23的平面垂直的方向上的深度，如在圖7-14的平面圖中可以看到的?，F(xiàn)在參考圖19的制造階段119，位于另一墊層70上方的圖18中示出的那部分層 82被去除，多晶或非晶硅內(nèi)含物83未受影響?？梢允褂萌魏纹矫婊夹g(shù)。在光致抗蝕劑 (未示出)和多晶或非晶硅層82的蝕刻(所謂的抗蝕劑背蝕刻技術(shù))之前的光致抗蝕劑涂敷是適當(dāng)平面化工藝的非限制性示例，但是還可以使用諸如化學(xué)機(jī)械拋光(CMP)的其它平面化技術(shù)來去除層70上方的層82的多余部分。此外，墊層70可用作平面化蝕刻終止層或拋光終止層，并且促進(jìn)平面化工藝。得到結(jié)構(gòu)219。現(xiàn)在參考圖20的制造階段120，通過短暫(例如，硅)蝕刻來去除在多晶或非晶硅內(nèi)含物83的頂部的部分84。被去除的部分84包括在溝槽79 (參見圖19)中并更優(yōu)選地位于SC表面57上方的內(nèi)含物83的頂部，但是還可以使用更深或更淺的蝕刻。所使用的特定蝕刻劑將取決于內(nèi)含物83的材料的選擇，并且在本領(lǐng)域的技術(shù)人員的能力范圍內(nèi)。在內(nèi)含物83是多晶或非晶硅的情況下，HBr和/或HCl是適當(dāng)?shù)奈g刻劑。得到結(jié)構(gòu)220?，F(xiàn)在參考圖21的制造階段121，在制造階段120中暴露的那部分(例如，多晶或非晶硅)內(nèi)含物83例如被氧化以在電介質(zhì)(例如，氧化硅)區(qū)域78內(nèi)嵌入的電隔離(例如， 多晶或非晶硅)內(nèi)含物65上形成電介質(zhì)區(qū)85，從而形成并入電隔離(例如，多晶或非晶硅) 內(nèi)含物65的寬度622和深度624(參見圖6)或781(參見圖21)的圖6和圖21中圖示的復(fù)合電介質(zhì)(隔離)區(qū)域(CDR)62。得到結(jié)構(gòu)221?，F(xiàn)在參考圖22的制造階段122，在復(fù)合電介質(zhì)區(qū)域(CDR)62上形成優(yōu)選地為氮化硅并且具有厚度87的另一電介質(zhì)層86。得到結(jié)構(gòu)222?，F(xiàn)在參考圖23的制造階段123，使用本領(lǐng)域中眾所周知的手段來方便地在ADR 46 中形成有源器件M。在該示例中，有源器件對(duì)是分別具有觸點(diǎn)26J8的源極-漏極(或漏極-源極)區(qū)域25、27以及在溝道四上方具有柵極30的柵極電介質(zhì)31的M0SFET，但是這僅僅是以示例的方式，并且不意在是限制性的，并且在圖15-23的任何制造階段115-123 之前或期間，可以等同地在ADR 60中形成任何其它類型的有源器件。雖然層86被示為被并入圖23的⑶R 62的上部分中，但是通常與有源器件M的制備相關(guān)地將墊層68、70和層 86并入場(chǎng)氧化物區(qū)中或用場(chǎng)氧化物區(qū)來替換，并且通常在圖23中被忽略。在接合墊區(qū)域 60中的⑶R 62上方與有源器件M的觸點(diǎn)沈、28同時(shí)方便地形成接合墊35，但是在其它實(shí)施例中，可以在制造工藝中更早地或更晚地形成接合墊35。任何序列是實(shí)用的。有或沒有各種穩(wěn)定化摻雜劑的情況下，期望具在例如并且并不意在是限制性的氧化硅、氮化硅或其組合的鈍化層40被施加在接合墊區(qū)域60和ADR 46上。得到結(jié)構(gòu)223。然后，電子元件44 基本上被完成。指示了例如漏極金屬化區(qū)域觀和接合墊區(qū)35之間的互連41。因?yàn)榭梢詫?⑶R 62放置得非常接近于ADR46，例如在ADR 46的約20微米內(nèi)，所以可以使得接合墊區(qū)域 60與ADR 46之間的長度39的耦合區(qū)域38非常短。內(nèi)含物65可以具有在約2至200的范圍內(nèi)、更方便地約15至50并且優(yōu)選地約20 至30的縱橫比，其被定義為其垂直高度除以其水平寬度80(參見圖6和21-23)，但是還可以使用更大和更小的值。其在與圖6和圖20-23的平面垂直的方向上的長度可以比寬度80 大很多倍，并且將取決于覆蓋⑶R 62的接合墊35的橫向尺寸，如通過檢查在圖7-14中呈現(xiàn)的平面圖能夠認(rèn)識(shí)到的。圖2416示出了根據(jù)本發(fā)明的其它實(shí)施例的通過適用于支撐一個(gè)或多個(gè)接合墊 35的在圖6和圖7-14的⑶R 62的不同制造階段處的半導(dǎo)體襯底45的橫截面圖。 與圖2446相關(guān)地，采用用相同的附圖標(biāo)記來標(biāo)識(shí)與圖15-23的那些類似的各種區(qū)域并且通過使用用符號(hào)撇(‘)補(bǔ)充的相同附圖標(biāo)記來標(biāo)識(shí)與圖15-23的那些類似但可能在某些方面不同的各種區(qū)域約定。例如，襯底45可以是相同的，并且因此在附圖M-26中用與在圖15-23中相同的附圖標(biāo)記45來標(biāo)識(shí)，而圖M-26的溝槽74'和柱體76'雖然類似于圖 15-23的溝槽74和柱體76，但可能略有不同，因此用具有附加的(‘)的相同附圖標(biāo)記來標(biāo)識(shí)。產(chǎn)生結(jié)構(gòu)224的圖M的制造階段IM類似于產(chǎn)生結(jié)構(gòu)216的圖16的制造階段116，并且在本文中通過引用并入了其討論及其前一制造階段115。在制造階段IM和結(jié)構(gòu)2M方面不同的是，選擇溝槽寬度75'和柱體寬度77'(借助于調(diào)整掩膜開口 73')，使得在圖25 的后續(xù)制造階段125中，SC襯底柱體76'沒有如在圖17的制造階段117中一樣被氧化至完成，而是將寬度93的未氧化SC襯底柱體92 (參見圖2 留在原位未動(dòng)(undisturbed)， 嵌入包含寬度80'的空隙溝槽79'的氧化物區(qū)域78'。寬度80'可以與圖17-23的寬度 80相同或不同。如圖17的制造階段117的情況一樣，在圖25的制造階段125中，溝槽74' 隨著氧化的進(jìn)行而變窄。選擇溝槽寬度75'和柱體寬度77'(通過初始掩膜開口 73'和間距的適當(dāng)選擇)，使得由柱體76'的部分氧化形成的氧化物區(qū)域沒有閉合，而是在相鄰的氧化物柱體78'之間留下寬度80'的空溝槽或空隙79'。寬度80'在約0. 2至5. 0微米的范圍內(nèi)是實(shí)用的，更方便地在約0. 2至3. 0微米的范圍內(nèi)，并且優(yōu)選地在約0. 3至0. 7 微米的范圍內(nèi)，但是還可以使用更寬或更窄的空隙。舉例來說且并不意圖是限制性的，為了在留下寬度93的未動(dòng)SC襯底柱體92的同時(shí)獲得約0.5微米的寬度80'的空隙溝槽79'， 使用被約3. 7微米的初始襯底柱體寬度77'分離的約4. 5微米(參見圖24)的初始溝槽寬度75'，假設(shè)SC襯底柱體76'的氧化在其在制造階段125中被完全轉(zhuǎn)換成氧化物之前被終止。通過調(diào)整初始溝槽寬度75'和柱體寬度77'及氧化時(shí)間，在SC襯底柱體76'在嵌入在電介質(zhì)區(qū)域78'內(nèi)留下寬度93的SC襯底柱體92的同時(shí)被部分地轉(zhuǎn)換成氧化物之后，能夠獲得殘留空隙溝槽79'的不同寬度80'。從圖25的制造階段125得到結(jié)構(gòu)225。 然后，結(jié)構(gòu)225經(jīng)歷與圖18-23相關(guān)聯(lián)的基本上相同的制造階段，并且其討論被通過弓I用并入此處。圖沈的制造階段1 與圖23的制造階段123類似，不同之處在于寬度93和間距 94的殘留SC襯底柱體92被并入電子元件44'的⑶R 62'中?？梢栽冖荝 62'和接合墊 35的形成之前、期間或之后形成有源器件M。圖27-31示出了根據(jù)本發(fā)明的其它實(shí)施例的通過適用于支撐一個(gè)或多個(gè)接合墊 35的在圖6和圖7-14的⑶R 62的不同制造階段127-131的半導(dǎo)體襯底45的橫截面圖。 與圖27-31相關(guān)地，采用用相同附圖標(biāo)記來標(biāo)識(shí)與圖15-23的那些類似的各種區(qū)域并且通過使用用雙引號(hào)(“)補(bǔ)充的相同附圖標(biāo)記來標(biāo)識(shí)與圖15-23的那些類似但可能在某些方面不同的各種區(qū)域的約定。例如，襯底45可以是相同的，并且因此在圖27-31中用與在圖15-23中相同的附圖標(biāo)記45來標(biāo)識(shí)，而圖27-31的溝槽74"和柱體76"雖然類似于圖 15-23的溝槽74和柱體76，但可能略有不同，并且因此用具有附加的(“)的相同附圖標(biāo)記來標(biāo)識(shí)。產(chǎn)生結(jié)構(gòu)227的圖27的制造階段127類似于產(chǎn)生結(jié)構(gòu)216的圖16的制造階段 116，并且在此處通過引用并入其討論及前一制造階段115。圖27的制造階段127和結(jié)構(gòu) 227中的不同之處在于，選擇溝槽寬度75"和柱體寬度77"(借助于調(diào)整掩膜開口 73“)， 使得在圖觀的后續(xù)制造階段1 中，可以通過沉積而不是襯底柱體76"的氧化來產(chǎn)生電介質(zhì)區(qū)域78"和空隙79"。在圖27的制造階段127中，在襯底45中將襯底柱體76"(包括覆蓋柱體76"的頂部上的墊層68、78的部分)所分離的寬度75"的溝槽74"蝕刻至深度 741〃。得到結(jié)構(gòu)227?，F(xiàn)在參考圖觀的制造階段128，優(yōu)選地共形地在結(jié)構(gòu)227上形成厚度97的電介質(zhì)層96。CVD氧化硅是用于層96的適當(dāng)材料?？梢允褂萌魏蜟VD工藝，但是采用TEOS的沉積是方便的。選擇厚度97，使得層96涂敷溝槽74"的側(cè)壁，留下基本上在中心處位于溝槽74〃內(nèi)的寬度80〃的未填充空隙79〃。得到結(jié)構(gòu)228?，F(xiàn)在參考圖四的制造階段129，在結(jié)構(gòu)2 上形成類似于圖18的層82的厚度 81〃的層82"，從而以與針對(duì)圖18的制造階段118的空隙溝槽74和內(nèi)含物83所描述的大致相同的方式來填充空隙溝槽74并且產(chǎn)生內(nèi)含物83，其討論被通過引用并入此處。得到結(jié)構(gòu)229。雖然圖四的制造階段129圖示了在層82"的沉積期間將掩膜72留在原位的情況，但在其它實(shí)施例中，可以在這樣的沉積之前去除掩膜層72。任何一個(gè)布置或序列是實(shí)用的?，F(xiàn)在參考圖30的制造階段130，以與先前已經(jīng)結(jié)合圖19的制造階段119描述的大致相同的方式將結(jié)構(gòu)2 平面化，其討論被通過引用并入此處。得到結(jié)構(gòu)230。還利用存在另一接合墊層70的優(yōu)點(diǎn)，另一接合墊層70提供方便的平面化拋光終止層和/或蝕刻終止層。然后，使結(jié)構(gòu)230經(jīng)歷與圖20-23的制造階段120-123類似的制造階段，其討論被通過引用并入此處，最后到達(dá)與圖23的制造階段123類似的圖31的制造階段131，不同之處在于，寬度93〃和間距94〃的殘留SC襯底柱體92〃被并入電子元件44〃的⑶R 62〃中。在其中具有基本上未氧化襯底柱體92"的沉積電介質(zhì)區(qū)78"中提供寬度80"和分隔89"及中心間距66"的多晶或非晶內(nèi)含物65"。多晶或非晶內(nèi)含物65"是電浮的，并且殘留襯底柱體 92〃通過墊層70、68的至少一部分70"和68"和層86或其隨后形成的等價(jià)物來與接合墊 35分離，從而限制其耦合到由接合墊35產(chǎn)生的E-M場(chǎng)?？梢栽冖荝 62"和接合墊35的形成之前、期間或之后形成有源器件對(duì)。根據(jù)第一實(shí)施例，提供了電子元件04、44'、44")，包括半導(dǎo)體(SC)襯底05)， 該半導(dǎo)體(SC)襯底0 具有第一熱膨脹系數(shù)(TEC)以及有源器件區(qū)域G6)和接合墊區(qū)域 (60)；位于接合墊區(qū)域(60)中的接合墊(35)；接合墊區(qū)域(60)中位于在接合墊(35)下面并且包括具有第TEC的絕緣材料(78、78'、78〃)的復(fù)合電介質(zhì)區(qū)域(62、62'、62")；在復(fù)合電介質(zhì)區(qū)域(62、62'、62〃 )內(nèi)的另一材料(82、82〃 ；83,83")的內(nèi)含物(65、65'、 65〃)，另一材料(82、82〃 ；83,83")具有小于第二 TEC的第三TEC，其中，內(nèi)含物(65、 65'、65")與襯底05)和接合墊(35)電隔離；以及位于有源器件區(qū)06)中并且接近復(fù)合電介質(zhì)區(qū)域(62、62'、62〃)的有源器件(M)，具有通過互連Gl、41'、41〃)電耦合到接合墊(3 的第一端子。根據(jù)另一實(shí)施例，襯底0 包括硅或鍺或其組合，并且內(nèi)含物(65、65'、65")包括硅或鍺或其組合的非單晶硅形式。根據(jù)另一實(shí)施例，內(nèi)含物(65、 65' ,65')具有在約0.2至5.0微米范圍內(nèi)的寬度(80)。根據(jù)另一實(shí)施例，內(nèi)含物(65、 65'、65")具有寬度(80)以及其寬度(80)的約13-16倍的中心線至中心線間距(66)。 根據(jù)另一實(shí)施例，內(nèi)含物(65、65'、65")具有在約2至200的范圍內(nèi)的縱橫比。根據(jù)另一實(shí)施例，內(nèi)含物(65、65'、65")具有在約15至50的范圍內(nèi)的縱橫比。根據(jù)另一實(shí)施例，內(nèi)含物(65、65'、65")具有在約20至30的范圍內(nèi)的縱橫比。根據(jù)另一實(shí)施例，內(nèi)含 ^ (65,65'、65〃)在平面圖中包括多個(gè)基本上平行的葉片狀形狀(65-1、65-2、65-；3)。根據(jù)另一實(shí)施例，內(nèi)含物(65- 在平面圖中具有朝著有源器件取向的長尺寸。根據(jù)另一實(shí)施例，內(nèi)含物(65-1)具有在平面圖中不朝著有源器件取向的長尺寸。根據(jù)另一實(shí)施例，內(nèi)含物(65-6、65-7、65-8)在平面圖中形成基本上同心的形狀。根據(jù)附加實(shí)施例，復(fù)合電介質(zhì)區(qū)域(62、62'、62")位于有源器件區(qū)域G6)的約20微米或更小內(nèi)。根據(jù)第二實(shí)施例，提供了一種用于形成電子元件04、44'、44")的方法 (151-131)，該電子元件在耦合到有源器件04)的接合墊(3 的下方并入復(fù)合電介質(zhì)區(qū)域 (CDR) (62、62'、62")，該方法包括提供(115、124、127)具有第一熱膨脹系數(shù)(TEC)并且具有第一表面(57)的第一材料的半導(dǎo)體襯底(45)，其中，襯底0 在其中具有適用于接納有源器件04)的第一區(qū)域06)和適用于接納接合墊(35)的第二區(qū)域(60)；在第二區(qū)域 (60)上形成(115、124、127)掩膜(72)，該掩膜具有第一寬度(75、75'、75〃)的間隔開的開口(73、73'、73")；在襯底G5)中將基本上第一寬度(75、75'、75")的間隔開的溝槽 (74,74'、74〃 )蝕刻(116、1M、127)至第一深度(741、741")，在溝槽(74、74'、74〃)與溝槽(74、74'、74")下面的襯底0 材料的其它部分之間留下基本上未動(dòng)的襯底G5) 材料的柱體(76、76'、76〃 );在溝槽(74、74'、74〃)中形成(117、125、128)具有第二 TEC的電介質(zhì)(78、78'、78")，使得在電介質(zhì)(78、78'、78")中存在從第一表面(57)延伸到溝槽(74、74'、74")中但不延伸到溝槽(74、74'、74")下面的襯底05)材料的其它部分的基本上在中心處定位的空隙(79、79'、79")；用相對(duì)于襯底G5)電浮的并且具有小于第二 TEC的第三TEC的內(nèi)含物材料(83、83〃 ；65,65'、65〃)來填充(118、129)溝槽(74、74'、74〃)，其中，電介質(zhì)(78、78'、78〃)和電浮內(nèi)含物材料(83、83〃 ；65、65'、 65")的組合在其中形成適合于支撐接合墊(3 的復(fù)合電介質(zhì)區(qū)域(62、62'、62")；在接近復(fù)合電介質(zhì)區(qū)域(62、62'、62")的有源器件區(qū)域G6)中形成(123、126、131)有源器件(M)，其中，有源器件04)具有第一端子08)；與內(nèi)含物材料(83、83" ；65,65'、65") 電隔離地在電介質(zhì)(78、78'、78〃 )和內(nèi)含物材料(83、83" ；65,65'、65〃)上方在電介質(zhì)區(qū)域(62、62'、62〃 )上形成(123、126、131)接合墊(35)；以及將接合墊(35)電耦合到有源器件的第一端子08)。根據(jù)另一實(shí)施例，內(nèi)含物材料(82、82" ；83,83" ；65,65'、65") 包括硅或鍺或其組合。根據(jù)另一實(shí)施例，第一材料包括硅或鍺或其組合。根據(jù)另一實(shí)施例， 內(nèi)含物材料(82、82" ；83,83" ；65,65'、65")在平面圖中具有下述形狀，該形狀包括一個(gè)或多個(gè)基本上連續(xù)平行的多個(gè)行(65-1、65-幻或中斷的多個(gè)基本上平行的行(65-3)、或多個(gè)“L”或“T”狀的行(65-4、65-5)、或多個(gè)行(65-5)的X-Y狀陣列、或同心矩形、同心圓或同心多邊形(65-6、65-7、65-8)。根據(jù)第三實(shí)施例，提供了一種電子器件G4、44'、44")，包括在其中具有接合墊區(qū)域(60)和有源器件區(qū)域G6)的半導(dǎo)體襯底05)；與襯底05)電隔離的接合墊(35)；在襯底G5)上的接合墊區(qū)域(60)中并且在接合墊(35)下面的復(fù)合電介質(zhì)區(qū)域(62、62'、 62")，其中，復(fù)合電介質(zhì)區(qū)域(62、62'、62〃 )包括絕緣電介質(zhì)區(qū)域(78、78'、78〃、85、 68、70、86)和非單晶半導(dǎo)體內(nèi)含物區(qū)域(65、65'、65〃 )，內(nèi)含物區(qū)域(65、65‘、65〃)通過絕緣電介質(zhì)區(qū)域(78,78'、78〃、85、68、70、86)的一部分與接合墊(35)和襯底(45)電隔離；以及通過互連Gl、41'、41")電耦合到接合墊(35)的有源器件區(qū)域G6)中的有源器件04)。根據(jù)另一實(shí)施例，襯底G5)具有小于約0. lOhm-cm的電阻率。根據(jù)另一實(shí)施例，接合墊區(qū)域(60)通過小于或等于約20微米的長度(39)的耦合區(qū)域(38)與有源器件區(qū)域G6)分離。根據(jù)另一實(shí)施例，內(nèi)含物區(qū)域(65、65'、65")在指向有源器件區(qū)域06) 的方向上取向的半導(dǎo)體材料(8 的平面圖中包括多個(gè)基本上平行的行(65-2)。雖然在本發(fā)明的前述詳細(xì)描述中已經(jīng)提出了至少一個(gè)示例性實(shí)施例，但應(yīng)當(dāng)認(rèn)識(shí)到存在許多修改。還應(yīng)當(dāng)認(rèn)識(shí)到示例性實(shí)施例僅僅是示例，并且并不意在以任何方式限制本發(fā)明的范圍、適用性或構(gòu)造。相反，前述詳細(xì)描述將為本領(lǐng)域的技術(shù)人員提供用于實(shí)現(xiàn)本發(fā)明的示例性實(shí)施例的方便路線圖，應(yīng)當(dāng)理解，在不脫離所附權(quán)利要求書及其合法等價(jià)物中闡述的本發(fā)明的范圍的情況下對(duì)在示例性實(shí)施例中描述的元件的功能和布置進(jìn)行各種修改。
權(quán)利要求
1.一種電子元件，包括半導(dǎo)體(SC)襯底，所述半導(dǎo)體(SC)襯底具有第一熱膨脹系數(shù)(TEC)以及有源器件區(qū)域和接合墊區(qū)域；接合墊，所述接合墊位于所述接合墊區(qū)域中；復(fù)合電介質(zhì)區(qū)域，所述復(fù)合電介質(zhì)區(qū)域在所述接合墊區(qū)域中位于所述接合墊下面，并且包括具有第二 TEC的絕緣材料；所述復(fù)合電介質(zhì)區(qū)域內(nèi)的另一材料的內(nèi)含物，所述另一材料具有小于所述第二 TEC的第三TEC，其中，所述內(nèi)含物與所述襯底和所述接合墊電隔離；以及有源器件，位于所述有源器件區(qū)域中并且接近所述復(fù)合電介質(zhì)區(qū)域，具有通過互連被電耦合到所述接合墊的第一端子。
2.根據(jù)權(quán)利要求1所述的電子元件，其中，所述襯底包括硅或鍺或其組合，并且所述內(nèi)含物包括硅或鍺或其組合的非單晶形式。
3.根據(jù)權(quán)利要求1所述的電子元件，其中，所述內(nèi)含物具有在約0.2至5. 0微米范圍內(nèi)的寬度。
4.根據(jù)權(quán)利要求3所述的電子元件，其中，所述內(nèi)含物具有寬度以及其寬度的約13 16倍的中心線至中心線間距。
5.根據(jù)權(quán)利要求1所述的電子元件，其中，所述內(nèi)含物具有在約2至200范圍內(nèi)的縱橫比。
6.根據(jù)權(quán)利要求5所述的電子元件，其中，所述內(nèi)含物具有在約15至50范圍內(nèi)的縱橫比。
7.根據(jù)權(quán)利要求6所述的電子元件，其中，所述內(nèi)含物具有在約20至30范圍內(nèi)的縱橫比。
8.根據(jù)權(quán)利要求1所述的電子元件，其中，所述內(nèi)含物在平面圖中包括多個(gè)基本上平行的葉片狀形狀。
9.根據(jù)權(quán)利要求8所述的電子元件，其中，所述內(nèi)含物具有在平面圖中朝著所述有源器件取向的長尺寸。
10.根據(jù)權(quán)利要求8所述的電子元件，其中，所述內(nèi)含物具有在平面圖中不朝著所述有源器件取向的長尺寸。
11.根據(jù)權(quán)利要求1所述的電子元件，其中，所述內(nèi)含物在平面圖中形成基本上同心的形狀。
12.根據(jù)權(quán)利要求1所述的電子元件，其中，所述復(fù)合電介質(zhì)區(qū)域位于所述有源器件區(qū)域的約20微米或更小內(nèi)。
13.一種用于形成電子元件的方法，所述電子元件在耦合到有源器件的接合墊下方并入復(fù)合電介質(zhì)區(qū)域(CDR)，所述方法包括提供具有第一熱膨脹系數(shù)(TEC)并且具有第一表面的第一材料的半導(dǎo)體襯底，其中， 所述襯底在其中具有適用于接納所述有源器件的第一區(qū)域和適用于接納所述接合墊的第二區(qū)域；在所述第二區(qū)域上形成掩膜，所述掩膜具有第一寬度的間隔開的開口 ； 在所述襯底中將基本上所述第一寬度的間隔開的溝槽蝕刻至第一深度，在所述溝槽與所述溝槽下面的襯底材料的其它部分之間留下基本上未動(dòng)的襯底材料的柱體；在所述溝槽中形成具有第二 TEC的電介質(zhì)，使得在所述電介質(zhì)中存在從所述第一表面延伸到所述溝槽中而不延伸到所述溝槽下面的所述襯底材料的其它部分中的基本上在中心定位的空隙；用相對(duì)于所述襯底電浮的并且具有小于所述第二 TEC的第三TEC的內(nèi)含物材料來填充溝槽，其中，所述電介質(zhì)和所述電浮內(nèi)含物材料的組合在其中形成適用于支撐所述接合墊的所述復(fù)合電介質(zhì)區(qū)域；在接近所述復(fù)合電介質(zhì)區(qū)域的有源器件區(qū)域中形成有源器件，其中，所述有源器件具有第一端子；與所述內(nèi)含物材料電隔離地在所述電介質(zhì)和內(nèi)含物材料上方在所述復(fù)合電介質(zhì)區(qū)域上形成所述接合墊；以及將所述接合墊電耦合到所述有源器件的所述第一端子。
14.根據(jù)權(quán)利要求13所述的方法，其中，所述內(nèi)含物材料包括硅或鍺或其組合。
15.根據(jù)權(quán)利要求14所述的方法，其中，所述第一材料包括硅或鍺或其組合。
16.根據(jù)權(quán)利要求13所述的方法，其中，所述內(nèi)含物材料具有平面圖形狀，所述平面圖形狀包括一個(gè)或多個(gè)基本上連續(xù)平行的多個(gè)行或中斷的多個(gè)基本上平行的行、或多個(gè)“L” 或“T”狀的行、或多個(gè)行的X-Y狀陣列、或同心矩形、同心圓或同心多邊形。
17.一種電子器件，包括半導(dǎo)體襯底，所述半導(dǎo)體襯底在其中具有接合墊區(qū)域和有源器件區(qū)域；接合墊，所述接合墊與所述襯底電隔離；復(fù)合電介質(zhì)區(qū)域，所述復(fù)合電介質(zhì)區(qū)域在所述襯底上的所述接合墊區(qū)域中并且在所述接合墊下面，其中，所述復(fù)合電介質(zhì)區(qū)域包括絕緣電介質(zhì)區(qū)域和非單晶半導(dǎo)體內(nèi)含物區(qū)域， 所述內(nèi)含物區(qū)域通過所述絕緣電介質(zhì)區(qū)域的多個(gè)部分與所述接合墊和所述襯底電隔離；以及所述有源器件區(qū)域中的有源器件，通過互連電耦合到所述接合墊。
18.根據(jù)權(quán)利要求17所述的器件，其中，所述襯底具有小于約0.lOhm-cm的電阻率。
19.根據(jù)權(quán)利要求18所述的器件，其中，所述接合墊區(qū)域通過長度小于或等于約20微米的的耦合區(qū)域與所述有源器件區(qū)域分離。
20.根據(jù)權(quán)利要求18所述的器件，其中，所述內(nèi)含物區(qū)域包括在指向所述有源器件區(qū)域的方向上取向的半導(dǎo)體材料的平面圖中的多個(gè)基本上平行的行。
全文摘要
期望在公共襯底(45)上具有有源器件區(qū)域(46)和接合墊(BP)區(qū)域(60)的電子元件(44、44′、44″)包括BP(35)下面的電介質(zhì)區(qū)域以隨著電子元件(44、44′、44″)被縮放至較高的功率和/或工作頻率來減小BP(35)及其互連(41)的寄生阻抗。由純(例如，僅氧化物)電介質(zhì)區(qū)域(36′)產(chǎn)生的機(jī)械應(yīng)力可能負(fù)面地影響性能、制造合格率、墊與器件接近度和所占用面積。這可以通過提供具有比其中它們所嵌入的電介質(zhì)材料(78、78′、78″)小的熱膨脹系數(shù)(TEC)和/或接近襯底(45)TEC的電隔離內(nèi)含物(65、65′、65″)的復(fù)合電介質(zhì)區(qū)(62、62′、62″)來避免。對(duì)于硅襯底(45)而言，多晶或非晶硅適用于內(nèi)含物(65、65′、65″)和用于電介質(zhì)材料(78、78′、78″)的氧化硅。內(nèi)含物(65、65′、65″)優(yōu)選地具有通過電介質(zhì)材料(78、78′、78″)隔離并被包含在電介質(zhì)材料(78、78′、78″)內(nèi)的葉片狀形狀中。
文檔編號(hào)H01L21/768GK102239552SQ200980148878
公開日2011年11月9日 申請(qǐng)日期2009年11月25日 優(yōu)先權(quán)日2008年12月4日
發(fā)明者任小偉, 杰弗里·K·瓊斯, 瑪格麗特·A·希馬諾夫斯基, 科林·克爾, 米歇爾·L·米耶拉, 韋恩·R·布格爾, 馬克·A·貝內(nèi)特 申請(qǐng)人:飛思卡爾半導(dǎo)體公司