集成電路中的替換柵極（rpg）工藝期間減小閃存器件的多晶硅損失的結(jié)構(gòu)和方法
【專利摘要】本發(fā)明涉及集成電路(IC)，IC包括布置在半導(dǎo)體襯底上方的具有一對分裂柵極閃存單元的閃存器件區(qū)。該一對分裂柵極閃存單元分別具有控制柵極(CG)，CG包括多晶硅柵極和上面的硅化物層。外圍電路包括一個或多個高k金屬柵極(HKMG)晶體管，外圍電路布置在與閃存器件區(qū)橫向偏移的位置處的半導(dǎo)體襯底上方。一個或多個HKMG晶體管具有金屬柵電極，金屬柵電極的上表面低于硅化物層的上表面。本發(fā)明也提供了制造IC的方法。本發(fā)明還涉及集成電路中的替換柵極(RPG)工藝期間減小閃存器件的多晶硅損失的結(jié)構(gòu)和方法。
【專利說明】
集成電路中的替換柵極(RPG)工藝期間減小閃存器件的多晶娃損失的結(jié)構(gòu)和方法
技術(shù)領(lǐng)域
[0001 ] 本發(fā)明的實施例涉及集成電路器件，更具體地，涉及集成電路中的替換柵極(RPG)工藝期間減小閃存器件的多晶硅損失的結(jié)構(gòu)和方法。
【背景技術(shù)】
[0002]在過去的幾十年間，半導(dǎo)體制造工業(yè)已經(jīng)經(jīng)歷了指數(shù)增長。在半導(dǎo)體演化的過程中，用于半導(dǎo)體器件的最小部件尺寸已經(jīng)隨時間減小，從而有助于使集成電路(IC)上的每單元面積的半導(dǎo)體器件的數(shù)量一代一代地增加。這種器件“縮小”允許工程師將更多器件和更多相應(yīng)的功能封裝到更新一代的IC上，并且因此是現(xiàn)代數(shù)字時代的基礎(chǔ)動力之一。已經(jīng)幫助改進IC的功能的另一進步是用金屬柵極代替?zhèn)鹘y(tǒng)的多晶硅柵極，以及用所謂的高k電介質(zhì)代替?zhèn)鹘y(tǒng)的二氧化硅柵極電介質(zhì)。鑒于二氧化硅具有約3.9的介電常數(shù)，高k電介質(zhì)具有大于3.9的介電常數(shù)，這有助于減小柵極泄漏并且允許對晶體管的更快的切換。

【發(fā)明內(nèi)容】

[0003]本發(fā)明的實施例提供了一種集成電路(1C)，包括:閃存器件區(qū)，布置在半導(dǎo)體襯底上方，所述閃存器件區(qū)包括一對分裂柵極閃存單元，其中，所述一對分裂柵極閃存單元分別具有控制柵極(CG)，所述控制柵極(CG)包括多晶硅柵極和上面的硅化物層；以及外圍電路，包括一個或多個高k金屬柵極(HKMG)晶體管，所述外圍電路布置在與所述閃存器件區(qū)橫向偏移的位置處的所述半導(dǎo)體襯底上方，其中，所述一個或多個HKMG晶體管具有金屬柵電極，所述金屬柵電極的上表面低于所述硅化物層的上表面。
[0004]本發(fā)明的另一實施例提供了一種形成集成電路(IC)的方法，包括:在半導(dǎo)體襯底上面的嵌入式閃存器件區(qū)內(nèi)的多晶硅柵極上方形成氮化硅硬掩模；在與所述嵌入式閃存器件區(qū)橫向分隔開的外圍區(qū)中的所述半導(dǎo)體襯底上方形成一個或多個HKMG晶體管器件，其中，所述一個或多個HKMG晶體管器件分別包括金屬柵電極；以及在所述多晶硅柵極的上表面內(nèi)形成硅化物層，其中，所述硅化物層的上表面垂直地位于所述金屬柵電極的上表面上面。
[0005]本發(fā)明的又一實施例提供了一種集成電路(1C)，包括:閃存器件區(qū)和外圍區(qū)，通過偽區(qū)分隔開；一對分裂柵極閃存單元，包括控制柵極(CG)，所述一對分裂柵極閃存單元設(shè)置在所述閃存器件區(qū)上方，所述控制柵極(CG)包括多晶硅層和上面的硅化物層，其中，所述CG的厚度大于所述硅化物層的厚度；HKMG(高k金屬柵極)邏輯電路，設(shè)置在所述外圍區(qū)上方，并且所述HKMG邏輯電路具有HKMG晶體管器件，所述HKMG晶體管器件具有柵電極，所述柵電極的上表面垂直地位于所述硅化物層的上表面下方；以及偽結(jié)構(gòu)，定位在所述一對分裂柵極閃存單元和所述HKMG邏輯電路之間，其中，氮化硅(SiN)硬掩模設(shè)置在所述偽結(jié)構(gòu)的上表面上。
【附圖說明】
[0006]當結(jié)合附圖進行閱讀時，從以下詳細描述可最佳理解本發(fā)明的各方面。應(yīng)該注意，根據(jù)工業(yè)中的標準實踐，各個部件未按比例繪制。實際上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。
[0007]圖1示出了根據(jù)本發(fā)明的一些實施例的包括閃存器件區(qū)和外圍區(qū)的集成電路的截面圖。
[0008]圖2示出了嵌入式閃存器件的一些實施例的框圖。
[0009]圖3示出了嵌入式閃存器件的一些實施例的頂視圖。
[0010]圖4示出了根據(jù)本發(fā)明的一些實施例的包括閃存器件區(qū)、偽區(qū)和外圍區(qū)的集成電路的截面圖。
[0011]圖5示出了根據(jù)本發(fā)明的制造集成電路的方法的一些實施例的流程圖。
[0012]圖6至圖14示出了提供用于示出圖5的方法的處于各個制造階段的集成電路的一些實施例的截面圖。
【具體實施方式】
[0013]以下公開內(nèi)容提供了許多用于實現(xiàn)本發(fā)明的不同特征的不同實施例或?qū)嵗Ｏ旅婷枋隽私M件和布置的具體實例以簡化本發(fā)明。當然，這些僅僅是實例，而不旨在限制本發(fā)明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接觸形成的實施例，并且也可以包括在第一部件和第二部件之間可以形成額外的部件，從而使得第一部件和第二部件可以不直接接觸的實施例。此外，本發(fā)明可在各個實例中重復(fù)參考標號和/或字符。該重復(fù)是為了簡單和清楚的目的，并且其本身不指示所討論的各個實施例和/或配置之間的關(guān)系。
[0014]而且，為便于描述，在此可以使用諸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空間相對術(shù)語，以描述如圖所示的一個元件或部件與另一個(或另一些)元件或部件的關(guān)系。除了圖中所示的方位外，空間相對術(shù)語旨在包括器件在使用或操作中的不同方位。裝置可以以其他方式定向(旋轉(zhuǎn)90度或在其他方位上)，而本文使用的空間相對描述符可以同樣地作相應(yīng)的解釋。
[0015]半導(dǎo)體制造工業(yè)中的趨勢是將不同的集成芯片組件(例如，多種類型的半導(dǎo)體器件)集成到單個集成電路(IC)上。這種集成可以有利地降低制造成本，簡化制造工序，以及增大最終產(chǎn)品的性能。嵌入式閃存可以集成閃存單元和其他類型的半導(dǎo)體器件，嵌入式閃存是其中集成是有利的技術(shù)的一個實例。
[0016]傳統(tǒng)的閃存單元和相應(yīng)的邏輯器件形成為具有由二氧化硅柵極介電層絕緣的多晶硅柵極。然而，隨著半導(dǎo)體部件尺寸變得更小，這種嵌入式閃存器件的邏輯器件正達到性能極限。因此，高k金屬柵極(HKMG)技術(shù)已經(jīng)成為下一代嵌入式閃存器件中的邏輯器件的一個領(lǐng)先者。HKMG技術(shù)采用金屬柵極，金屬柵極通過具有高介電常數(shù)k (相對于二氧化硅)的材料與下面的襯底分隔開。高k電介質(zhì)減小泄漏電流并且增大最大漏極電流，并且金屬柵極減輕費米能級釘扎效應(yīng)且允許在較低閾值電壓下采用柵極。此外，高k電介質(zhì)和金屬柵極共同減小功耗。因此，未來一代嵌入式閃存的目標是集成具有多晶硅柵極的閃存單元和HKMG邏輯器件。
[0017]在傳統(tǒng)的HKMG替換柵極工藝(RPG)中，化學(xué)機械拋光(CMP)操作通常將半導(dǎo)體襯底之上的部件平坦化至與邏輯器件的犧牲多晶硅柵極的上表面對應(yīng)的高度。在嵌入式閃存單元中，由于CG區(qū)通常位于半導(dǎo)體襯底之上的電荷俘獲層上方，該CMP工藝將產(chǎn)生具有相對較薄的多晶硅控制柵極(CG)區(qū)的閃存器件。為了減小接觸電阻，在CMP工藝之后和在形成接觸件之前，在存儲器接觸焊盤區(qū)中的多晶硅CG區(qū)的頂面上方形成硅化物層。在該方案中，CG區(qū)的相對較薄的多晶硅可能導(dǎo)致沿著CG區(qū)的長度的全硅化物形成，從而使得來自CG的電荷泄漏至襯底。
[0018]因此，本發(fā)明針對改進的結(jié)構(gòu)和半導(dǎo)體制造的方法，其限制或防止存儲器接觸焊盤區(qū)中的CG區(qū)的薄化。該改進的方法包括將硬掩模(通常為SiN(氮化硅))保持在多晶硅CG區(qū)上方，以及實施選擇性蝕刻以去除覆蓋外圍區(qū)內(nèi)的HKMG邏輯器件內(nèi)的犧牲多晶硅柵極的氧化物硬掩模。隨后，在半導(dǎo)體襯底之上形成層間介電(ILD)層，以及實施CMP工藝以使ILD層變薄并且暴露出犧牲多晶硅柵極。然而，閃存器件在CMP工藝期間仍由硬掩模保護，并且因此減輕了多晶硅損失以確保用于CG區(qū)的足夠的多晶硅厚度，從而防止沿著CG的厚度的全硅化物形成。產(chǎn)生的嵌入式閃存器件包括具有金屬柵電極的一個或多個HKMG晶體管，金屬柵電極的上表面低于形成在多晶硅CG區(qū)中的硅化物層的上表面。
[0019]參照圖1，根據(jù)本發(fā)明的一些實施例，提供了包括閃存器件區(qū)和外圍區(qū)的集成電路(IC)的截面圖100。IC包括半導(dǎo)體襯底102 (例如，硅襯底和SOI襯底等)，半導(dǎo)體襯底102具有存儲器接觸焊盤區(qū)102a和與存儲器接觸焊盤區(qū)102a橫向分隔開的外圍區(qū)102b。在一些實施例中，外圍區(qū)102b可以通過偽區(qū)102c與存儲器接觸焊盤區(qū)102a分隔開，偽區(qū)102c包括一個或多個偽結(jié)構(gòu)(未示出)。
[0020]閃存器件區(qū)104布置在存儲器接觸焊盤區(qū)102a之上，并且外圍電路106布置在外圍區(qū)102b之上。在半導(dǎo)體襯底102上方設(shè)置第一基底介電層108a和第二基底介電層108b，第一基底介電層108a沿著存儲器接觸焊盤區(qū)102a和偽區(qū)102c延伸，第二基底介電層108b沿著外圍區(qū)102b延伸。第一基底介電層108a和第二基底介電層108b使上面的器件與半導(dǎo)體襯底102垂直地分隔開。在一些實施例中，第一基底介電層108a和第二基底介電層108b可以包括氧化物。在一些實施例中，在存儲器接觸焊盤區(qū)102a中的半導(dǎo)體襯底102內(nèi)設(shè)置淺溝槽隔離(STI)區(qū)110。STI區(qū)110包括提供相鄰的器件之間的隔離的介電材料或摻雜的半導(dǎo)體材料。
[0021]閃存器件區(qū)104包括一對分裂柵極閃存單元111，它們分別包括由電荷俘獲層116分隔開的選擇柵極(SG) 112和控制柵極(CG) 114。電荷俘獲層116在SG 112和CG 114的相鄰側(cè)壁之間延伸并且進一步在CG 114下方延伸。在一個實施例中，電荷俘獲層116包括夾在兩個二氧化硅層之間的電荷俘獲氮化硅層以產(chǎn)生共同和通常地稱為“ 0N0”的三層堆疊件。其他電荷俘獲電介質(zhì)可以包括富娃氮化物膜或娃納米粒子點的層或者包括但不限于各種化學(xué)計量的硅、氧和氮的任何膜。在一些實施例中，SG 112和CG 114由多晶硅組成。在SG 112和CG 114的上表面內(nèi)設(shè)置硅化物層118。沿著CG 114的外側(cè)壁設(shè)置間隔件材料120，并且沿著SG 112的外側(cè)壁和沿著間隔件材料120的外側(cè)壁設(shè)置側(cè)壁間隔件122。在一些實施例中，側(cè)壁間隔件122和間隔件材料120包括氮化物或氧化物。
[0022]外圍電路106包括布置在高k電介質(zhì)126上方的金屬柵極124a(p-金屬)和124b (η-金屬)。側(cè)壁間隔件122布置在半導(dǎo)體襯底102上方，沿著金屬柵極124a、124b的外側(cè)壁和沿著高k電介質(zhì)126的外側(cè)壁延伸。在高k電介質(zhì)126的相對側(cè)上的半導(dǎo)體襯底102內(nèi)設(shè)置源極/漏極區(qū)128。在源極/漏極區(qū)128之上設(shè)置硅化物接觸焊盤130。接觸件132在硅化物接觸焊盤130和硅化物層118上延伸。硅化物接觸焊盤130和硅化物層118減小接觸件132的接觸電阻。在不同器件之間橫向設(shè)置層間介電(ILD)層134。在一些實施例中，ILD層134、間隔件材料120和側(cè)壁間隔件122包括S1N (氮氧化硅)、S12 (二氧化硅)或SiN (氮化硅)。
[0023]如可以觀察到的，硅化物層118通過CG 114中的多晶硅與電荷俘獲層116分隔開。在一些實施例中，CG 114的上表面內(nèi)的硅化物層118具有第一厚度136，第一厚度136小于CG 114中的多晶硅的第二厚度138。金屬柵極124a、124b的第一上表面140比硅化物層118的第二上表面142低垂直偏移144。有利地，CG 114的第二厚度138表明硅化物層118形成在CGl 14的上部區(qū)中，從而減輕通過硅化物層118至半導(dǎo)體襯底102內(nèi)的泄漏。
[0024]圖2示出了包括嵌入式閃存區(qū)201和外圍電路204的集成電路(IC) 200的一些實施例。
[0025]嵌入式閃存區(qū)201 (例如，對應(yīng)于存儲器接觸焊盤區(qū)102a)包括閃存陣列202和存儲器接觸焊盤區(qū)212。閃存陣列202包括配置為存儲數(shù)據(jù)的閃存單元。存儲器接觸焊盤區(qū)212與閃存陣列202的單元不同，存儲器接觸焊盤區(qū)212可以在閃存陣列202和外圍電路204(例如，對應(yīng)于外圍區(qū)102b)之間提供歐姆連接。
[0026]外圍電路204包括配置為支持閃存單元的操作和/或提供其他期望的功能的邏輯器件。在圖2的實例中，外圍電路204包括閃存控制器206、輸入/輸出(I/O)電路208和其他可選擇的IC電路210(例如，諸如微控制器電路、專用集成電路(ASIC)電路、傳感器和/或微電子機械系統(tǒng)(MEMS))。高壓(HV)閃存邏輯214和/或中壓(MV)或低壓(LV)閃存邏輯216位于閃存控制器206內(nèi)。閃存陣列202的存儲單元定位至IC的存儲區(qū)，并且存儲器接觸焊盤區(qū)212和閃存控制器206的邏輯器件定位至IC的邏輯區(qū)，邏輯區(qū)通常布置在存儲區(qū)的外圍周圍。
[0027]參照圖3，提供了存儲器接觸焊盤區(qū)212和閃存陣列202的示例布局視圖300的一些實施例。
[0028]閃存陣列202包括多個閃存單元302a_302p?？刂茤艠O(CGx)和選擇柵極(SGx)在成行布置在閃存陣列202內(nèi)的閃存單元302之間延伸。選擇柵極和控制柵極延伸至上存儲器接觸焊盤區(qū)212a和下存儲器接觸焊盤區(qū)212b，上存儲器接觸焊盤區(qū)212a和下存儲器接觸焊盤區(qū)212b包括配置為電連接至上面的金屬互連層的接觸件132。
[0029]將理解，為了簡化的目的，示出的閃存陣列202示出為由十六對分裂柵極閃存單元302a-302p構(gòu)成。然而，其他閃存陣列可以由不同數(shù)量的分裂柵極閃存單元(例如，僅單個閃存單元或多達一百萬個存儲單元、十億個存儲單元等)構(gòu)成。此外，雖然示出了兩個不同的存儲器接觸焊盤區(qū)一即上存儲器接觸焊盤區(qū)212a和下存儲器接觸焊盤區(qū)212b，但是其他器件可以僅包括單個存儲器接觸焊盤區(qū)或者可以包括兩個以上的存儲器接觸焊盤區(qū)。因此，示出的布局僅是實例，并且不限制本構(gòu)思。閃存器件區(qū)104是沿著上存儲器接觸焊盤區(qū)212a的AA’的截面圖。
[0030]參照圖4，根據(jù)本發(fā)明的一些實施例，提供了在偽區(qū)102c中包括一個或多個偽結(jié)構(gòu)146的IC的截面圖400。一個或多個偽結(jié)構(gòu)146包括電惰性的選擇柵極(SG) 148、電惰性的控制柵極(CG) 150以及布置在電惰性的選擇柵極148和電惰性的控制柵極150的相鄰側(cè)壁之間的電荷俘獲層116。沿著電惰性的控制柵極150的外側(cè)壁布置間隔件材料120和側(cè)壁間隔件122。
[0031]分別在電惰性的選擇柵極148和電惰性的控制柵極150上方設(shè)置SiN(氮化硅)硬掩模152。在一些實施例中，硅化物層118的上表面與位于控制柵極150上面的硬掩模層的上表面基本上對準，同時位于選擇柵極148上面的SiN硬掩模152的上表面垂直地位于硅化物層118的上表面上面。在一些實施例中，電惰性的選擇柵極148具有面向外圍電路106的錐形側(cè)壁。一個或多個偽結(jié)構(gòu)146是將閃存器件區(qū)104和外圍電路106分隔開的區(qū)分結(jié)構(gòu)部件。
[0032]參照圖5，提供了根據(jù)本發(fā)明的一些實施例形成的用于制造集成電路的方法500的一些實施例的流程圖。
[0033]在步驟502中，在位于半導(dǎo)體襯底上面的存儲器接觸焊盤區(qū)和偽區(qū)內(nèi)的多晶硅柵極上方形成氮化娃硬掩模。
[0034]在步驟504中，在外圍區(qū)內(nèi)形成一個或多個晶體管器件，外圍區(qū)通過偽區(qū)與存儲器接觸焊盤區(qū)橫向分隔開，其中，晶體管器件包括位于犧牲柵極上面的氧化物硬掩模。
[0035]在步驟506中，沿著存儲器接觸焊盤區(qū)和偽區(qū)內(nèi)的一個或多個多晶硅柵極的外側(cè)壁形成側(cè)壁間隔件。
[0036]在步驟508中，選擇性蝕刻外圍區(qū)的氧化物硬掩模，同時保留氮化硅硬掩模。
[0037]在步驟510中，在半導(dǎo)體襯底上方形成第一 ILD (層間介電)層，以及實施CMP (化學(xué)機械拋光)以使第一 ILD層變薄并且暴露出犧牲多晶硅柵極。
[0038]在步驟512中，用金屬柵極替換犧牲多晶硅柵極。
[0039]在步驟514中，在半導(dǎo)體襯底上方形成第二 ILD層，以及實施蝕刻以暴露出存儲器接觸焊盤區(qū)中的閃存器件的部分。
[0040]在步驟516中，在多晶硅柵極的上表面內(nèi)形成硅化物層。硅化物層的形成使得硅化物層的上表面與金屬柵極的上表面垂直偏移。
[0041]在步驟518中，在半導(dǎo)體襯底上方形成第三ILD層，以及形成延伸穿過第三ILD層至硅化物層和硅化物接觸焊盤的接觸件。
[0042]有利地，通過將SiN硬掩模保留在存儲器接觸焊盤區(qū)中的閃存器件上方，閃存器件的控制柵極(CG)可以在CMP工藝期間受到保護。這確保不沿著CG的長度完全地形成硅化物層，從而減小穿過CG的硅化物的電流的泄漏。
[0043]雖然公開的方法500在本文中示出和描述為一系列的步驟和事件，但是將理解，這些步驟或事件的示出的順序不應(yīng)解釋為限制意義。例如，一些步驟可以以不同的順序發(fā)生和/或與除了本文中示出和/或描述的那些之外的其他步驟或事件同時發(fā)生。此外，可能不是所有示出的步驟對于實施本文中描述的一個或多個方面或?qū)嵤├际潜仨毜?，并且可以在一個或多個單獨的步驟和/或階段中實施本文中描述的一個或多個步驟。
[0044]參照圖6至圖14，提供了處于各個制造階段的集成電路的一些實施例的截面圖以示出圖5的方法。雖然關(guān)于方法500描述了圖6至圖14，但是將理解，圖6至圖14中公開的結(jié)構(gòu)不限于方法500，而是可以單獨作為獨立于方法500的結(jié)構(gòu)。類似地，雖然關(guān)于圖6至圖14描述了方法500，但是將理解，方法500不限于圖6至圖14中公開的結(jié)構(gòu)，而是可以單獨地獨立于圖6至圖14中公開的結(jié)構(gòu)。
[0045]圖6示出了對應(yīng)于圖5的步驟502的一些實施例的截面圖600。
[0046]如圖6所示，在閃存器件區(qū)104中的一對閃存單元111內(nèi)的多晶硅柵極(SG 112和CG 114)上方形成氮化硅(SiN)硬掩模152’。閃存器件區(qū)104位于存儲器接觸焊盤區(qū)102a中的半導(dǎo)體襯底102上面。在一些實施例中，半導(dǎo)體襯底102可以是S1、SiC(碳化硅)或藍寶石襯底。在一些實施例中，半導(dǎo)體襯底102包括晶體結(jié)構(gòu)終止于(111)晶格平面上的硅晶圓。在其他實施例中，半導(dǎo)體襯底102可以是藍寶石晶圓、碳化硅晶圓或絕緣體上硅(SOI)晶圓。
[0047]也在偽區(qū)102c中的一個或多個偽結(jié)構(gòu)146的多晶硅柵極(電惰性的SG 148和電惰性的CG 150)上方形成SiN硬掩模152’。間隔件材料120’鄰接CG 114的外側(cè)壁和電惰性的CG 150的外側(cè)壁。在一些實施例中，間隔件材料120’包括SiN。電荷俘獲層116’布置在CG 114和SG 112的相鄰側(cè)壁之間以及布置在電惰性的SG 148和電惰性的CG 150之間。電荷俘獲層116’還在CG 114下方和在電惰性的CG 150下方延伸。在一個實施例中，電荷俘獲層116’包括夾在兩個二氧化硅層之間的電荷俘獲氮化硅層以產(chǎn)生共同和通常地稱為“0N0”的三層堆疊件。其他電荷俘獲電介質(zhì)可以包括富硅氮化物膜或硅納米粒子點的層、或者包括但不限于各種化學(xué)計量的硅、氧和氮的任何膜。基底介電層108將上面的器件與半導(dǎo)體襯底102垂直分隔開。在一些實施例中，基底介電層108包括S12(二氧化硅)。形成在半導(dǎo)體襯底102內(nèi)的STI區(qū)110提供閃存器件區(qū)104中的閃存單元111與相鄰的器件的電隔離。
[0048]圖7示出了對應(yīng)于圖5的步驟504的一些實施例的截面圖700。
[0049]如圖7所示，在外圍區(qū)102b內(nèi)形成一個或多個晶體管器件702，外圍區(qū)102b通過偽區(qū)102c與閃存器件區(qū)104橫向分隔開。晶體管器件702包括犧牲柵極704和位于犧牲柵極704上面的氧化物硬掩模706。犧牲柵極704設(shè)置在高k電介質(zhì)126上方。在一些實施例中，犧牲柵極704包括多晶硅，并且氧化物硬掩模706包括Si02。在一些實施例中，高k電介質(zhì)126包括HfO (氧化鉿),HfS1 (氧化鉿硅)、HfA10 (氧化鉿鋁)或HfTaO (氧化鉿鉭)?？梢酝ㄟ^沉積工藝(例如，PVD、CVD、PECVD等)和隨后的圖案化工藝(例如，根據(jù)圖案化的掩蔽層的蝕刻工藝)形成犧牲柵極704、氧化物硬掩模706和高k電介質(zhì)126。
[0050]在犧牲柵極704的相對側(cè)壁上和在氧化物硬掩模706的相對側(cè)壁上形成間隔件材料120’。在高k電介質(zhì)126的相對側(cè)上的半導(dǎo)體襯底102內(nèi)形成源極/漏極區(qū)128。在一些實施例中，通過去除基底介電層108的部分來形成源極/漏極區(qū)128，使基底介電層108的部分蝕刻掉以形成第一基底介電層108a和位于高k電介質(zhì)126下面的第二基底介電層1Sb0隨后將一種或多種摻雜劑物質(zhì)(例如，硼、磷等)注入半導(dǎo)體襯底102的未掩蔽區(qū)域內(nèi)。
[0051]圖8示出了對應(yīng)于圖5的步驟506的一些實施例的截面圖800。
[0052]如圖8所示，沿著間隔件材料120’的外側(cè)壁和沿著SG 112的外側(cè)壁分別形成側(cè)壁間隔件122和122’。側(cè)壁間隔件122’也形成為沿著犧牲柵極704和氧化物硬掩模706的外側(cè)壁延伸。在一些實施例中，可以通過沉積氮化物以及選擇性地蝕刻氮化物以形成側(cè)壁間隔件122和122’來形成側(cè)壁間隔件122和122’。在一些實施例中，側(cè)壁間隔件122和122，包括 SiN0
[0053]圖9示出了對應(yīng)于圖5的步驟508的一些實施例的截面圖900。
[0054]如圖9所示，實施第一蝕刻902以選擇性地去除氧化物硬掩模706，同時將氮化硅硬掩模152保留在多晶硅柵極(SG 112、CG 114、電惰性的SG 148和電惰性的CG 150)上方。在各個實施例中，可以使用干蝕刻劑(例如，RIE蝕刻、等離子體蝕刻等)或濕蝕刻劑(例如，氫氟酸)實施第一蝕刻902。側(cè)壁間隔件122’的輪廓已經(jīng)改變?yōu)?22”，并且SiN硬掩模152’的輪廓已經(jīng)改變?yōu)?52。將理解，取決于使用的蝕刻條件，側(cè)壁間隔件122”和SiN硬掩模152的輪廓可以采用各種形式。
[0055]圖10示出了對應(yīng)于圖5的步驟510的一些實施例的截面圖1000。
[0056]如圖10所不，在半導(dǎo)體襯底102上方形成第一 ILD(層間介電)層1002。之后，實施CMP (化學(xué)機械平拋光)工藝1004以使ILD層1002變薄并且暴露出犧牲柵極704。將理解，由于SiN硬掩模152’和152以及犧牲柵極704之間的硬度的差異，CMP工藝1004將產(chǎn)生非平坦表面，其中，SiN硬掩模152的上表面位于犧牲柵極704的上表面上面。這是由于位于多晶硅柵極(SG 112、CG 114、電惰性的SG 148和電惰性的CG 150)之上的SiN硬掩模152在CMP工藝1004期間保護它們。
[0057]圖11示出了對應(yīng)于圖5的步驟512的一些實施例的截面圖1100。
[0058]如圖11所示，用金屬柵極124a (P-金屬)和124b (n_金屬)替換犧牲柵極704。用金屬柵極替換多晶硅柵極的工藝稱為替換柵極(RPG)工藝。在RPG工藝期間，第二硬掩模層(未示出)覆蓋其余的集成電路，同時剝離/蝕刻掉犧牲柵極704中的犧牲多晶硅以形成凹槽。第二硬掩模也在相應(yīng)的凹槽中沉積相應(yīng)的金屬(124a、124b)期間保留。在沉積金屬柵極124a和124b之后，實施另一 CMP工藝以去除過量的金屬柵極材料和第二硬掩模層。
[0059]圖12示出了對應(yīng)于圖5的步驟514的一些實施例的截面圖1200。
[0060]如圖12所示，在半導(dǎo)體襯底102上方形成第二 ILD層1202，以及實施第二蝕刻1204以暴露出閃存器件區(qū)104中的閃存單元111的部分。在各個實施例中，可以使用干蝕刻劑(例如，RIE蝕刻、等離子體蝕刻等)或濕蝕刻劑(例如，氫氟酸)實施第二蝕刻1204。在一些實施例中，第二蝕刻1204包括:在半導(dǎo)體襯底上方形成第二掩模(未不出)，第二掩模的開口暴露出閃存單元111的部分，以及實施時控蝕刻，時控蝕刻分別蝕刻掉SiN硬掩模152、電荷俘獲層116以及第一 ILD層1002和第二 ILD層1202并且停止于多晶硅處。第二蝕刻1204將第一 ILD層1002、側(cè)壁間隔件122”和電荷俘獲層116”的輪廓分別改變?yōu)?002’、122和116的輪廓。在一些實施例中，第二 ILD層1202包括二氧化硅或低k電介質(zhì)。
[0061]圖13示出了對應(yīng)于圖5的步驟516的一些實施例的截面圖1300。
[0062]如圖13所示，在多晶硅柵極(SG 112和CG 114)的上表面內(nèi)形成硅化物層118。在一些實施例中，硅化物層118包括硅化鎳、硅化鈷或硅化鈦，通過沉積過渡金屬層1302以及之后的退火工藝形成硅化物層118，過渡金屬層1302包括諸如Ni (鎳)、Co (鈷)、Ti (鈦)等的過渡金屬。硅化物層118的第二上表面142與金屬柵極(124a、124b)的第一上表面140垂直偏移。垂直偏移由參考字符144表示。在一些實施例中，垂直偏移144介于約50埃和約500埃的范圍內(nèi)。
[0063]在一些實施例中，位于CG 114上方的硅化物層118具有第一厚度136，第一厚度136小于CG 114的多晶硅的第二厚度138。有利地，CG 114的第二厚度138表明硅化物層118形成在與電荷俘獲層116分隔開的CG 114的上表面內(nèi)，這減輕了通過硅化物層118到半導(dǎo)體襯底102內(nèi)的電流泄漏的可能性。
[0064]圖14示出了對應(yīng)于圖5的步驟518的一些實施例的截面圖1400。
[0065]如圖14所示，在半導(dǎo)體襯底102上方形成第三ILD層1402。然后形成延伸穿過第三ILD層1402至硅化物層118和硅化物接觸焊盤130的接觸件132。在一些實施例中，接觸件132包括諸如銅、金或鎢的金屬。在一些實施例中，通過實施圖案化蝕刻以分別在第一ILD層1002、第二 ILD層1202和第三ILD層1402中產(chǎn)生開口以及隨后用金屬填充開口來形成接觸件132。在一些實施例中，第三ILD層1402包括二氧化硅或低k電介質(zhì)。
[0066]因此，如可以從以上理解的，本發(fā)明針對改進的結(jié)構(gòu)和制造嵌入式閃存單元的方法，該方法限制CG區(qū)的薄化以防止泄漏。
[0067]在一些實施例中，本發(fā)明提供集成電路(1C)，該IC包括布置在半導(dǎo)體襯底上方的具有一對分裂柵極閃存單元的閃存器件區(qū)。該一對分裂柵極閃存單元分別具有控制柵極(CG)，CG包括多晶硅柵極和上面的硅化物層。外圍電路包括一個或多個高k金屬柵極(HKMG)晶體管，外圍電路布置在與閃存器件區(qū)橫向偏移的位置處的半導(dǎo)體襯底上方。一個或多個HKMG晶體管具有金屬柵電極，金屬柵電極的上表面低于硅化物層的上表面。
[0068]在上述集成電路中，其中，所述一對分裂柵極閃存單元分別包括:選擇柵極(SG);以及電荷俘獲層，布置在所述CG和所述SG之間，其中，所述電荷俘獲層在所述CG之下延伸。
[0069]在上述集成電路中，其中，所述一對分裂柵極閃存單元分別包括:選擇柵極(SG);以及電荷俘獲層，布置在所述CG和所述SG之間，其中，所述電荷俘獲層在所述CG之下延伸，其中，所述硅化物層的側(cè)壁和所述多晶硅柵極的側(cè)壁鄰接所述電荷俘獲層。
[0070]在上述集成電路中，其中，所述一對分裂柵極閃存單元分別包括:選擇柵極(SG);以及電荷俘獲層，布置在所述CG和所述SG之間，其中，所述電荷俘獲層在所述CG之下延伸，其中，所述硅化物層的側(cè)壁和所述多晶硅柵極的側(cè)壁鄰接所述電荷俘獲層，位于所述CG上方的所述硅化物層的厚度小于所述CG的厚度。
[0071]在上述集成電路中，其中，所述一對分裂柵極閃存單元分別包括:選擇柵極(SG);以及電荷俘獲層，布置在所述CG和所述SG之間，其中，所述電荷俘獲層在所述CG之下延伸，其中，所述HKMG晶體管包括:高k介電層，設(shè)置在所述半導(dǎo)體襯底和所述金屬柵電極之間；以及側(cè)壁間隔件，沿著所述金屬柵電極的外側(cè)壁和所述高k介電層的外側(cè)壁延伸。
[0072]在上述集成電路中，其中，所述一對分裂柵極閃存單元分別包括:選擇柵極(SG);以及電荷俘獲層，布置在所述CG和所述SG之間，其中，所述電荷俘獲層在所述CG之下延伸，其中，所述HKMG晶體管包括:高k介電層，設(shè)置在所述半導(dǎo)體襯底和所述金屬柵電極之間；以及側(cè)壁間隔件，沿著所述金屬柵電極的外側(cè)壁和所述高k介電層的外側(cè)壁延伸，所述集成電路還包括:硅化物接觸焊盤，設(shè)置在所述半導(dǎo)體襯底的上部區(qū)內(nèi)和所述高k介電層的相對側(cè)上；以及接觸件，在所述硅化物接觸焊盤和所述硅化物層上延伸，其中，所述硅化物層設(shè)置在所述CG和所述SG的上表面上方。
[0073]在上述集成電路中，其中，所述一對分裂柵極閃存單元分別包括:選擇柵極(SG);以及電荷俘獲層，布置在所述CG和所述SG之間，其中，所述電荷俘獲層在所述CG之下延伸，其中，所述HKMG晶體管包括:高k介電層，設(shè)置在所述半導(dǎo)體襯底和所述金屬柵電極之間；以及側(cè)壁間隔件，沿著所述金屬柵電極的外側(cè)壁和所述高k介電層的外側(cè)壁延伸，所述集成電路還包括:硅化物接觸焊盤，設(shè)置在所述半導(dǎo)體襯底的上部區(qū)內(nèi)和所述高k介電層的相對側(cè)上；以及接觸件，在所述硅化物接觸焊盤和所述硅化物層上延伸，其中，所述硅化物層設(shè)置在所述CG和所述SG的上表面上方，其中，所述金屬柵電極的上表面垂直地位于所述硅化物層的上表面下方介于約50埃和約500埃之間的范圍內(nèi)。
[0074]在上述集成電路中，還包括:一個或多個偽結(jié)構(gòu)，橫向設(shè)置在所述閃存器件區(qū)和所述外圍電路之間，其中，所述偽結(jié)構(gòu)的上表面包括硬掩模。
[0075]在上述集成電路中，還包括:一個或多個偽結(jié)構(gòu)，橫向設(shè)置在所述閃存器件區(qū)和所述外圍電路之間，其中，所述偽結(jié)構(gòu)的上表面包括硬掩模，所述一個或多個偽結(jié)構(gòu)包括:電惰性的選擇柵極；電惰性的控制柵極；電荷俘獲層，布置在所述電惰性的選擇柵極和所述電惰性的控制柵極的相鄰側(cè)壁之間；以及側(cè)壁間隔件，鄰接所述電惰性的控制柵極的外側(cè)壁。
[0076]在其他實施例中，本發(fā)明提供了形成集成電路(IC)的方法，該方法包括在半導(dǎo)體襯底上面的嵌入式閃存器件區(qū)內(nèi)的多晶硅柵極上方形成氮化硅硬掩模。在與嵌入式閃存器件區(qū)橫向分隔開的外圍區(qū)中的半導(dǎo)體襯底上方形成一個或多個HKMG晶體管器件。一個或多個HKMG晶體管器件分別包括金屬柵電極。也形成多晶硅柵極的上表面內(nèi)的硅化物層。硅化物層的上表面垂直地位于金屬柵電極的上表面上面。
[0077]在上述方法中，還包括:在犧牲多晶硅層上方形成氧化物硬掩模；選擇性地去除位于所述犧牲多晶硅層上方的所述氧化物硬掩模，同時保留所述氮化硅硬掩模；在去除所述氧化物硬掩模之后，在所述半導(dǎo)體襯底上方形成第一 ILD(層間介電)層；實施化學(xué)機械拋光(CMP)工藝并且暴露出所述犧牲多晶硅層，而不去除所述氮化硅硬掩模；以及用金屬柵極替換所述犧牲多晶硅層。
[0078]在上述方法中，還包括:在犧牲多晶硅層上方形成氧化物硬掩模；選擇性地去除位于所述犧牲多晶硅層上方的所述氧化物硬掩模，同時保留所述氮化硅硬掩模；在去除所述氧化物硬掩模之后，在所述半導(dǎo)體襯底上方形成第一 ILD(層間介電)層；實施化學(xué)機械拋光(CMP)工藝并且暴露出所述犧牲多晶硅層，而不去除所述氮化硅硬掩模；以及用金屬柵極替換所述犧牲多晶硅層，在所述半導(dǎo)體襯底的上部區(qū)內(nèi)以及在所述犧牲多晶硅層的相對側(cè)上形成硅化物接觸焊盤；以及在選擇性地去除所述氧化物硬掩模之前，形成沿著所述多晶硅柵極的垂直側(cè)壁和所述犧牲多晶硅層的垂直側(cè)壁延伸的側(cè)壁間隔件。
[0079]在上述方法中，還包括:在犧牲多晶硅層上方形成氧化物硬掩模；選擇性地去除位于所述犧牲多晶硅層上方的所述氧化物硬掩模，同時保留所述氮化硅硬掩模；在去除所述氧化物硬掩模之后，在所述半導(dǎo)體襯底上方形成第一 ILD(層間介電)層；實施化學(xué)機械拋光(CMP)工藝并且暴露出所述犧牲多晶硅層，而不去除所述氮化硅硬掩模；以及用金屬柵極替換所述犧牲多晶硅層，在所述半導(dǎo)體襯底的上部區(qū)內(nèi)以及在所述犧牲多晶硅層的相對側(cè)上形成硅化物接觸焊盤；以及在選擇性地去除所述氧化物硬掩模之前，形成沿著所述多晶硅柵極的垂直側(cè)壁和所述犧牲多晶硅層的垂直側(cè)壁延伸的側(cè)壁間隔件，其中，用金屬柵極替換所述犧牲多晶硅層包括:在所述半導(dǎo)體襯底上方形成第一掩模，所述第一掩模的開口暴露出所述犧牲多晶硅層；使所述第一掩模位于適當?shù)奈恢?，實施第一蝕刻以去除所述犧牲多晶娃層并且暴露出高k電介質(zhì)；在所述高k電介質(zhì)上方沉積柵極金屬；以及對所述柵極金屬實施CMP。
[0080]在上述方法中，還包括:在犧牲多晶硅層上方形成氧化物硬掩模；選擇性地去除位于所述犧牲多晶硅層上方的所述氧化物硬掩模，同時保留所述氮化硅硬掩模；在去除所述氧化物硬掩模之后，在所述半導(dǎo)體襯底上方形成第一 ILD(層間介電)層；實施化學(xué)機械拋光(CMP)工藝并且暴露出所述犧牲多晶硅層，而不去除所述氮化硅硬掩模；以及用金屬柵極替換所述犧牲多晶硅層，在所述半導(dǎo)體襯底的上部區(qū)內(nèi)以及在所述犧牲多晶硅層的相對側(cè)上形成硅化物接觸焊盤；以及在選擇性地去除所述氧化物硬掩模之前，形成沿著所述多晶硅柵極的垂直側(cè)壁和所述犧牲多晶硅層的垂直側(cè)壁延伸的側(cè)壁間隔件，其中，用金屬柵極替換所述犧牲多晶硅層包括:在所述半導(dǎo)體襯底上方形成第一掩模，所述第一掩模的開口暴露出所述犧牲多晶硅層；使所述第一掩模位于適當?shù)奈恢?，實施第一蝕刻以去除所述犧牲多晶娃層并且暴露出高k電介質(zhì)；在所述高k電介質(zhì)上方沉積柵極金屬；以及對所述柵極金屬實施CMP，所述方法還包括:在所述半導(dǎo)體襯底上方形成第二 ILD層；在所述半導(dǎo)體襯底上方形成第二掩模，所述第二掩模的開口暴露出所述嵌入式閃存器件區(qū)的部分；以及在選擇性地形成所述硅化物層之前，使所述第二掩模位于適當?shù)奈恢?，實施第二蝕刻以使所述嵌入式閃存器件區(qū)的暴露部分凹進。
[0081]在上述方法中，還包括:在犧牲多晶硅層上方形成氧化物硬掩模；選擇性地去除位于所述犧牲多晶硅層上方的所述氧化物硬掩模，同時保留所述氮化硅硬掩模；在去除所述氧化物硬掩模之后，在所述半導(dǎo)體襯底上方形成第一 ILD(層間介電)層；實施化學(xué)機械拋光(CMP)工藝并且暴露出所述犧牲多晶硅層，而不去除所述氮化硅硬掩模；以及用金屬柵極替換所述犧牲多晶硅層，在所述半導(dǎo)體襯底的上部區(qū)內(nèi)以及在所述犧牲多晶硅層的相對側(cè)上形成硅化物接觸焊盤；以及在選擇性地去除所述氧化物硬掩模之前，形成沿著所述多晶硅柵極的垂直側(cè)壁和所述犧牲多晶硅層的垂直側(cè)壁延伸的側(cè)壁間隔件，其中，用金屬柵極替換所述犧牲多晶硅層包括:在所述半導(dǎo)體襯底上方形成第一掩模，所述第一掩模的開口暴露出所述犧牲多晶硅層；使所述第一掩模位于適當?shù)奈恢?，實施第一蝕刻以去除所述犧牲多晶娃層并且暴露出高k電介質(zhì)；在所述高k電介質(zhì)上方沉積柵極金屬；以及對所述柵極金屬實施CMP，所述方法還包括:在所述半導(dǎo)體襯底上方形成第二 ILD層；在所述半導(dǎo)體襯底上方形成第二掩模，所述第二掩模的開口暴露出所述嵌入式閃存器件區(qū)的部分；以及在選擇性地形成所述硅化物層之前，使所述第二掩模位于適當?shù)奈恢茫瑢嵤┑诙g刻以使所述嵌入式閃存器件區(qū)的暴露部分凹進，形成偽結(jié)構(gòu)，所述偽結(jié)構(gòu)橫向地位于所述嵌入式閃存器件區(qū)和所述外圍區(qū)之間，其中，所述偽結(jié)構(gòu)包括電惰性的多晶硅柵極。
[0082]在上述方法中，還包括:在犧牲多晶硅層上方形成氧化物硬掩模；選擇性地去除位于所述犧牲多晶硅層上方的所述氧化物硬掩模，同時保留所述氮化硅硬掩模；在去除所述氧化物硬掩模之后，在所述半導(dǎo)體襯底上方形成第一 ILD(層間介電)層；實施化學(xué)機械拋光(CMP)工藝并且暴露出所述犧牲多晶硅層，而不去除所述氮化硅硬掩模；以及用金屬柵極替換所述犧牲多晶硅層，在所述半導(dǎo)體襯底的上部區(qū)內(nèi)以及在所述犧牲多晶硅層的相對側(cè)上形成硅化物接觸焊盤；以及在選擇性地去除所述氧化物硬掩模之前，形成沿著所述多晶硅柵極的垂直側(cè)壁和所述犧牲多晶硅層的垂直側(cè)壁延伸的側(cè)壁間隔件，其中，用金屬柵極替換所述犧牲多晶硅層包括:在所述半導(dǎo)體襯底上方形成第一掩模，所述第一掩模的開口暴露出所述犧牲多晶硅層；使所述第一掩模位于適當?shù)奈恢?，實施第一蝕刻以去除所述犧牲多晶娃層并且暴露出高k電介質(zhì)；在所述高k電介質(zhì)上方沉積柵極金屬；以及對所述柵極金屬實施CMP，所述方法還包括:在所述半導(dǎo)體襯底上方形成第二 ILD層；在所述半導(dǎo)體襯底上方形成第二掩模，所述第二掩模的開口暴露出所述嵌入式閃存器件區(qū)的部分；以及在選擇性地形成所述硅化物層之前，使所述第二掩模位于適當?shù)奈恢?，實施第二蝕刻以使所述嵌入式閃存器件區(qū)的暴露部分凹進，形成偽結(jié)構(gòu)，所述偽結(jié)構(gòu)橫向地位于所述嵌入式閃存器件區(qū)和所述外圍區(qū)之間，其中，所述偽結(jié)構(gòu)包括電惰性的多晶硅柵極，在所述半導(dǎo)體襯底上方形成第三ILD層；以及形成接觸件，所述接觸件在所述硅化物接觸焊盤和所述娃化物層上延伸。
[0083]在上述方法中，其中，所述多晶硅柵極包括通過電荷俘獲層分隔開的選擇柵極(SG)和控制柵極(CG) ο
[0084]在上述方法中，其中，所述多晶硅柵極包括通過電荷俘獲層分隔開的選擇柵極(SG)和控制柵極(CG)，所述硅化物層形成為部分地位于所述嵌入式閃存器件區(qū)的所述控制柵極(CG)的上表面上方，其中，所述CG的厚度大于所述硅化物層的厚度。在又其他實施例中，本發(fā)明提供了集成電路(1C)，該IC包括通過偽區(qū)分隔開的閃存器件區(qū)和外圍區(qū)。包括控制柵極(CG)的一對分裂柵極閃存單元設(shè)置在閃存器件區(qū)上方，CG包括多晶硅層和上面的硅化物層。CG的厚度大于硅化物層的厚度。HKMG(高k金屬柵極)邏輯電路設(shè)置在外圍區(qū)上方，HKMG邏輯電路具有HKMG晶體管器件，HKMG晶體管器件具有柵電極，柵電極的上表面垂直地位于硅化物層的上表面下方，HKMG邏輯電路也布置在半導(dǎo)體襯底上方。偽結(jié)構(gòu)定位在該一對分裂柵極閃存單元和HKMG邏輯電路之間。氮化硅(SiN)硬掩模設(shè)置在偽結(jié)構(gòu)的上表面上。
[0085]在上述集成電路中，其中，所述柵電極的上表面垂直地位于所述硅化物層的上表面下方介于約50埃和約500埃之間的范圍內(nèi)。
[0086]上面概述了若干實施例的特征，使得本領(lǐng)域技術(shù)人員可以更好地理解本發(fā)明的方面。本領(lǐng)域技術(shù)人員應(yīng)該理解，他們可以容易地使用本發(fā)明作為基礎(chǔ)來設(shè)計或修改用于實施與本文所介紹實施例相同的目的和/或?qū)崿F(xiàn)相同優(yōu)勢的其他工藝和結(jié)構(gòu)。本領(lǐng)域技術(shù)人員也應(yīng)該意識到，這種等同構(gòu)造并不背離本發(fā)明的精神和范圍，并且在不背離本發(fā)明的精神和范圍的情況下，本文中他們可以做出多種變化、替換以及改變。
【主權(quán)項】
1.一種集成電路(1C)，包括: 閃存器件區(qū)，布置在半導(dǎo)體襯底上方，所述閃存器件區(qū)包括一對分裂柵極閃存單元，其中，所述一對分裂柵極閃存單元分別具有控制柵極(CG)，所述控制柵極(CG)包括多晶硅柵極和上面的硅化物層；以及 外圍電路，包括一個或多個高k金屬柵極(HKMG)晶體管，所述外圍電路布置在與所述閃存器件區(qū)橫向偏移的位置處的所述半導(dǎo)體襯底上方，其中，所述一個或多個HKMG晶體管具有金屬柵電極，所述金屬柵電極的上表面低于所述硅化物層的上表面。2.根據(jù)權(quán)利要求1所述的1C，其中，所述一對分裂柵極閃存單元分別包括: 選擇柵極(SG);以及 電荷俘獲層，布置在所述CG和所述SG之間，其中，所述電荷俘獲層在所述CG之下延伸。3.根據(jù)權(quán)利要求2所述的1C，其中，所述硅化物層的側(cè)壁和所述多晶硅柵極的側(cè)壁鄰接所述電荷俘獲層。4.根據(jù)權(quán)利要求3所述的1C，其中，位于所述CG上方的所述硅化物層的厚度小于所述CG的厚度。5.根據(jù)權(quán)利要求2所述的1C，其中，所述HKMG晶體管包括: 高k介電層，設(shè)置在所述半導(dǎo)體襯底和所述金屬柵電極之間；以及 側(cè)壁間隔件，沿著所述金屬柵電極的外側(cè)壁和所述高k介電層的外側(cè)壁延伸。6.根據(jù)權(quán)利要求5所述的1C，還包括: 硅化物接觸焊盤，設(shè)置在所述半導(dǎo)體襯底的上部區(qū)內(nèi)和所述高k介電層的相對側(cè)上；以及 接觸件，在所述硅化物接觸焊盤和所述硅化物層上延伸，其中，所述硅化物層設(shè)置在所述CG和所述SG的上表面上方。7.根據(jù)權(quán)利要求6所述的1C，其中，所述金屬柵電極的上表面垂直地位于所述硅化物層的上表面下方介于約50埃和約500埃之間的范圍內(nèi)。8.根據(jù)權(quán)利要求1所述的1C，還包括: 一個或多個偽結(jié)構(gòu)，橫向設(shè)置在所述閃存器件區(qū)和所述外圍電路之間，其中，所述偽結(jié)構(gòu)的上表面包括硬掩模。9.一種形成集成電路(IC)的方法，包括: 在半導(dǎo)體襯底上面的嵌入式閃存器件區(qū)內(nèi)的多晶硅柵極上方形成氮化硅硬掩模；在與所述嵌入式閃存器件區(qū)橫向分隔開的外圍區(qū)中的所述半導(dǎo)體襯底上方形成一個或多個HKMG晶體管器件，其中，所述一個或多個HKMG晶體管器件分別包括金屬柵電極；以及 在所述多晶硅柵極的上表面內(nèi)形成硅化物層，其中，所述硅化物層的上表面垂直地位于所述金屬柵電極的上表面上面。10.一種集成電路(1C)，包括: 閃存器件區(qū)和外圍區(qū)，通過偽區(qū)分隔開； 一對分裂柵極閃存單元，包括控制柵極(CG)，所述一對分裂柵極閃存單元設(shè)置在所述閃存器件區(qū)上方，所述控制柵極(CG)包括多晶硅層和上面的硅化物層，其中，所述CG的厚度大于所述硅化物層的厚度； HKMG (高k金屬柵極)邏輯電路，設(shè)置在所述外圍區(qū)上方，并且所述HKMG邏輯電路具有HKMG晶體管器件，所述HKMG晶體管器件具有柵電極，所述柵電極的上表面垂直地位于所述硅化物層的上表面下方；以及 偽結(jié)構(gòu)，定位在所述一對分裂柵極閃存單元和所述HKMG邏輯電路之間，其中，氮化硅(SiN)硬掩模設(shè)置在所述偽結(jié)構(gòu)的上表面上。
【文檔編號】H01L21/8247GK106057661SQ201510582168
【公開日】2016年10月26日
【申請日】2015年9月14日
【發(fā)明人】曾元泰, 吳常明, 劉世昌
【申請人】臺灣積體電路制造股份有限公司