用于刻蝕高k金屬柵層疊的方法
【專利說明】
[0001] 相關(guān)申請的交叉引用
[0002] 本申請要求于2014年12月19日提交的第10-2014-0184983號韓國專利申請的 優(yōu)先權(quán)，該韓國專利申請的公開內(nèi)容通過引用整體合并于此。
技術(shù)領(lǐng)域
[0003] 本發(fā)明的示例性實施例涉及一種制造半導(dǎo)體器件的方法，更具體地，涉及一種用 于刻蝕高k金屬柵層疊的方法。
【背景技術(shù)】
[0004] 柵結(jié)構(gòu)包括位于柵介電層上的柵電極。通常，柵介電層由氧化硅形成，柵電極由多 晶硅形成。
[0005] 當(dāng)器件尺寸減小時，使用高k介電材料和金屬柵電極以提升器件性能。高k介電 材料指具有比氧化硅的介電常數(shù)高的介電常數(shù)的材料。例如，高k介電材料可以具有大于 3. 9的介電常數(shù)。在下文中，高k介電材料將被稱作"高k材料"。
[0006] 將包括高k材料和金屬柵電極的柵結(jié)構(gòu)稱作"高k金屬柵結(jié)構(gòu)"。
[0007] 制備高k金屬柵結(jié)構(gòu)可以包括柵層疊形成工藝和柵層疊刻蝕工藝。柵層疊形成工 藝是用于形成包括高k材料和含金屬層的多層結(jié)構(gòu)的工藝?？梢詫ǜ遦材料和含金屬 層的多層結(jié)構(gòu)稱作"高k金屬柵層疊"。柵層疊刻蝕工藝是用于刻蝕高k金屬柵層疊的工 藝，即用于圖案化高k金屬柵結(jié)構(gòu)的工藝。
[0008] 在用于刻蝕高k金屬柵層疊的工藝中，使用本領(lǐng)域通常所知的刻蝕劑難以刻蝕高 k材料。此外，在用于刻蝕高k材料的工藝期間，高k材料有可能被等離子體損壞，或者其他 材料可能由于高k材料和其他材料之間的低刻蝕選擇比而被損壞。例如，由于低刻蝕選擇 比，可能引起襯底凹進或底切。

【發(fā)明內(nèi)容】

[0009] 各種實施例針對一種用于刻蝕柵層疊的方法，該方法能夠在用于高k材料的刻蝕 工藝期間具有相對于其他材料的高刻蝕選擇比。
[0010] 此外，各種實施例針對一種用于制造半導(dǎo)體器件的方法，該方法能夠同時刻蝕位 于不同區(qū)域中的層疊，而不產(chǎn)生刻蝕缺陷。
[0011] 在實施例中，用于柵極的方法可以包括：在襯底之上形成高k材料層；在高k材料 層之上形成上位層；執(zhí)行用于刻蝕上位層的第一刻蝕工藝以形成上位層圖案；在上位層圖 案的側(cè)壁上形成間隔件；以及使用包括主刻蝕氣體和添加氣體的等離子體來執(zhí)行第二刻蝕 工藝以刻蝕高k材料層，其中，添加氣體的量與主刻蝕氣體的量基本上相同以提高相對于 襯底的刻蝕選擇比。在比第一刻蝕工藝高的溫度下執(zhí)行第二刻蝕工藝。主刻蝕氣體包括 BC1 3。添加氣體包括氬氣。高k材料層包括含鉿層。在電感耦合等離子體設(shè)備中執(zhí)行第一 刻蝕工藝和第二刻蝕工藝。通過施加大于10W的偏置功率來執(zhí)行第二刻蝕工藝。該方法還 可以包括：在第二刻蝕工藝之后，執(zhí)行基于氟化氫（HF)的濕法清洗。在50攝氏度執(zhí)行第一 刻蝕工藝，其中，在220攝氏度執(zhí)行第二刻蝕工藝。上位層包括功函數(shù)調(diào)節(jié)層、在功函數(shù)調(diào) 節(jié)層之上的硅基覆蓋層以及在硅基覆蓋層之上的金屬柵電極層。第一刻蝕工藝包括：用于 刻蝕硅基覆蓋層的第一子刻蝕工藝；以及用于刻蝕功函數(shù)調(diào)節(jié)層的第二子刻蝕工藝。第一 子刻蝕工藝包括主刻蝕工藝和過刻蝕工藝，其中，使用相對于功函數(shù)調(diào)節(jié)層具有等于或者 大于10的選擇比的刻蝕劑來執(zhí)行過刻蝕工藝。使用包括含溴氣體和含氧氣體的等離子體 來執(zhí)行過刻蝕工藝。使用包括含氯氣體和氬氣的等離子體來執(zhí)行第二子刻蝕工藝。上位層 包括基于稀土金屬的覆蓋層、在基于稀土金屬的覆蓋層之上的功函數(shù)調(diào)節(jié)層、在功函數(shù)調(diào) 節(jié)層之上的硅基覆蓋層以及在硅基覆蓋層之上的金屬柵電極層。第一刻蝕工藝包括：用于 刻蝕硅基覆蓋層的第一子刻蝕工藝；用于刻蝕功函數(shù)調(diào)節(jié)層的第二子刻蝕工藝；以及用于 刻蝕基于稀土金屬的覆蓋層的第三子刻蝕工藝。第一子刻蝕工藝包括：（i)主刻蝕工藝，執(zhí) 行主刻蝕工藝直到功函數(shù)調(diào)節(jié)層暴露；以及（ii)過刻蝕工藝，在功函數(shù)調(diào)節(jié)層暴露之后執(zhí) 行過刻蝕工藝，其中，使用相對于功函數(shù)調(diào)節(jié)層具有等于或大于10的選擇比的等離子體來 執(zhí)行過刻蝕工藝。使用包括含溴氣體和氧氣的等離子體來執(zhí)行過刻蝕工藝。使用包括含氯 氣體和氬氣的等離子體來執(zhí)行第二子刻蝕工藝。使用包括HC1的等離子體來執(zhí)行第三子刻 蝕工藝。
[0012] 在實施例中，用于制造半導(dǎo)體器件的方法可以包括：準(zhǔn)備包括第一區(qū)域和第二區(qū) 域的襯底；在第一區(qū)域中的襯底之上層疊下位層和高k材料層；在高k材料層以及第二區(qū) 域中的襯底之上形成上位層；以及執(zhí)行用于刻蝕上位層、高k材料層和下位層的刻蝕工藝， 以同時形成在第一區(qū)域中的柵結(jié)構(gòu)以及在第二區(qū)域中的位線結(jié)構(gòu)，其中，執(zhí)行刻蝕工藝包 括：執(zhí)行用于刻蝕上位層的第一刻蝕工藝；以及使用包括含氯氣體和添加氣體的等離子體 來執(zhí)行第二刻蝕工藝以刻蝕高k材料層，其中，在比第一刻蝕工藝高的溫度下執(zhí)行第二刻 蝕工藝。包括在等離子體中的添加氣體的量與包括在等離子體中的含氯氣體基本上相同。 含氯氣體包括BC1 3。添加氣體包括氬氣。高k材料層包括含鉿層。在電感耦合等離子體設(shè) 備中執(zhí)行第一刻蝕工藝和第二刻蝕工藝，其中，電感耦合等離子體設(shè)備的源功率和偏置功 率都以13. 56MHz的頻率施加。通過施加高于15W且低于25W的偏置功率來執(zhí)行第二刻蝕 工藝。該方法還可以包括：在第二刻蝕工藝之后，執(zhí)行基于氟化氫（HF)的濕法清洗。在50 攝氏度執(zhí)行第一刻蝕工藝，其中，在220攝氏度執(zhí)行第二刻蝕工藝。上位層包括氮化鈦和氮 化鈦之上的多晶硅。第一刻蝕工藝包括：用于刻蝕多晶硅的第一子刻蝕工藝；以及用于刻 蝕氮化鈦的第二子刻蝕工藝。第一子刻蝕工藝包括：（i)主刻蝕工藝，執(zhí)行主刻蝕工藝直到 氮化鈦暴露；以及（ii)過刻蝕工藝，即便在氮化鈦暴露之后，仍執(zhí)行過刻蝕工藝，其中，使 用相對于氮化鈦具有等于或大于10的選擇比的刻蝕劑來執(zhí)行過刻蝕工藝。使用其中混合 有HBr和0 2的等離子體來執(zhí)行過刻蝕工藝。使用包括C1 2和Ar氣的等離子體來執(zhí)行第二 子刻蝕工藝。上位層包括氧化鑭、氧化鑭之上的氮化鈦以及氮化鈦之上的多晶硅。第一刻 蝕工藝包括：用于刻蝕多晶硅的第一子刻蝕工藝；用于刻蝕氮化鈦的第二子刻蝕工藝；以 及用于刻蝕氧化鑭的第三子刻蝕工藝。第一子刻蝕工藝包括主刻蝕工藝和過刻蝕工藝，執(zhí) 行主刻蝕工藝直到氮化鈦暴露，在氮化鈦暴露之后執(zhí)行過刻蝕工藝，其中，使用相對于氮化 鈦具有等于或大于10的選擇比的等離子體來執(zhí)行過刻蝕工藝。使用包括HBr和0 2的等離 子體來執(zhí)行過刻蝕工藝。使用包括CljPAr氣的等離子體來執(zhí)行第二子刻蝕工藝。使用 包括HC1的等離子體來執(zhí)行第三子刻蝕工藝。
【附圖說明】
[0013] 圖1是描述根據(jù)第一實施例的高k金屬柵結(jié)構(gòu)的制造方法的流程圖。
[0014] 圖2A到圖2E是描述根據(jù)第一實施例的高k金屬柵結(jié)構(gòu)的制造方法的截面圖。
[0015] 圖3是描述根據(jù)第二實施例的高k金屬柵結(jié)構(gòu)的制造方法的流程圖。
[0016] 圖4A到圖4F是描述根據(jù)第二實施例的高k金屬柵結(jié)構(gòu)的制造方法的截面圖。
[0017] 圖5是描述根據(jù)第三實施例的高k金屬柵結(jié)構(gòu)的制造方法的流程圖。
[0018] 圖6是描述根據(jù)第三實施例的高k金屬柵結(jié)構(gòu)的制造方法的截面圖。
[0019] 圖7是圖示第二實施例應(yīng)用到其的P溝道晶體管的截面圖。
[0020] 圖8是圖示第三實施例應(yīng)用到其的N溝道晶體管的截面圖。
[0021] 圖9是圖示第二實施例和第三實施例應(yīng)用到其的CMOS晶體管的截面圖。
[0022] 圖10A到圖101是圖示根據(jù)實施例的存儲器件的制造方法的截面圖。
[0023] 圖11是描述根據(jù)實施例的氧化鉿的刻蝕機制的示圖。
[0024] 圖12是描述根據(jù)偏置功率的高k材料層和其他材料之間的刻蝕速率方面的差別 的曲線圖。
[0025] 圖13是描述根據(jù)BC13相對于BC1 3和Ar的混合氣體的比例的高k材料層和其他 材料之間的刻蝕速率方面的差別的曲線圖。
【具體實施方式】
[0026] 下面將參照附圖對各種實施例進行更詳細的描述。然而，本發(fā)明可以以不同的形 式實現(xiàn)，且不應(yīng)解釋為局限于此處闡述的實施例。相反地，提供這些實施例使得本公開將是 徹底的和完全的，這些實施例將把本發(fā)明的范圍充分地傳達給本領(lǐng)域技術(shù)人員。貫穿本公 開，同樣的附圖標(biāo)記貫穿本發(fā)明的各種附圖和實施例表示同樣的部件。
[0027] 附圖未必按比例繪制，在某些情況下，可以夸大比例以清楚地圖示實施例的特征。 當(dāng)?shù)谝粚颖环Q為"在"第二層"上"或"在"襯底"上"時，這不僅指第一層直接形成在第二層 或襯底上的情況，也指在第一層與第二層或襯底之間存在第三層的情況。
[0028] 實施例公開了用于包括高k材料和金屬層的高k金屬柵層疊的刻蝕工藝。高k金 屬柵層疊可以包括高k材料和其他材料。其他材料可以包括位于高k材料之上的上層材料 (0L)和位于高k材料之下的下層材料。下層材料和上層材料可以是單層或多層。
[0029] 實施例公開了能夠同時刻蝕分別位于不同區(qū)域中的不同層疊而不產(chǎn)生刻蝕缺陷 的刻蝕工藝。
[0030] 圖1是描述根據(jù)第一實施例的高k金屬柵結(jié)構(gòu)的制造方法的流程圖。圖1示出了 被執(zhí)行用于高k金屬柵層疊的工藝100。工藝100可以包括針對高k金屬柵層疊執(zhí)行的多 個工藝。
[0031] 圖2A到圖2E是描述根據(jù)第一實施例的高k金屬柵結(jié)構(gòu)的制造方法的截面圖。
[0032] 根據(jù)第一實施例的工藝100可以包括第一工藝110、第二工藝120、第三工藝130、 第四工藝140和第五工藝150。第一工藝110和第三工藝130可以是沉積工藝，第二工藝 120、第四工藝140和第五工藝150可以是刻蝕工藝。
[0033] 在第一工藝110中，可以在襯底201上形成高k金屬柵層疊200 (見圖2A)。
[0034] 襯底201可以包括半導(dǎo)體襯底。襯底201可以由含硅材料形成。襯底201可以包 括娃、單晶娃、多晶娃、非晶娃、硅鍺、單晶硅鍺、多晶硅鍺、摻碳娃、其組合物或其多層物。此 外，襯底201可以包括另一種半導(dǎo)體材料，諸如鍺。此外，襯底201可以包括III/V族半導(dǎo) 體，例如，諸如GaAs的化合物半導(dǎo)體襯底。另外，襯底201可以包括絕緣體上硅（SOI)襯底。
[0035] 隔離區(qū)202和有源區(qū)203可以形成在襯底201中?？梢酝ㄟ^隔離區(qū)202來界定有 源區(qū)203。隔離區(qū)202可以是通過溝槽刻蝕而形成的STI (淺溝槽隔離）區(qū)?？梢允褂没瘜W(xué) 氣相沉積（CVD)或另一種沉積工藝來用介電材料填充溝槽?？梢灶~外使用平坦化工藝（諸 如化學(xué)機械拋光（CMP))。
[0036] 高k金屬柵層疊200可以是各種不同層的層狀結(jié)構(gòu)。高k金屬柵層疊200可以包 括高k材料層HK和其他材料層。例如，高k金屬柵層疊200可以包括高k材料層HK、上位 層0L和硬掩膜層HM。高k材料層HK可以形成在襯底201上，上位層0L可以形成在高k材 料層HK上。上位層0L可以是單層或多層。硬掩膜層HM可以形成在上位層0L上。
[0037] 在另一實施例中，高k金屬柵層疊200可以包括下位層UL、高k材料層HK、上位層 0L以及硬掩膜層HM。下位層UL可以形成在襯底201上，高k材料層HK可以形成在下位層 UL上。上位層0L可以形成在高k材料層HK上。下位層UL可以包括介電材料。下位層UL 可以包括具有比高k材料層HK低的介電常數(shù)的材料。下位層UL可以包括氧化硅、氮氧化 硅或其組合。在一些實施例中，可以將下位層UL稱作界面層IL。可以在形成高k材料層 HK之前或之后通過熱氧化來形成下位層UL。此外，下位層UL可以是通過施加到襯底201 的化學(xué)清洗成分而形成的化學(xué)氧化物。
[0038] 高k材料層HK可以包括具有比氧化硅的介電常數(shù)高的介電常數(shù)的材料。例如，高 k材料層HK可以包括具有大于3. 9的介電常數(shù)的材