半導(dǎo)體器件的制作方法
【專(zhuān)利摘要】本發(fā)明涉及一種半導(dǎo)體器件。非易失性存儲(chǔ)器的解碼電路中的電平移位器的數(shù)量減少。半導(dǎo)體器件由電可重寫(xiě)非易失性存儲(chǔ)器單元陣列和解碼電路構(gòu)成，解碼電路產(chǎn)生用于存儲(chǔ)器柵極線(xiàn)即字線(xiàn)的驅(qū)動(dòng)器的選擇信號(hào)。解碼電路包括在預(yù)解碼之后將信號(hào)升壓的電平移位器。通過(guò)解碼被邏輯運(yùn)算電路中的電平移位器升壓的預(yù)解碼信號(hào)，產(chǎn)生選擇信號(hào)。在各電平移位器的前一級(jí)中，設(shè)置用于根據(jù)操作模式將預(yù)解碼信號(hào)的邏輯電平反轉(zhuǎn)的邏輯門(mén)。當(dāng)解碼升壓后的預(yù)解碼信號(hào)時(shí)，邏輯運(yùn)算電路根據(jù)操作模式執(zhí)行不同的邏輯運(yùn)算。
【專(zhuān)利說(shuō)明】半導(dǎo)體器件
[0001]相關(guān)申請(qǐng)的交叉引用
[0002]包括說(shuō)明書(shū)、附圖和摘要的、于2015年I月29日提交的日本專(zhuān)利申請(qǐng)N0.2015-015616的公開(kāi)的全部?jī)?nèi)容以引用方式并入本文中。
技術(shù)領(lǐng)域
[0003]本發(fā)明涉及半導(dǎo)體器件，并且被例如合適地用于設(shè)置有非易失性存儲(chǔ)器的半導(dǎo)體器件。
【背景技術(shù)】
[0004]在非易失性存儲(chǔ)器中，在寫(xiě)入和擦除數(shù)據(jù)的過(guò)程中，向字線(xiàn)(或存儲(chǔ)器柵極線(xiàn))施加高電壓。因此，當(dāng)解碼低電壓系統(tǒng)的地址信號(hào)并且將它供應(yīng)到字線(xiàn)時(shí)，必須將經(jīng)解碼信號(hào)的電平從低電壓轉(zhuǎn)換成高電壓。
[0005]例如，日本未經(jīng)審查的專(zhuān)利申請(qǐng)公開(kāi)N0.2011-165269(專(zhuān)利文獻(xiàn)I)就在與耦合到各存儲(chǔ)器柵極線(xiàn)的驅(qū)動(dòng)器的柵極控制信號(hào)的輸入節(jié)點(diǎn)之前設(shè)置電平移位器。盡管未示出，但還在耦合到各存儲(chǔ)器柵極線(xiàn)的驅(qū)動(dòng)器的電源信號(hào)的輸入節(jié)點(diǎn)之前設(shè)置電平移位器。在這種情況下，電平移位器被設(shè)置成與字線(xiàn)驅(qū)動(dòng)器的柵極控制信號(hào)的數(shù)量和電源線(xiàn)的數(shù)量一樣多。
[0006](專(zhuān)利文獻(xiàn)I)日本未經(jīng)審查的專(zhuān)利申請(qǐng)公開(kāi)N0.2011-165269

【發(fā)明內(nèi)容】

[0007]電平移位器通常需要大布局面積；因此，期望為了減小電路占用面積而盡可能多地減少電平移位器的數(shù)量。作為解決方案之一，可以考慮以下方法:在解碼之前對(duì)低電壓信號(hào)執(zhí)行電平轉(zhuǎn)換并且過(guò)在電平轉(zhuǎn)換之后的高電壓地址信號(hào)的邏輯運(yùn)算執(zhí)行解碼。然而，在非易失性存儲(chǔ)器中，除了正的高電壓信號(hào)之外，還需要將負(fù)的高電壓信號(hào)用作將要供應(yīng)到字線(xiàn)(或存儲(chǔ)器柵極線(xiàn))的信號(hào)。因此，在非易失性存儲(chǔ)器的解碼電路中，不可以采用與只使用正的高電壓信號(hào)的單個(gè)電源系統(tǒng)中采用的邏輯運(yùn)算電路相同的邏輯運(yùn)算電路。
[0008]根據(jù)本說(shuō)明書(shū)的描述和附圖，本發(fā)明的其它問(wèn)題和新特征將變得清楚。
[0009]根據(jù)一個(gè)實(shí)施例的半導(dǎo)體器件由電可重寫(xiě)非易失性存儲(chǔ)器單元陣列和解碼電路構(gòu)成，解碼電路產(chǎn)生用于選擇字線(xiàn)驅(qū)動(dòng)器的選擇信號(hào)。解碼電路包括在預(yù)解碼之后將信號(hào)升壓的電平移位器。在邏輯運(yùn)算電路中解碼被電平移位器升壓的預(yù)解碼信號(hào)，以產(chǎn)生選擇信號(hào)。在各電平移位器的前一級(jí)中，設(shè)置邏輯門(mén)，以根據(jù)操作模式將預(yù)解碼信號(hào)的邏輯電平反轉(zhuǎn)。當(dāng)解碼升壓后的預(yù)解碼信號(hào)時(shí)，邏輯運(yùn)算電路執(zhí)行根據(jù)操作模式的不同邏輯運(yùn)算。
[0010]根據(jù)上述實(shí)施例，可以減少非易失性存儲(chǔ)器的解碼電路中的電平移位器的數(shù)量。
【附圖說(shuō)明】
[0011]圖1是示出根據(jù)實(shí)施例1的半導(dǎo)體器件的構(gòu)造的框圖；
[0012]圖2A和圖2B是示出圖1中示出的閃存存儲(chǔ)器模塊中采用的存儲(chǔ)器單元的構(gòu)造和操作的圖；
[0013]圖3是示出圖1中示出的閃存存儲(chǔ)器模塊的構(gòu)造的框圖；
[0014]圖4A和圖4B是示出圖3中示出的MG驅(qū)動(dòng)器的具體構(gòu)造的示例的電路圖；
[0015]圖5是示出圖3中示出的高電壓解碼電路的MG解碼器單元的構(gòu)造的框圖；
[0016]圖6是示出圖5中示出的MG解碼器單元的MGP/MGN解碼器的構(gòu)造的框圖；
[0017]圖7是示出MGG解碼器的電路構(gòu)造的示例的框圖；
[0018]圖8是示出供應(yīng)到圖5中示出的MG解碼器單元中的高電壓系統(tǒng)的電路的電源電位的示例的表格形式的圖；
[0019]圖9是示出圖5中示出的電平移位器的構(gòu)造的示例的電路圖；
[0020]圖10是示出圖5中示出的高電壓與(AND)電路的構(gòu)造的示例的電路圖；
[0021 ]圖11是示出圖5中示出的異或(EXOR)門(mén)的構(gòu)造的示例的電路圖；
[0022]圖12是示出圖5中示出的高電壓邏輯電路的構(gòu)造的示例的電路圖；
[0023]圖13是在進(jìn)行寫(xiě)入的過(guò)程中的選擇/未選擇的存儲(chǔ)器單元的偏置狀態(tài)的示意圖；
[0024]圖14是在進(jìn)行寫(xiě)入的過(guò)程中與圖5中示出的MGBP解碼器相關(guān)的信號(hào)的時(shí)序圖；
[0025]圖15是在進(jìn)行寫(xiě)入的過(guò)程中與圖5中示出的MGBN解碼器相關(guān)的信號(hào)的時(shí)序圖；
[0026]圖16是在進(jìn)行寫(xiě)入的過(guò)程中與圖7中示出的MGG解碼器相關(guān)的信號(hào)的時(shí)序圖；
[0027]圖17是在進(jìn)行擦除的過(guò)程中的選擇/未選擇的存儲(chǔ)器單元的偏置狀態(tài)的示意圖；
[0028]圖18是在進(jìn)行擦除的過(guò)程中與圖5中示出的MGBP解碼器相關(guān)的信號(hào)的時(shí)序圖；
[0029]圖19是在進(jìn)行擦除的過(guò)程中與圖5中示出的MGBN驅(qū)動(dòng)器相關(guān)的信號(hào)的時(shí)序圖；
[0030]圖20是在進(jìn)行擦除的過(guò)程中與圖7中示出的MGG解碼器相關(guān)的信號(hào)的時(shí)序圖；
[0031]圖21是示出根據(jù)實(shí)施例2的半導(dǎo)體器件中的高電壓邏輯電路的構(gòu)造的圖；
[0032]圖22是示出圖12中示出的高電壓邏輯電路的各部分的電壓變化的示例的時(shí)序圖；以及
[0033 ]圖23是示出圖21中示出的高電壓邏輯電路的各部分的電壓變化的示例的時(shí)序圖。
【具體實(shí)施方式】
[0034]下文中，將參照附圖詳細(xì)描述各實(shí)施例。下面，相同或?qū)?yīng)的元件附帶相同的符號(hào)或參考標(biāo)號(hào)并且省略對(duì)其的重復(fù)說(shuō)明。
[0035]〈實(shí)施例1>
[0036][半導(dǎo)體器件的整個(gè)構(gòu)造]
[0037]圖1是示出根據(jù)實(shí)施例1的半導(dǎo)體器件的構(gòu)造的框圖。圖1示出作為半導(dǎo)體器件示例的微控制器單元(MCU) I的構(gòu)造。
[0038]參照?qǐng)D1，例如，通過(guò)采用CMOS(互補(bǔ)型金屬氧化物半導(dǎo)體)集成電路制造技術(shù)，在諸如單晶硅的一個(gè)半導(dǎo)體芯片中形成微控制器單元I。
[0039]如圖1中所示，微控制器單元I包括中央處理單元(CPU)2、隨機(jī)存取存儲(chǔ)器(RAM)5和閃存存儲(chǔ)器模塊(FMDL)6。中央處理單元2包括指令控制部和執(zhí)行部，并且執(zhí)行指令。隨機(jī)存取存儲(chǔ)器5用作中央處理單元2的工作空間。閃存存儲(chǔ)器模塊6被設(shè)置為用于存儲(chǔ)數(shù)據(jù)和程序的非易失性存儲(chǔ)器模塊。
[0040]微控制器單元I還包括直接存儲(chǔ)器訪問(wèn)控制器(DMAC)3、總線(xiàn)接口電路(BIF)4、閃存定序器(FSQC)7、外部I/O端口(PRT)8和9、定時(shí)器(TMR)1、時(shí)鐘脈沖發(fā)生器(CPG)ll、高速總線(xiàn)(HBUS) 12和外圍總線(xiàn)(PBUS) 13。
[0041]總線(xiàn)接口電路4執(zhí)行高速總線(xiàn)12和外圍總線(xiàn)13之間的總線(xiàn)接口控制或總線(xiàn)橋控制。閃存定序器7對(duì)閃存存儲(chǔ)器模塊(FMDL) 6執(zhí)行命令訪問(wèn)控制。時(shí)鐘脈沖發(fā)生器11形成用于控制微控制器單元I的內(nèi)部時(shí)鐘CLK。
[0042]盡管不受特別限制，但在圖1的情況下微控制器單元I的總線(xiàn)架構(gòu)具有高速總線(xiàn)(HBUS) 12和外圍總線(xiàn)(PBUS) 13。盡管不受特別限制，但高速總線(xiàn)12和外圍總線(xiàn)13中的每一個(gè)具有數(shù)據(jù)總線(xiàn)、地址總線(xiàn)和控制總線(xiàn)。通過(guò)提供高速總線(xiàn)12和外圍總線(xiàn)13這兩個(gè)總線(xiàn)，相比于所有電路耦合到公共總線(xiàn)的情況，可以減輕總線(xiàn)負(fù)擔(dān)并且保障高速訪問(wèn)操作。
[0043]中央處理單元2、直接存儲(chǔ)器訪問(wèn)控制器3、總線(xiàn)接口電路4、隨機(jī)存取存儲(chǔ)器5和閃存存儲(chǔ)器模塊6耦合到高速總線(xiàn)12。閃存定序器7、外部I/O端口 8和9、定時(shí)器10和時(shí)鐘脈沖發(fā)生器11耦合到外圍總線(xiàn)13。
[0044]微計(jì)算機(jī)I還包括:時(shí)鐘端子X(jué)TAL/EXTAL，其耦合振蕩器或被供應(yīng)外部時(shí)鐘；外部硬件待機(jī)端子STB，其用于指示待機(jī)狀態(tài);外部重置端子RES，其用于指示重置;外部電力端子VCC;外部接地端子VSS。
[0045]在圖1中，使用不同的CAD工具設(shè)計(jì)作為邏輯電路的閃存定序器7和形成為陣列的閃存存儲(chǔ)器模塊6。因此，為了方便起見(jiàn)，它們被示出為單獨(dú)的電路塊。然而，它們組合地構(gòu)成閃存存儲(chǔ)器16。
[0046]閃存存儲(chǔ)器模塊6經(jīng)由只讀高速訪問(wèn)端口(HACSP)15耦合到高速總線(xiàn)(HBUS) 12。CPU 2或DMAC 3可經(jīng)由高速訪問(wèn)端口 15從高速總線(xiàn)12讀取訪問(wèn)閃存存儲(chǔ)器模塊6。當(dāng)CPU 2或DMAC 3寫(xiě)入訪問(wèn)并且初始化閃存存儲(chǔ)器模塊6時(shí)，它們通過(guò)以總線(xiàn)接口電路4為媒介經(jīng)由外圍總線(xiàn)(PBUS) 13向閃存定序器7發(fā)出命令。響應(yīng)于這個(gè)命令，閃存定序器7從外圍總線(xiàn)PBUS經(jīng)由低速訪問(wèn)端口(LACSP)對(duì)閃存存儲(chǔ)器模塊執(zhí)行初始化和寫(xiě)入操作的控制。
[0047][存儲(chǔ)器單元的構(gòu)造示例和操作]
[0048]圖2A和圖2B示出圖1中示出的閃存存儲(chǔ)器模塊6中采用的存儲(chǔ)器單元的構(gòu)造和操作。在本實(shí)施例中，說(shuō)明其中存儲(chǔ)器單元被配置有如圖2中所示的分裂柵極型非易失性存儲(chǔ)器元件的情況作為示例。然而，本實(shí)施例中說(shuō)明的驅(qū)動(dòng)器電路還可應(yīng)用于堆疊柵極型非易失性存儲(chǔ)器元件的情況。
[0049]參照?qǐng)D2A，分裂柵極型非易失性存儲(chǔ)器元件包括控制柵極CG和存儲(chǔ)器柵極MG，控制柵極CG和存儲(chǔ)器柵極MG經(jīng)由柵極絕緣膜布置在源極區(qū)和漏極區(qū)之間的溝道形成區(qū)上。諸如氮化硅(SiN)的電荷捕獲區(qū)布置在存儲(chǔ)器柵極MG和柵極絕緣膜之間。控制柵極CG耦合到控制柵極線(xiàn)CGL(也被稱(chēng)為“讀取字線(xiàn)”)，存儲(chǔ)器柵極MG耦合到存儲(chǔ)器柵極線(xiàn)(也被稱(chēng)為“重寫(xiě)字線(xiàn)”)?？刂茤艠OCG側(cè)的漏極區(qū)(或源極區(qū))耦合到位線(xiàn)BL，存儲(chǔ)器柵極MG側(cè)的源極區(qū)(或漏極區(qū))耦合到源極線(xiàn)SL。
[0050]圖2B示出在對(duì)分裂柵極型非易失性存儲(chǔ)器元件進(jìn)行讀取、寫(xiě)入和擦除的過(guò)程中位線(xiàn)BL、控制柵極CG、存儲(chǔ)器柵極MG、源極線(xiàn)SL和阱區(qū)(WELL)處設(shè)定的電壓的示例。如圖2B中所示，相對(duì)于阱區(qū)的正的高電壓被施加到作為寫(xiě)入目標(biāo)的存儲(chǔ)器單元的存儲(chǔ)器柵極，相對(duì)于阱區(qū)的負(fù)的高電壓被施加到作為擦除目標(biāo)的存儲(chǔ)器單元的存儲(chǔ)器柵極?！案唠妷骸敝甘倦娢徊?上述情況下存儲(chǔ)器柵極和阱區(qū)之間的電位差)的絕對(duì)值大于在進(jìn)行讀取的過(guò)程中的電源電壓電平(VDD電平)。高電壓還被稱(chēng)為升壓電壓。
[0051]具體地講，為了減小存儲(chǔ)器單元的閾值電壓Vth(在進(jìn)行擦除的過(guò)程中)，例如，位線(xiàn)BL被設(shè)定為未耦合狀態(tài)(開(kāi)路)，控制柵極CG被設(shè)定為OV，存儲(chǔ)器柵極MG被設(shè)定為-3.3V至-8.0V。根據(jù)存儲(chǔ)器柵極MG的電壓，源極線(xiàn)SL被設(shè)定為3.2V至7.0V并且阱區(qū)WELL被設(shè)定為OV。因此，在由阱區(qū)(WELL)和存儲(chǔ)器柵極MG之間的高電場(chǎng)產(chǎn)生的電子和電子空穴中，電子空穴被從阱區(qū)(WELL)注入到電荷捕獲區(qū)(SiN)中。這個(gè)處理是按共用存儲(chǔ)器柵極線(xiàn)的多個(gè)存儲(chǔ)器單元為單位執(zhí)行的。
[0052]為了增大存儲(chǔ)器單元的閾值電壓Vth(在進(jìn)行寫(xiě)入的過(guò)程中)，例如，位線(xiàn)被設(shè)定為
0.8V，控制柵極CG被設(shè)定為1.0V，存儲(chǔ)器柵極MG被設(shè)定為6.4V至11V。根據(jù)存儲(chǔ)器柵極MG的電壓，源極線(xiàn)SL被設(shè)定為3.2V至7.0V并且阱區(qū)WELL被設(shè)定為0V。在這種情況下，當(dāng)寫(xiě)入電流從源極線(xiàn)SL流向位線(xiàn)BL時(shí)，在控制柵極CG和存儲(chǔ)器柵極MG的邊界部分中產(chǎn)生熱電子，產(chǎn)生的熱電子被注入電荷捕獲區(qū)(SiN)。由于根據(jù)位線(xiàn)電流是否流動(dòng)來(lái)決定電子的注入，因此以位為單位控制這個(gè)處理。
[0053]在進(jìn)行讀取的過(guò)程中，例如，位線(xiàn)BL被設(shè)定為1.5V，控制柵極CG被設(shè)定為1.5V，存儲(chǔ)器柵極MG被設(shè)定為OV，源極線(xiàn)SL被設(shè)定為OV，阱區(qū)WELL被設(shè)定為OV。當(dāng)存儲(chǔ)器單元的閾值電壓Vth低時(shí)，存儲(chǔ)器單元的電阻變小(導(dǎo)通狀態(tài))，而當(dāng)閾值電壓Vth高時(shí)，存儲(chǔ)器單元的電阻變大(截止?fàn)顟B(tài))。
[0054]在堆疊柵極型非易失性存儲(chǔ)器元件中，與上述重寫(xiě)字線(xiàn)和讀取字線(xiàn)二者對(duì)應(yīng)的一條字線(xiàn)耦合到控制柵極。另外，在這種情況下，為了增大存儲(chǔ)器單元的閾值電壓，相對(duì)于阱區(qū)的正的高電壓類(lèi)似地被施加到控制柵極(字線(xiàn))。相反地，為了減小存儲(chǔ)器單元的閾值電壓，相對(duì)于阱區(qū)的負(fù)的高電壓類(lèi)似地被施加到控制柵極(字線(xiàn))。
[0055][閃存存儲(chǔ)器模塊]
[0056]圖3是示出圖1中示出的閃存存儲(chǔ)器模塊(FMDL)6的構(gòu)造的框圖。在下面的說(shuō)明中，圖3的空間的左右方向被稱(chēng)為行方向并且該空間的上下方向被稱(chēng)為列方向。
[0057]如圖3中所示，閃存存儲(chǔ)器模塊(FMDL)6包括左簇(mat)存儲(chǔ)器單元陣列21L、右簇存儲(chǔ)器單元陣列21R、用于左簇存儲(chǔ)器單元陣列21L的感測(cè)放大器/寫(xiě)入控制電路26L、用于右簇存儲(chǔ)器單元陣列21R的感測(cè)放大器/寫(xiě)入控制電路26R、地址控制電路28和數(shù)據(jù)控制電路29。閃存存儲(chǔ)器模塊(FMDL)6還包括用于左簇存儲(chǔ)器單元陣列21L的CG驅(qū)動(dòng)器電路22L、用于右簇存儲(chǔ)器單元陣列21R的CG驅(qū)動(dòng)器電路22R、低電壓解碼電路23、MG驅(qū)動(dòng)器電路24、高電壓解碼電路25和升壓電路27。
[0058]圖3示出其中存儲(chǔ)器單元陣列在中心分成兩個(gè)的兩簇式(two-mat)構(gòu)造的示例。在認(rèn)為快速不重要的情況下，還可以采用一簇式(one-mat)構(gòu)造的存儲(chǔ)器單元陣列。在一簇式構(gòu)造中，CG驅(qū)動(dòng)器電路22L和22R被組合成一個(gè)，并且布置在存儲(chǔ)器單元陣列的左端或右端。
[0059]參照?qǐng)D3，左簇存儲(chǔ)器單元陣列21L和右簇存儲(chǔ)器單元陣列21R中的每一個(gè)包括布置成矩陣的多個(gè)存儲(chǔ)器單元MC。存儲(chǔ)器單元MC是圖2中說(shuō)明的分裂柵極型非易失性存儲(chǔ)器。在下面的說(shuō)明中，左簇存儲(chǔ)器單元陣列21L可被簡(jiǎn)寫(xiě)為左存儲(chǔ)器簇(left memory mat)21L或左簇(left mat)21L，右簇存儲(chǔ)器單元陣列21R可被簡(jiǎn)寫(xiě)為右存儲(chǔ)器簇(right memorymat)21R或右族(right mat)21R0
[0060]針對(duì)左存儲(chǔ)器簇21L和右存儲(chǔ)器簇21R的每列布置位線(xiàn)BL。如圖2中說(shuō)明的，各位線(xiàn)BL耦合到對(duì)應(yīng)列中設(shè)置的各存儲(chǔ)器單元MC的控制柵極CG側(cè)的源極區(qū)或漏極區(qū)。
[0061]與左存儲(chǔ)器簇21L和右存儲(chǔ)器簇21R二者公共地，為存儲(chǔ)器簇21L和21R的每行布置源極線(xiàn)SL。如圖2中說(shuō)明的，各源極線(xiàn)SL耦合到對(duì)應(yīng)行中設(shè)置的各存儲(chǔ)器單元MC的存儲(chǔ)器柵極MG側(cè)的源極區(qū)或漏極區(qū)。
[0062]為每個(gè)存儲(chǔ)器簇單獨(dú)地設(shè)置控制柵極線(xiàn)CGL。為左存儲(chǔ)器簇21L的每行布置控制柵極線(xiàn)CGL_L，為右存儲(chǔ)器簇21R的每行布置控制柵極線(xiàn)CGL_R。各控制柵極線(xiàn)CGL_L.合到左存儲(chǔ)器簇21L的對(duì)應(yīng)行中設(shè)置的各存儲(chǔ)器單元MC的控制柵極CG。類(lèi)似地，各控制柵極線(xiàn)CGL_R耦合到右存儲(chǔ)器簇21R的對(duì)應(yīng)行中設(shè)置的各存儲(chǔ)器單元MC的控制柵極CG。
[0063]與左存儲(chǔ)器簇21L和右存儲(chǔ)器簇21R二者公共地，為存儲(chǔ)器簇21L和21R的每行布置存儲(chǔ)器柵極線(xiàn)MGL。如圖2中說(shuō)明的，各存儲(chǔ)器柵極線(xiàn)MGL耦合到對(duì)應(yīng)行中設(shè)置的各存儲(chǔ)單元MC的存儲(chǔ)器柵極MG。
[0064]在認(rèn)為快速重要的情況下，可以采用位線(xiàn)BL分開(kāi)用于讀取和寫(xiě)入的構(gòu)造，還可以采用位線(xiàn)被分層級(jí)并且劃分成主位線(xiàn)和副位線(xiàn)的構(gòu)造。在圖2中，為每行設(shè)置源極線(xiàn)5匕然而，還可以采用重寫(xiě)單元的多行中共用一條源極線(xiàn)SL的構(gòu)造，或者還可以采用在一行中將源極線(xiàn)劃分成多條源極線(xiàn)SL以減少干擾的構(gòu)造。
[0065]感測(cè)放大器/寫(xiě)入控制電路26L經(jīng)由位線(xiàn)BL耦合到左存儲(chǔ)器簇21L中的存儲(chǔ)器單元MC并且控制存儲(chǔ)器單元MC的數(shù)據(jù)的讀取和重寫(xiě)。類(lèi)似地，感測(cè)放大器/寫(xiě)入控制電路26R經(jīng)由位線(xiàn)BL耦合到右存儲(chǔ)器簇21R中的存儲(chǔ)器單元MC并且控制存儲(chǔ)器單元MC的數(shù)據(jù)的讀取和重寫(xiě)。
[0066]地址控制單元28從外部地址輸入端子34獲取地址(行地址RAR和列地址CAR)。地址控制單元28將行地址信號(hào)RAR發(fā)送到高電壓解碼電路25和低電壓解碼電路23，并且將列地址信號(hào)CAR發(fā)送到感測(cè)放大器/寫(xiě)入控制電路26L和26R。
[0067]數(shù)據(jù)控制電路29將從感測(cè)放大器/寫(xiě)入控制電路26L和26R輸出的讀取數(shù)據(jù)RD輸出到外部數(shù)據(jù)輸入/輸出端子35，并且將輸入外部數(shù)據(jù)輸入/輸出端子35的寫(xiě)入數(shù)據(jù)WD輸出到感測(cè)放大器/寫(xiě)入控制電路26L和26R。
[0068]CG驅(qū)動(dòng)器電路22L和22R布置在左存儲(chǔ)器簇21L和右存儲(chǔ)器簇21R之間。具體地講，CG驅(qū)動(dòng)器電路22L被布置成毗鄰左存儲(chǔ)器簇21L的右手側(cè)。CG驅(qū)動(dòng)器電路22R被布置成毗鄰右存儲(chǔ)器簇21R的左手側(cè)。低電壓解碼電路23布置在CG驅(qū)動(dòng)器電路22L和CG驅(qū)動(dòng)器電路22R之間。
[0069]CG驅(qū)動(dòng)器電路22L包括多個(gè)CG驅(qū)動(dòng)器46L，該多個(gè)CG驅(qū)動(dòng)器46L分別驅(qū)動(dòng)主要用于讀取的多條控制柵極線(xiàn)CGL_L。類(lèi)似地，CG驅(qū)動(dòng)器電路22R包括多個(gè)CG驅(qū)動(dòng)器46R，該多個(gè)CG驅(qū)動(dòng)器46R分別驅(qū)動(dòng)主要用于讀取的多條控制柵極線(xiàn)CGL_R?；趶牡刂房刂齐娐?8供應(yīng)的行地址信號(hào)RAR，低電壓解碼電路23選擇行，選擇并且驅(qū)動(dòng)對(duì)應(yīng)于選擇的行的CG驅(qū)動(dòng)器46L和 46R。
[0070]經(jīng)由高電位側(cè)(也被稱(chēng)為“高側(cè)”)的電源端子32和低電位側(cè)(也被稱(chēng)為“低側(cè)”)的電源端子33分別向CG驅(qū)動(dòng)器電路22L和22R和低電壓解碼電路23供應(yīng)低電壓系統(tǒng)的高側(cè)電源電位VDD和低側(cè)電源電位VSS。這里，“低電壓”指示在進(jìn)行讀取的過(guò)程中使用的電源電壓電平(VDD電平)。
[0071]MG驅(qū)動(dòng)器電路24布置在環(huán)繞左存儲(chǔ)器簇21L和右存儲(chǔ)器簇21R 二者的區(qū)域的外側(cè)(右手側(cè)或左手側(cè))。在圖3的情況下，MG驅(qū)動(dòng)器電路24被布置成毗鄰右存儲(chǔ)器塊21R的右手偵MG驅(qū)動(dòng)器電路24包括多個(gè)MG驅(qū)動(dòng)器47，該多個(gè)MG驅(qū)動(dòng)器47分別驅(qū)動(dòng)主要用于進(jìn)行重寫(xiě)(寫(xiě)入和擦除)的多個(gè)存儲(chǔ)器柵極線(xiàn)MGL。
[0072]基于從地址控制電路28供應(yīng)的行地址信號(hào)RAR，高電壓解碼電路25選擇行，選擇并且驅(qū)動(dòng)對(duì)應(yīng)于選擇的行的MG驅(qū)動(dòng)器47。高電壓解碼電路25還包括SL驅(qū)動(dòng)器48，SL驅(qū)動(dòng)器48驅(qū)動(dòng)選擇的行的源極線(xiàn)SL。
[0073]升壓電路27基于低電壓系統(tǒng)的高側(cè)電源電位VDD和低側(cè)電源電位VSS，產(chǎn)生用于重寫(xiě)的高側(cè)電源電位和用于重寫(xiě)的低側(cè)電源電位。升壓電路27經(jīng)由高側(cè)電源端子30向MG驅(qū)動(dòng)器電路24和高電壓解碼電路25中的每一個(gè)供應(yīng)用于重寫(xiě)的高側(cè)電源電位VMGBPP、VMGBNP、VMGPP和VBGNP并且經(jīng)由低側(cè)電源端子31供應(yīng)用于重寫(xiě)的低側(cè)電源電位VMGBPN、VMGBNN、VMGPN和VMGNN。
[0074][MG 驅(qū)動(dòng)器]
[OO75 ]圖4A和圖4B是示出圖3中示出的MG驅(qū)動(dòng)器47的具體構(gòu)造的示例的電路圖。
[0076]參照?qǐng)D4A，MG驅(qū)動(dòng)器47A在從高側(cè)到低側(cè)的方向上包括串聯(lián)耦合在高電位側(cè)(高側(cè))的電源線(xiàn)MGBP和低電位側(cè)(低側(cè))的電源線(xiàn)MGBN之間的PMOS(正型金屬氧化物半導(dǎo)體)晶體管471和匪OS(負(fù)型金屬氧化物半導(dǎo)體)晶體管472 JMOS晶體管471的柵極耦合到控制信號(hào)線(xiàn)MGP，NM0S晶體管472的柵極耦合到控制信號(hào)線(xiàn)MGN JMOS晶體管471和匪OS晶體管472的耦合節(jié)點(diǎn)耦合到存儲(chǔ)器柵極線(xiàn)MGL。為了上拉存儲(chǔ)器柵極線(xiàn)MGL的電位，采用PMOS晶體管471，為了下拉存儲(chǔ)器柵極線(xiàn)MGL的電位，采用NMOS晶體管472。
[0077]圖4B中示出的MG驅(qū)動(dòng)器47B具有圖4A中示出的MG驅(qū)動(dòng)器47A中的PMOS晶體管471的柵極和NMOS晶體管472的柵極耦合到信號(hào)線(xiàn)MGG的構(gòu)造。
[0078][MG解碼器單元]
[0079](概況)
[0080]圖5是示出圖3中示出的高電壓解碼電路25的MG解碼器單元25A的構(gòu)造的框圖。圖5還示出圖3中示出的右簇存儲(chǔ)器單元陣列21R和MG驅(qū)動(dòng)器電路24的構(gòu)造的示例。
[0081 ]如圖5中所示，右簇存儲(chǔ)器單元陣列21R被劃分成64個(gè)塊BK[0]-BK[63]。在各塊BK中，布置N行存儲(chǔ)器單元并且N條存儲(chǔ)器柵極線(xiàn)MGL[0]-MGL[N-1]連線(xiàn)。左簇存儲(chǔ)器單元陣列21L也具有與右簇存儲(chǔ)器單元陣列21R相同的構(gòu)造。
[0082]MG驅(qū)動(dòng)器電路24包括分別與塊ΒΚ[0]-ΒΚ[ 63]對(duì)應(yīng)的64個(gè)MG驅(qū)動(dòng)器組70 [O]-70[63]。驅(qū)動(dòng)器組70中的每一個(gè)包括分別驅(qū)動(dòng)N條存儲(chǔ)器柵極線(xiàn)MGL的N個(gè)MG驅(qū)動(dòng)器47A。在驅(qū)動(dòng)器組70中的每一個(gè)中，圖4中說(shuō)明的高側(cè)電源線(xiàn)MGBP和低側(cè)電源線(xiàn)MGBN連線(xiàn)。
[0083 ] MG解碼器單元25A包括預(yù)解碼器480L、480U和480G、MGBP/MGBN解碼器54和MGP/MGN解碼器53。
[0084]采用圖3中示出的地址控制電路28輸出的行地址信號(hào)RAR中的6位地址信號(hào)ADDB[5:0]來(lái)選擇塊BK[63:0]。采用用于剩余位的地址信號(hào)ADDG來(lái)選擇各塊BK中的N條存儲(chǔ)器柵極線(xiàn)MGL[N-1:0]中的一條。
[0085]預(yù)解碼器480U通過(guò)對(duì)用于選擇塊BK的地址信號(hào)ADDB[5:0]的上級(jí)3位地址信號(hào)[5:3]進(jìn)行解碼來(lái)產(chǎn)生八個(gè)I位預(yù)解碼信號(hào)PRMGBU[7:0]。預(yù)解碼器480L通過(guò)對(duì)下級(jí)3位地址信號(hào)ADDB[2:0]進(jìn)行解碼來(lái)產(chǎn)生八個(gè)I位預(yù)解碼信號(hào)PRMGBL[7:0]。
[0086]盡管圖5示出簡(jiǎn)化圖，但用于選擇存儲(chǔ)器柵極線(xiàn)BGL的地址信號(hào)ADDG也被劃分成高位和低位。預(yù)解碼器480G通過(guò)對(duì)上級(jí)地址信號(hào)ADDG進(jìn)行解碼來(lái)產(chǎn)生預(yù)解碼信號(hào)PRMGU，并且通過(guò)對(duì)下級(jí)地址信號(hào)ADDG進(jìn)行解碼來(lái)產(chǎn)生預(yù)解碼信號(hào)PRMGL。
[0087]基于從預(yù)解碼器480L和480U輸出的預(yù)解碼信號(hào)PRMGBL和PRMGBU，MGBP/MGBN解碼器54將數(shù)據(jù)重寫(xiě)所必需的電源電位供應(yīng)到對(duì)應(yīng)于選擇的塊BK的MG驅(qū)動(dòng)器組70的高側(cè)電源線(xiàn)MGBP和低側(cè)電源線(xiàn)MGBN。高側(cè)電源線(xiàn)MGBP可只被供應(yīng)正的高電位;然而，低側(cè)電源線(xiàn)MGBN可被供應(yīng)正的高電位和負(fù)的高電位。
[0088]基于從預(yù)解碼器480G輸出的預(yù)解碼信號(hào)PRMGL和PRMGU，MGP/MGN解碼器53通過(guò)向耦合到MG驅(qū)動(dòng)器47A的控制信號(hào)線(xiàn)MGP和MGN輸出控制信號(hào)來(lái)激活對(duì)應(yīng)的存儲(chǔ)器柵極線(xiàn)MGL?？刂菩盘?hào)線(xiàn)MGP耦合到構(gòu)成對(duì)應(yīng)的MG驅(qū)動(dòng)器47A的圖4A中示出的PMOS晶體管471的柵極，并且可只被供應(yīng)正的高電位?？刂菩盘?hào)線(xiàn)MGN耦合到構(gòu)成對(duì)應(yīng)的MG驅(qū)動(dòng)器47A的匪OS晶體管472的柵極，并且可被供應(yīng)正的高電位和負(fù)的高電位。
[0089](MGBP/MGBN 解碼器)
[0090]如圖5中所示，MGBP/MGBN解碼器54包括作為低電壓邏輯電路的16個(gè)或(OR)門(mén)510和16個(gè)異或(異0R)門(mén)520、17個(gè)電平移位器(1^1^?1')511和521、高電壓解碼器60[0]-60
[63]。
[0091]電平移位器511將VDD電平的輸入信號(hào)轉(zhuǎn)換成正的高電壓電平(高側(cè)電源電位VMGBPP;低側(cè)電源電位VMGBPN)的信號(hào)(將在圖8中說(shuō)明具體的數(shù)值示例)。各電平移位器511具有用于保持輸入信號(hào)的內(nèi)置鎖存電路。當(dāng)切斷信號(hào)ENP處于H電平時(shí)，輸入到鎖存電路的信號(hào)被啟用。在通過(guò)將切斷信號(hào)ENP設(shè)定為L(zhǎng)電平而切斷輸入鎖存電路的信號(hào)之后，通過(guò)改變供應(yīng)到電平移位器511的電源電位，輸入信號(hào)升壓至正的高電壓。
[0092]類(lèi)似地，電平移位器521將VDD電平的輸入信號(hào)轉(zhuǎn)換成與電平移位器511的情況不同的正或負(fù)的高電壓電平(高側(cè)電源電位VMGBNP;低側(cè)電源電位VMGBNN)的信號(hào)(在圖8中將說(shuō)明具體的數(shù)值示例)。各電平移位器521具有用于保持輸入信號(hào)的內(nèi)置鎖存電路。當(dāng)切斷信號(hào)ENN處于H電平時(shí)，輸入到鎖存電路的信號(hào)被啟用。在通過(guò)將切斷信號(hào)ENN設(shè)定為L(zhǎng)電平而切斷輸入鎖存電路的信號(hào)之后，通過(guò)改變供應(yīng)到電平移位器521的電源電位，輸入信號(hào)升壓至正或負(fù)的高電壓。
[0093]從預(yù)解碼器480L輸出的八個(gè)下級(jí)預(yù)解碼信號(hào)PRMGBL[ 7:0 ]經(jīng)由八個(gè)或門(mén)510被輸入到八個(gè)電平移位器511。八個(gè)電平移位器511將VDD電平的預(yù)解碼信號(hào)PRMGBL[7:0]轉(zhuǎn)換成高電壓電平的預(yù)解碼信號(hào)PRMGBPL[7:0]。這里，各或門(mén)510計(jì)算對(duì)應(yīng)預(yù)解碼信號(hào)PRMGBL[7:O]和全選信號(hào)ASEL的邏輯求和。因此，當(dāng)全選信號(hào)ASEL處于高電平(H電平)時(shí)，選擇所有預(yù)解碼信號(hào)PRMGBL[7:0]。在擦除的過(guò)程中激活全選信號(hào)(設(shè)定為H電平)。
[0094]八個(gè)下級(jí)預(yù)解碼信號(hào)PRMGBL[7:0]分別經(jīng)由八個(gè)異或門(mén)520進(jìn)一步輸入到八個(gè)電平移位器521。八個(gè)電平移位器521將VDD電平的預(yù)解碼信號(hào)PRMGBL[7:0]轉(zhuǎn)換成高電壓電平的預(yù)解碼信號(hào)PRMGBNL[7:0]。這里，各異或門(mén)520計(jì)算對(duì)應(yīng)預(yù)解碼信號(hào)PRMGBL[7:0]和反轉(zhuǎn)控制信號(hào)ENOR的異或。因此，當(dāng)反轉(zhuǎn)控制信號(hào)ENOR處于H電平時(shí)，各異或門(mén)520輸出通過(guò)將對(duì)應(yīng)預(yù)解碼信號(hào)PRMGBL[7:0]的邏輯電平反轉(zhuǎn)而得到的信號(hào)，并且當(dāng)反轉(zhuǎn)控制信號(hào)ENOR處于低電平(L電平)時(shí)，各異或門(mén)520輸出對(duì)應(yīng)的預(yù)解碼信號(hào)PRMGBL[7:0]而不改變其邏輯電平。當(dāng)閃存模塊的操作模式(寫(xiě)入、擦除)是擦除模式時(shí)，反轉(zhuǎn)控制信號(hào)ENOR被設(shè)定為H電平，并且當(dāng)操作模式是寫(xiě)入模式時(shí)，反轉(zhuǎn)控制信號(hào)ENOR被設(shè)定為L(zhǎng)電平。
[0095]另一方面，從預(yù)解碼器480U輸出的八個(gè)上級(jí)預(yù)解碼信號(hào)PRMGBU[7:0]分別經(jīng)由八個(gè)或門(mén)510輸入到八個(gè)電平移位器511。八個(gè)電平移位器511將VDD電平的預(yù)解碼信號(hào)PRMGBU[7:0]轉(zhuǎn)換成高電壓電平的預(yù)解碼信號(hào)PRMGBPU[ 7:0 ]。這里，各或門(mén)510計(jì)算對(duì)應(yīng)預(yù)解碼信號(hào)PRMGBU [ 7:0 ]和全選信號(hào)ASEL的邏輯求和。
[0096]八個(gè)上級(jí)預(yù)解碼信號(hào)PRMGBU[7:0]分別經(jīng)由八個(gè)異或門(mén)520進(jìn)一步輸入到八個(gè)電平移位器521。八個(gè)電平移位器521將VDD電平的預(yù)解碼信號(hào)PRMGBU[7:0]轉(zhuǎn)換成高電壓電平的預(yù)解碼信號(hào)PRMGBNU[7:0]。這里，各異或門(mén)520計(jì)算對(duì)應(yīng)預(yù)解碼信號(hào)PRMGBU[7:0]和反轉(zhuǎn)控制信號(hào)ENOR的異或。
[0097]VDD電平的反轉(zhuǎn)控制信號(hào)ENOR被電平移位器521轉(zhuǎn)換成高電壓電平的反轉(zhuǎn)控制信號(hào)HVENOR。
[0098]高電壓解碼器60[0]-60[63]分別對(duì)應(yīng)于MG驅(qū)動(dòng)器組70[0]-70[63]設(shè)置。具體地講，第k高電壓解碼器60[k] (O < k < 63)將高側(cè)電源電位和低側(cè)電源電位分別供應(yīng)到第k MG驅(qū)動(dòng)器組70 [ k]中設(shè)置的高側(cè)電源線(xiàn)MGBP [ k]和低側(cè)電源線(xiàn)MGBN[ k]。
[0099]具體地講，高電壓解碼器60[0]_60[63]中的每一個(gè)包括高電壓與電路512和高電壓邏輯電路522。高電壓與電路512執(zhí)行八個(gè)高電壓預(yù)解碼信號(hào)PRMGBPL[7:0]中的每一個(gè)和八個(gè)高電壓預(yù)解碼信號(hào)PRMGBPU[7:0]中的每一個(gè)的與運(yùn)算，并且產(chǎn)生將被供應(yīng)到MG驅(qū)動(dòng)器電路24中設(shè)置的64條高側(cè)電源線(xiàn)MGBP[63:0]的電源電位。高電壓邏輯電路522執(zhí)行八個(gè)高電壓預(yù)解碼信號(hào)PRMGBNL[7:0]中的每一個(gè)和八個(gè)高電壓預(yù)解碼信號(hào)PRMGBNU[7:0]中的每一個(gè)的邏輯運(yùn)算，并且產(chǎn)生將被供應(yīng)到MG驅(qū)動(dòng)器電路24中設(shè)置的64條低側(cè)電源線(xiàn)MGBP[63:O]的電源電位。這里，當(dāng)反轉(zhuǎn)控制信號(hào)HVENOR處于L電平時(shí)，高電壓邏輯電路522執(zhí)行與運(yùn)算，并且當(dāng)反轉(zhuǎn)控制信號(hào)HVENOR處于H電平時(shí)，高電壓邏輯電路522執(zhí)行或運(yùn)算。
[0100]具體地講，設(shè)置在第(i+8 X j)高電壓解碼器60 [ i+8 X j ] (O < i < 7，O < j < 7)中的高電壓與電路512被供應(yīng)高電壓電平的第i預(yù)解碼信號(hào)PRMGBPL[i]和高電壓電平的第j預(yù)解碼信號(hào)PRMGBPU[ j ]。高電壓與電路512執(zhí)行供應(yīng)的預(yù)解碼信號(hào)PRMGBPL [ i ]和PRMGBPU[ j ]的與運(yùn)算。高電壓與電路512產(chǎn)生的電壓信號(hào)(與運(yùn)算結(jié)果)被供應(yīng)到對(duì)應(yīng)MG驅(qū)動(dòng)器組70[i+8X j ]的高側(cè)電源線(xiàn)MGBP [ i+8 X j ]。
[0101]設(shè)置在第(i+8 X j)高電壓解碼器60 [ i+8 X j ] (O < i < 7，O < j < 7)中的高電壓邏輯電路522被供應(yīng)高電壓電平的第i預(yù)解碼信號(hào)？1??^亂[1]、高電壓電平的第」預(yù)解碼信號(hào)PRMGBNU[j]和高電壓反轉(zhuǎn)控制信號(hào)HVEN0R。當(dāng)高電壓反轉(zhuǎn)控制信號(hào)HVENOR處于L電平時(shí)，高電壓邏輯電路522執(zhí)行供應(yīng)的預(yù)解碼信號(hào)PRMGBNL[ i ]和PRMGBNU[ j ]的與運(yùn)算。當(dāng)高電壓反轉(zhuǎn)控制信號(hào)HVENOR處于H電平時(shí)，高電壓邏輯電路522執(zhí)行供應(yīng)的預(yù)解碼信號(hào)PRMGBNL[iWPPRMGBNU[j]的或運(yùn)算。高電壓邏輯電路522產(chǎn)生的電壓信號(hào)(與運(yùn)算結(jié)果或者或運(yùn)算結(jié)果)被供應(yīng)到對(duì)應(yīng)MG驅(qū)動(dòng)器組70[ i+8 X j ]的低側(cè)電源線(xiàn)MGBN[ i+8 X j ]。
[0102]在上述MGBP/MGBN解碼器54中，與MG驅(qū)動(dòng)器電路24的高側(cè)電源線(xiàn)MGBP[63:0]的電源電位輸出相關(guān)的或門(mén)510、電平移位器511和高電壓與電路512被統(tǒng)稱(chēng)為MGBP解碼器54P。類(lèi)似地，與MD驅(qū)動(dòng)器電路24的低側(cè)電源線(xiàn)MGBN[63:0]的電源電位輸出相關(guān)的異或門(mén)520、電平移位器521和高電壓邏輯電路522被統(tǒng)稱(chēng)為MGBP解碼器54N。
[0103](MGP/MGN 解碼器)
[0104]圖6是示出圖5中示出的MG解碼器單元25A的MGP/MGN解碼器53的構(gòu)造的框圖。圖6還示出圖5中示出的預(yù)解碼器480G(包括用于上側(cè)地址的預(yù)解碼器480CTJ和用于下側(cè)地址的預(yù)解碼器480GL)、MG驅(qū)動(dòng)器電路24和右存儲(chǔ)器簇21R。
[0105]圖6示出圖5中示出的每個(gè)塊BK的控制信號(hào)線(xiàn)MGP的數(shù)量、控制信號(hào)線(xiàn)MGN的數(shù)量和存儲(chǔ)器柵極線(xiàn)MGL的數(shù)量都是64條(N=64)的情況。因此，采用6位地址信號(hào)ADDG[5:0]。預(yù)解碼器480⑶將上級(jí)3位地址信號(hào)ADDG[5:3]解碼成八個(gè)I位預(yù)解碼信號(hào)PRMGU[7:0]。預(yù)解碼器480GL將下級(jí)3位地址信號(hào)ADDG[2:0]解碼成八個(gè)I位預(yù)解碼信號(hào)PRMGL[7:0]。
[0106]如圖6中所示，MGP/MGN解碼器53包括作為低電壓邏輯電路的16個(gè)或門(mén)530和16個(gè)異或門(mén)540、33個(gè)電平移位器(LVLSFT)531和541，和高電壓解碼器61[0]-61[63]。
[0107]圖6中示出的MGP/MGN解碼器53的構(gòu)造和操作與圖5中示出的MGTO/MGPN解碼器的構(gòu)造和操作類(lèi)似。具體地講，圖6中示出的或門(mén)530、異或門(mén)540和電平移位器531和541分別對(duì)應(yīng)于圖5中示出的或門(mén)510、異或門(mén)520和電平移位器511和521。圖6中示出的高電壓解碼器61[0]-61[63]分別對(duì)應(yīng)于圖5中示出的高電壓解碼器60[0]-60[63]。
[0108]此外，圖6中示出的VDD電平的預(yù)解碼信號(hào)PRMGL和PRMGU分別對(duì)應(yīng)于圖5中示出的VDD電平的預(yù)解碼信號(hào)PRMGBL和PRMGBU。圖6中示出的高電壓電平的預(yù)解碼信號(hào)PRMGPL、PRMGPU、PRMGNL和PRMGNU分別對(duì)應(yīng)于圖5中示出的高電壓電平的預(yù)解碼信號(hào)PRMGBPL、PRMGBPU、PRMGBNL和PRMGBNU。
[0109]然而，電平移位器531和541的輸出信號(hào)的電壓電平不同于圖5的情況(將在圖8中說(shuō)明具體的數(shù)值示例)。具體地講，圖6中示出的電平移位器531將VDD電平的輸入信號(hào)轉(zhuǎn)換成正的高電壓電平的信號(hào)(高側(cè)電源電位VMGPP;低側(cè)電源電位VMGPN)。圖6中示出的電平移位器541將VDD電平的輸入信號(hào)轉(zhuǎn)換成正或負(fù)的高電壓電平(高側(cè)電源電位VMGNP;低側(cè)電源電位 VMGNN)。
[0110]圖6中示出的高電壓解碼器61與圖5中示出的高電壓解碼器60的不同之處在于，設(shè)置高電壓與非電路532和高電壓邏輯電路542(與非/或非電路)取代高電壓與電路512和高電壓邏輯電路522(與/或電路)。具體地講，設(shè)置在第(1+8\」)高電壓解碼器61[1+8\」](0<i<7,0< j< 7)中的高電壓與非電路532被供應(yīng)高電壓電平的第i預(yù)解碼信號(hào)PRMGPL[i]和高電壓電平的第j預(yù)解碼信號(hào)PRMGPU[j]。高電壓與非電路532執(zhí)行供應(yīng)的預(yù)解碼信號(hào)PRMGPL[i]和PRMGPU[j]的與非運(yùn)算。高電壓與非電路532產(chǎn)生的電壓信號(hào)(與非運(yùn)算結(jié)果)被供應(yīng)到MG驅(qū)動(dòng)器電路24的控制信號(hào)線(xiàn)MGP[ i+8 X j ]。
[0111]設(shè)置在第(i+8 X j)高電壓解碼器61 [ i+8 X j ] (O < i < 7，O < j < 7)中的高電壓邏輯電路542被供應(yīng)高電壓電平的第i預(yù)解碼信號(hào)PRMGNL[i ]、高電壓電平的第j預(yù)解碼信號(hào)PRMGNU[j]和高電壓反轉(zhuǎn)控制信號(hào)HVEN0R。當(dāng)高電壓反轉(zhuǎn)控制信號(hào)HVENOR處于L電平時(shí)，高電壓邏輯電路542執(zhí)行供應(yīng)的預(yù)解碼信號(hào)PRMGNL[ i ]和PRMGNU [ j ]的與非運(yùn)算。當(dāng)高電壓反轉(zhuǎn)控制信號(hào)HVENOR處于H電平時(shí)，高電壓邏輯電路542執(zhí)行供應(yīng)的預(yù)解碼信號(hào)PRMGNL[ i ]和PRMGNU[j]的或非運(yùn)算。高電壓邏輯電路542產(chǎn)生的電壓信號(hào)(與非運(yùn)算結(jié)果或或非運(yùn)算結(jié)果)被供應(yīng)到MG驅(qū)動(dòng)器電路24的控制信號(hào)線(xiàn)MGN[ i+8 X j ]。
[0112]圖6中示出的MGP/MGN解碼器53的其它點(diǎn)與圖5中示出的MGBP/MGBN解碼器54的其它點(diǎn)幾乎相同。因此，相同或?qū)?yīng)的元件附帶相同的符號(hào)或參考標(biāo)號(hào)，不重復(fù)對(duì)其進(jìn)行說(shuō)明。
[0113]在圖6中示出的MGP/MGN解碼器53中，與到MG驅(qū)動(dòng)器電路24的控制信號(hào)線(xiàn)MGP[63:O]的控制信號(hào)輸出相關(guān)的或門(mén)530、電平移位器531和高電壓與非電路532被統(tǒng)稱(chēng)為MGP解碼器53P。類(lèi)似地，與到MD驅(qū)動(dòng)器電路24的控制信號(hào)線(xiàn)MGN[63:0]的控制信號(hào)輸出相關(guān)的異或門(mén)540、電平移位器541和高電壓邏輯電路542被統(tǒng)稱(chēng)為MGN解碼器53N。
[0114](MGG 解碼器)
[0115]當(dāng)采用圖4B中示出的構(gòu)造的MG驅(qū)動(dòng)器47B，設(shè)置MGG解碼器53G取代MGP/MGN解碼器53。從MGG解碼器53G抽出N條控制信號(hào)線(xiàn)MGG[0]-MGG[N-1]。第s控制信號(hào)線(xiàn)MGG[s](0 < s <N-1)耦合到與各塊BK的第s存儲(chǔ)器柵極線(xiàn)MGL [ s ]對(duì)應(yīng)的MG驅(qū)動(dòng)器47B。如圖4B中說(shuō)明的，控制信號(hào)線(xiàn)MGG耦合到構(gòu)成各MG驅(qū)動(dòng)器組70的對(duì)應(yīng)MG驅(qū)動(dòng)器47B的PMOS晶體管471和NMOS晶體管472的各柵極。
[0116]圖7是示出MGG解碼器53G的電路構(gòu)造的示例的框圖。圖7還示出圖5中示出的預(yù)解碼器480G(包括用于上側(cè)地址的預(yù)解碼器480CTJ和用于下側(cè)地址的預(yù)解碼器480GL)、MG驅(qū)動(dòng)器電路24和右存儲(chǔ)器簇21R。
[0117]圖7示出每個(gè)塊BK的控制信號(hào)線(xiàn)MGG的數(shù)量和存儲(chǔ)器柵極線(xiàn)MGL的數(shù)量都是64條(N= 64)的情況。如圖6的情況一樣，在6位地址信號(hào)ADDG [ 5:0 ]中，預(yù)解碼器480⑶將上級(jí)3位地址信號(hào)ADDG[5: 3]解碼成預(yù)解碼信號(hào)PRMGU[7:0]，預(yù)解碼器480GL將下級(jí)3位地址信號(hào)ADDG[2:0]解碼成預(yù)解碼信號(hào)PRMGL[7:0]。
[0118]如圖7中所示，MGG解碼器53包括作為低電壓邏輯電路的16個(gè)異或門(mén)550、17個(gè)電平移位器551和高電壓解碼器62[0]-62[63]。圖7中示出的MGG解碼器53G具有與圖6中示出的MGN解碼器53N相同的構(gòu)造。具體地講，圖7中示出的異或門(mén)550和電平移位器551對(duì)應(yīng)于圖6中示出異或門(mén)540和電平移位器541。圖7中示出的高電壓解碼器62[0]-62[63]分別對(duì)應(yīng)于圖6中示出的高電壓解碼器61[0]-61[63]。圖7中示出的高電壓邏輯電路552(與非/或非電路)對(duì)應(yīng)于圖6中示出的高電壓邏輯電路542。此外，圖7中示出的高電壓電平的預(yù)解碼信號(hào)PRMGGU和PRMGGL分別對(duì)應(yīng)于圖6中示出的高電壓電平的預(yù)解碼信號(hào)PRMGNU和PRMGNL。
[0119]然而，電平移位器551的輸出信號(hào)的電壓電平不同于圖5的情況(將在圖8中說(shuō)明具體的數(shù)值示例)。具體地講，圖7中示出的電平移位器551將VDD電平的輸入信號(hào)轉(zhuǎn)換成正或負(fù)的高電壓電平(高側(cè)電源電位VMGGP;低側(cè)電源電位VMGGN)。
[0120]此外，圖7中示出的高電壓解碼器62與圖6中示出的高電壓解碼器62的不同之處在于，圖7中示出的高電壓解碼器62僅設(shè)置有高電壓邏輯電路552(與非/或非電路)而沒(méi)有設(shè)置高電壓與非電路。具體地講，設(shè)置在高電壓解碼器62 [ i+8 X j ] (O < i < 7，OS j < 7)中的第(i+8 Xj)高電壓邏輯電路532被供應(yīng)高電壓電平的第i預(yù)解碼信號(hào)PRMGGL[i]、高電壓電平的第j預(yù)解碼信號(hào)PRMGGU[j]和高電壓反轉(zhuǎn)控制信號(hào)HVEN0R。當(dāng)高電壓反轉(zhuǎn)控制信號(hào)HVENOR處于L電平時(shí)，高電壓邏輯電路552執(zhí)行供應(yīng)的預(yù)解碼信號(hào)PRMGGL[ i]和PRMGGU[j ]的與非運(yùn)算。當(dāng)高電壓反轉(zhuǎn)控制信號(hào)HVENOR處于H電平時(shí)，高電壓邏輯電路552執(zhí)行供應(yīng)的預(yù)解碼信號(hào)PRMGGL[i]和PRMGGU[j]的或非運(yùn)算。高電壓邏輯電路552產(chǎn)生的電壓信號(hào)(與非運(yùn)算結(jié)果或者或非運(yùn)算結(jié)果)被供應(yīng)到MG驅(qū)動(dòng)器電路24的控制信號(hào)線(xiàn)MGG[i+8Xj]。
[0121]圖7中示出的MGG解碼器53G的其它點(diǎn)與圖6中示出的MGN解碼器53N幾乎相同。因此，相同或?qū)?yīng)的元件附帶相同的符號(hào)或參考標(biāo)號(hào)，不重復(fù)對(duì)其進(jìn)行說(shuō)明。
[0122][電源電位的示例]
[0123]圖8是示出供應(yīng)到圖5中示出的MG解碼器單元25A中的高電壓系統(tǒng)的電路的電源電位的示例的表格形式的圖。供應(yīng)到高電壓系統(tǒng)的電路的電源電位根據(jù)操作模式(寫(xiě)入、擦除和讀取)而不同。通過(guò)圖3中示出的升壓電路產(chǎn)生這些類(lèi)型的電源電位。
[0124]參照?qǐng)D5和圖8，MGBP解碼器54P的電平移位器511和高電壓與電路512被供應(yīng)高側(cè)電源電位VMGBPP和低側(cè)電源電位VMGBPN。在寫(xiě)入模式下，高側(cè)電源電位VMGBPP被設(shè)定為6.4V至IIV的正的高電壓。MGBN解碼器54N的電平移位器521和高電壓邏輯電路522被供應(yīng)高側(cè)電源電位VMGBNP和低側(cè)電源電位VMGBNN。在擦除模式下，低側(cè)電源電位VMGBNN被設(shè)定為-3.3V至-8.0V的負(fù)的高電壓。
[0125]參照?qǐng)D6和圖8，MGP解碼器53P的電平移位器531和高電壓與電路532被供應(yīng)高側(cè)電源電位VMGPP和低側(cè)電源電位VMGPN。在寫(xiě)入模式下，高側(cè)電源電位VMGPP被設(shè)定為6.4V至IIV的正的高電壓。MGN解碼器53N的電平移位器541和高電壓邏輯電路542被供應(yīng)高側(cè)電源電位VMGNP和低側(cè)電源電位VMGNN。在擦除模式下，低側(cè)電源電位VMGNN被設(shè)定為-3.3V至-8.0V的負(fù)的高電壓。
[0126]參照?qǐng)D7和圖8，MGG解碼器53G的電平移位器551和高電壓邏輯電路552被供應(yīng)高側(cè)電源電位VMGGP和低側(cè)電源電位VMGGN。在寫(xiě)入模式下，高側(cè)電源電位VMGGP被設(shè)定為6.4V至11V的正的高電壓。在擦除模式下，低側(cè)電源電位VMGGN被設(shè)定為-3.3V至-8.0V的負(fù)的高電壓。
[0127][電平移位器511的構(gòu)造的示例]
[0128]圖9是示出圖5中示出的電平移位器511的構(gòu)造的示例的電路圖。參照?qǐng)D9，電平移位器511包括0103(互補(bǔ)型^)3)鎖存電路5111、匪03晶體管1^12-1附5和作為輸出緩沖器的CMOS 反相器5112和5113。
[0129]CMOS鎖存電路5111耦合在被供應(yīng)高電源電位VMGBPP的高側(cè)電源節(jié)點(diǎn)ND 10和被供應(yīng)高電源電位VMGBPN的低側(cè)電源節(jié)點(diǎn)NDl I之間。CMOS鎖存電路5111包括由PMOS晶體管MPlO和匪OS晶體管MNlO構(gòu)成的CMOS反相器以及由PMOS晶體管MPl I和匪OS晶體管MNl I構(gòu)成的CMOS反相器。CMOS鎖存電路5111具有其中這些CMOS反相器的各輸出耦合到另一側(cè)的CMOS反相器的輸入的構(gòu)造。互補(bǔ)數(shù)據(jù)被保持在晶體管MPlO和MNlO的耦合節(jié)點(diǎn)ND12和晶體管MPll和麗11的耦合節(jié)點(diǎn)ND13。
[0130]NMOS晶體管麗14經(jīng)由NMOS晶體管麗12耦合在電源節(jié)點(diǎn)NDl I和耦合節(jié)點(diǎn)ND12之間，NMOS晶體管麗15經(jīng)由NMOS晶體管麗13耦合在電源節(jié)點(diǎn)NDl I和耦合節(jié)點(diǎn)ND12之間。互補(bǔ)輸入信號(hào)INPI和INNl被輸入晶體管MNl4和MNl 5的柵極。如圖5中具體說(shuō)明的，低電壓預(yù)解碼信號(hào)PRMGBL及其反轉(zhuǎn)邏輯電平的信號(hào)或低電壓預(yù)解碼信號(hào)PRMGBU及其反轉(zhuǎn)邏輯電平的信號(hào)被作為輸入信號(hào)INPl和INNl輸入。通過(guò)將輸入信號(hào)INPl和INNl的邏輯電平反轉(zhuǎn)而得到的信號(hào)被保持在耦合節(jié)點(diǎn)NDl 2和NDl 3。
[0131 ] NMOS晶體管麗12耦合在NMOS晶體管麗14和耦合節(jié)點(diǎn)ND12之間，匪OS晶體管麗13耦合在NMOS晶體管麗15和耦合節(jié)點(diǎn)ND13之間。公共切斷信號(hào)ENP被輸入到晶體管麗12和麗13的柵極。當(dāng)切斷信號(hào)ENP從H電平變成L電平時(shí)，輸入信號(hào)INPl和INNl到耦合節(jié)點(diǎn)ND12和ND13的輸入被切斷。
[0132] CMOS反相器5112包括串聯(lián)耦合在電源節(jié)點(diǎn)NDlO和NDll之間的PMOS晶體管MP16和WOS晶體管麗16XM0S反相器5112將保持在耦合節(jié)點(diǎn)ND12的信號(hào)的邏輯電平反轉(zhuǎn)，并且將它作為輸出信號(hào)OUT I輸出。
[0133]CMOS反相器5113包括串聯(lián)耦合在電源節(jié)點(diǎn)NDlO和NDll之間的PMOS晶體管MP17和NMOS晶體管MNl7。CMOS反相器5113將保持在耦合節(jié)點(diǎn)NDl 3的信號(hào)的邏輯電平反轉(zhuǎn)。在圖5中示出的電路中，CMOS反相器5113的輸出節(jié)點(diǎn)NCl開(kāi)路;然而，為了均衡耦合節(jié)點(diǎn)ND 12和ND 13的負(fù)載，設(shè)置CMOS反相器5113。
[0134]接下來(lái)，說(shuō)明電平移位器511的操作。在施加到電源節(jié)點(diǎn)ND1和ND 11的電壓的絕對(duì)值處于低電平(VDD電平)的狀態(tài)下，輸入VDD電平的互補(bǔ)輸入信號(hào)INPl和INNl。通過(guò)在此刻將切斷信號(hào)ENP設(shè)定為H電平，輸入信號(hào)INPl和INNl的反轉(zhuǎn)邏輯電平的信號(hào)的被輸入到CMOS鎖存電路5111，并且被保持在耦合節(jié)點(diǎn)NDl 2和NDl 3。
[0135]隨后，通過(guò)將切斷信號(hào)ENP改變?yōu)長(zhǎng)電平，實(shí)現(xiàn)輸入信號(hào)INPl和INNl被鎖存于CMOS鎖存電路5111的狀態(tài)。在這種狀態(tài)下，施加到電源節(jié)點(diǎn)M)10和NDl I的電位變成所需值(VMGBPP、VMGBPN)。例如，在進(jìn)行寫(xiě)入的過(guò)程中，電源節(jié)點(diǎn)ND 1的電位升高至進(jìn)行寫(xiě)入所必需的電源電位VMGBPP ο開(kāi)始時(shí)，低側(cè)電源節(jié)點(diǎn)ND 11的電位可被供應(yīng)電源電位VMGBPN，或者可按照高側(cè)電源節(jié)點(diǎn)NDlO的施加電壓的升高而升高。結(jié)果，當(dāng)輸入信號(hào)INPl處于H電平時(shí)，高側(cè)電源電位VMGBPP被作為輸出信號(hào)OUTl輸出，當(dāng)輸入信號(hào)INPl處于L電平時(shí)，低側(cè)電源電位VMGBPN被作為輸出信號(hào)OUTI輸出。
[0136]圖5的電平移位器521對(duì)應(yīng)于圖9中示出的電路，在該電路中，電源電位VMGBNP和VMGBNN被分別輸入到電源節(jié)點(diǎn)ND 1和ND 11，切斷信號(hào)ENN被輸入到NMOS晶體管MNl 2和麗13的柵極。輸入信號(hào)INPl和INNl對(duì)應(yīng)于預(yù)解碼信號(hào)PRMGBL及其反轉(zhuǎn)邏輯電平的信號(hào)、或預(yù)解碼信號(hào)PRMGBU及其反轉(zhuǎn)邏輯電平的信號(hào)、或反轉(zhuǎn)控制信號(hào)ENOR及其反轉(zhuǎn)邏輯電平的信號(hào)。當(dāng)反轉(zhuǎn)控制信號(hào)ENOR處于H電平時(shí)，前兩個(gè)輸入信號(hào)在邏輯電平被反轉(zhuǎn)之后進(jìn)行輸入。
[0137]圖6中示出的電平移位器531對(duì)應(yīng)于圖9中示出的電路，在該電路中，電源電位VMGPP和VMGPN被分別輸入到電源節(jié)點(diǎn)ND 1和ND 11。此外，輸入信號(hào)I NP I和INNI對(duì)應(yīng)于預(yù)解碼信號(hào)PRMGU及其反轉(zhuǎn)邏輯電平的信號(hào)、或預(yù)解碼信號(hào)PRMGL及其反轉(zhuǎn)邏輯電平的信號(hào)。
[0138]圖6中示出的電平移位器541對(duì)應(yīng)于圖9中示出的電路，在該電路中，電源電位VMGNP和VMGNN被分別輸入到電源節(jié)點(diǎn)NDlO和NDll，切斷信號(hào)ENN被輸入到匪OS晶體管麗12和麗13的柵極。此外，輸入信號(hào)INPl和INNl對(duì)應(yīng)于預(yù)解碼信號(hào)PRM⑶及其反轉(zhuǎn)邏輯電平的信號(hào)、或預(yù)解碼信號(hào)PRMGL及其反轉(zhuǎn)邏輯電平的信號(hào)、或反轉(zhuǎn)控制信號(hào)ENOR及其反轉(zhuǎn)邏輯電平的信號(hào)。當(dāng)反轉(zhuǎn)控制信號(hào)ENOR處于H電平時(shí)，前兩個(gè)輸入信號(hào)在邏輯電平被反轉(zhuǎn)之后進(jìn)行輸入。
[0139]圖7中示出的電平移位器551對(duì)應(yīng)于圖9中示出的電路，在該電路中，電源電位VMGGP和VMGGN被分別輸入到電源節(jié)點(diǎn)NDlO和NDll，切斷信號(hào)ENN被輸入到匪OS晶體管麗12和MNl 3的柵極。。輸入信號(hào)INPI和INNl與圖6中示出的電平移位器541的情況相同。
[0140][高電壓與電路512的構(gòu)造的示例]
[0141]圖10是示出圖5中示出的高電壓與電路512的構(gòu)造的示例的電路圖。除了以下幾點(diǎn)夕卜，在低電壓系統(tǒng)的電源電位VDD的情況下，高電壓與電路512具有和與電路相同的構(gòu)造。第一個(gè)不同之處在于，電源電位VMGBPP被施加到高側(cè)電源節(jié)點(diǎn)ND20，電源電位VMGBPN被施加到低側(cè)電源節(jié)點(diǎn)ND21。第二個(gè)不同之處在于，高電壓與電路512由高耐壓CMOS器件構(gòu)成。具體地講，高電壓與電路512包括與非電路5121和反相器5122。
[0142]與非電路5121包括相互并聯(lián)耦合在高側(cè)電源節(jié)點(diǎn)ND20和中間節(jié)點(diǎn)ND22之間的PMOS晶體管MP20和MP21和相互串聯(lián)耦合在中間節(jié)點(diǎn)ND22和底側(cè)電源節(jié)點(diǎn)ND21之間的匪OS晶體管MN21和MN20。晶體管MP20和MN20的柵極耦合到第一輸入節(jié)點(diǎn)ND23，晶體管MP21和MN21的柵極耦合到第二輸入節(jié)點(diǎn)ND24。在圖5中示出的示例中，兩個(gè)對(duì)應(yīng)電平移位器511輸出的高電壓預(yù)解碼信號(hào)PRMGBPL和PRMGBPU被分別輸入到輸入節(jié)點(diǎn)ND23和ND24。
[0143]反相器5122包括相互串聯(lián)耦合在電源節(jié)點(diǎn)ND20和ND21之間的PMOS晶體管MP25和NMOS晶體管麗25。反相器5122將通過(guò)將中間節(jié)點(diǎn)ND22處的電壓信號(hào)的邏輯電平反轉(zhuǎn)而得到的信號(hào)輸出到圖5中說(shuō)明的對(duì)應(yīng)MG驅(qū)動(dòng)器組70的高側(cè)電源線(xiàn)MGBP。
[0144]圖6中示出的高電壓與非電路532對(duì)應(yīng)于圖10中示出的電路，在該電路中，電源電位VMGPP和VMGPN被分別輸入到電源節(jié)點(diǎn)ND20和ND21，預(yù)解碼信號(hào)PRMGPL和PRMGPU被分別輸入到輸入節(jié)點(diǎn)ND23和ND24。此外，圖6中示出的高電壓與非電路532沒(méi)有設(shè)置反相器5122或者設(shè)置串聯(lián)耦合的兩級(jí)反相器5122。在這種情況下，與非電路5122的中間節(jié)點(diǎn)ND22或與非電路512 2的輸出節(jié)點(diǎn)耦合到對(duì)應(yīng)控制信號(hào)線(xiàn)MGP。
[0145][異或門(mén)520的構(gòu)造的示例]
[0146]圖11是示出圖5中示出的異或門(mén)520的構(gòu)造的示例的電路圖。參照?qǐng)D11，異或門(mén)520包括反相器700、由PMOS晶體管MP30和匪OS晶體管MN30構(gòu)成的傳輸門(mén)TMGl、由PMOS晶體管MP31和匪OS晶體管麗31構(gòu)成的傳輸門(mén)TMG2。在輸入節(jié)點(diǎn)ND30和輸出節(jié)點(diǎn)ND31之間，設(shè)置經(jīng)過(guò)傳輸門(mén)TMGl的第一路徑和經(jīng)過(guò)反相器700和傳輸門(mén)TMG2的第二路徑。
[0147]在上述構(gòu)造中，反轉(zhuǎn)控制信號(hào)ENOR被輸入到晶體管MP30和MN31的柵極，通過(guò)將反轉(zhuǎn)控制信號(hào)ENOR的邏輯電平反轉(zhuǎn)而得到的控制信號(hào)/ENOR被輸入到晶體管MP31和MN30的柵極。因此，當(dāng)反轉(zhuǎn)控制信號(hào)ENOR處于H電平時(shí)，傳輸門(mén)TMGl被設(shè)定為截止?fàn)顟B(tài)并且傳輸門(mén)TMG2被設(shè)定為導(dǎo)通狀態(tài)。當(dāng)反轉(zhuǎn)控制信號(hào)ENOR處于L電平時(shí)，傳輸門(mén)TMGl被設(shè)定為導(dǎo)通狀態(tài)并且傳輸門(mén)TMG2被設(shè)定為截止?fàn)顟B(tài)。結(jié)果，當(dāng)反轉(zhuǎn)控制信號(hào)ENOR處于H電平時(shí)，輸出信號(hào)0UT3的邏輯電平變成輸入信號(hào)IN3的反轉(zhuǎn)邏輯電平，當(dāng)反轉(zhuǎn)控制信號(hào)ENOR處于L電平時(shí)，輸出信號(hào)0UT3的邏輯電平變成與輸入信號(hào)IN3的邏輯電平相同。
[0148]圖6和圖7中示出的異或門(mén)540和550的構(gòu)造與圖11中示出的電路構(gòu)造相同。
[0149][高電壓邏輯電路522的構(gòu)造的示例]
[0150]圖12是示出圖5中示出的高電壓邏輯電路522的構(gòu)造的示例的電路圖。高電壓邏輯電路522由高耐壓CMOS器件構(gòu)成，并且在向高側(cè)電源節(jié)點(diǎn)ND45供應(yīng)的高電源電位VMGBNP和向低側(cè)電源節(jié)點(diǎn)ND46供應(yīng)的高電源電位VMGBNN進(jìn)行供應(yīng)時(shí)進(jìn)行操作。
[0151]高電壓邏輯電路522設(shè)置有三個(gè)輸入節(jié)點(diǎn)ND47、ND48和ND49。兩個(gè)對(duì)應(yīng)的電平移位器521輸出的高電壓預(yù)解碼信號(hào)PRMGBNU和PRMGBNL被分別輸入到輸入節(jié)點(diǎn)ND47和ND48。從對(duì)應(yīng)的電平移位器5 21輸出的高電壓反轉(zhuǎn)控制信號(hào)HVENOR被輸入到輸入節(jié)點(diǎn)ND49。高電壓邏輯電路522的輸出節(jié)點(diǎn)耦合到MG驅(qū)動(dòng)器電路24的對(duì)應(yīng)低側(cè)電源線(xiàn)MGBN。
[0152]具體地講，高電壓邏輯電路522包括與非/或非電路5221和CMOS反相器5222。與非/或非電路5221包括PMOS晶體管MP40-MP44和NMOS晶體管MN40-MN44。晶體管MP40和MP41依次串聯(lián)耦合在高側(cè)電源節(jié)點(diǎn)ND45和中間節(jié)點(diǎn)ND40之間。晶體管MP42與晶體管MP41并聯(lián)耦合。晶體管MP43和MP44依次串聯(lián)耦合在高側(cè)電源節(jié)點(diǎn)ND45和中間節(jié)點(diǎn)ND40之間，與晶體管MP40和MP41的整體并聯(lián)耦合。類(lèi)似地，晶體管MN40和MN41依次串聯(lián)耦合在低側(cè)電源節(jié)點(diǎn)ND46和中間節(jié)點(diǎn)ND40之間。晶體管麗42與晶體管麗41并聯(lián)耦合。晶體管MN43和MN44依次串聯(lián)耦合在低側(cè)電源節(jié)點(diǎn)ND46和中間節(jié)點(diǎn)ND40之間，并且與晶體管MN40和MN41的整體并聯(lián)耦合。
[0153]輸入節(jié)點(diǎn)ND47耦合到晶體管MP41、MP43、MN41和MN43的柵極。輸入節(jié)點(diǎn)ND48耦合到晶體管MP42、MP44、MN42和MN44的柵極。輸入節(jié)點(diǎn)ND49耦合到晶體管MP40和MN40的柵極。
[0154]CMOS反相器5222包括串聯(lián)耦合在高側(cè)電源節(jié)點(diǎn)ND45和低側(cè)電源節(jié)點(diǎn)ND46之間的PMOS晶體管MP45和NMOS晶體管麗45XM0S反相器5222將通過(guò)將中間節(jié)點(diǎn)ND40處的電壓信號(hào)的邏輯電平反轉(zhuǎn)而得到的信號(hào)輸出到MG驅(qū)動(dòng)器電路24的對(duì)應(yīng)低側(cè)電源線(xiàn)MGBN。
[0155]接下來(lái)，說(shuō)明高電壓邏輯電路522的操作。首先，說(shuō)明高電壓反轉(zhuǎn)控制信號(hào)HVENOR處于L電平的情況。在這種情況下，PMOS晶體管MP40被設(shè)定為導(dǎo)通并且NMOS晶體管MN40被設(shè)定為截止。因此，由匪OS晶體管MN40、麗41和麗42構(gòu)成的電路部分5224停止發(fā)揮作用。另一方面，與非/或非電路5221的其它部分發(fā)揮作用。因此，與非/或非電路5221作為輸出尚電壓預(yù)解碼信號(hào)PRMGBNU和PRMGBNL的與非運(yùn)算結(jié)果的與非電路操作，整個(gè)高電壓邏輯電路522作為與電路操作。
[0156]當(dāng)高電壓反轉(zhuǎn)控制信號(hào)HVENOR處于H電平時(shí)，PMOS晶體管MP40被設(shè)定為截止并且NMOS晶體管麗40被設(shè)定為導(dǎo)通。因此，由PMOS晶體管MP40、MP41和MP42構(gòu)成的電路部分5223停止發(fā)揮作用。另一方面，與非/或非電路5221的其它部分發(fā)揮作用。因此，與非/或非電路5221作為輸出高電壓預(yù)解碼信號(hào)PRMGBNU和PRMGBNL的或非運(yùn)算結(jié)果的或非電路操作，整個(gè)高電壓邏輯電路522作為或電路操作。
[0157]如上所述，根據(jù)高電壓反轉(zhuǎn)控制信號(hào)HVENOR的邏輯電平是L電平還是H電平，高電壓邏輯電路522可切換其功能，以便作為輸出高電壓預(yù)解碼信號(hào)PRMGBNU和PRMGBNL的與邏輯的與電路操作，或者作為輸出或邏輯的或電路操作。
[0158]圖6中示出的高電壓邏輯電路542對(duì)應(yīng)于圖12中示出的電路，在該電路中，電源電位VMGNP和VMGNN被分別輸入到電源節(jié)點(diǎn)ND45和ND46，預(yù)解碼信號(hào)PRMGNU和PRMGNL被分別輸入到輸入節(jié)點(diǎn)ND47和ND48。此外，圖6中示出的高電壓與非電路532沒(méi)有設(shè)置反相器5222或者設(shè)置串聯(lián)耦合的兩級(jí)反相器5222。在這種情況下，與非/或非電路5221的中間節(jié)點(diǎn)ND40或后一反相器5222的輸出節(jié)點(diǎn)耦合到對(duì)應(yīng)的控制信號(hào)線(xiàn)MGN。
[0159]圖7中示出的高電壓邏輯電路552對(duì)應(yīng)于圖12中示出的電路，在該電路中，電源電位VMGGP和VMGGN被分別輸入到電源節(jié)點(diǎn)ND45和ND46，預(yù)解碼信號(hào)PRMG⑶和PRMGGL被分別輸入到輸入節(jié)點(diǎn)ND47和ND48。此外，圖7中示出的高電壓與非電路552沒(méi)有設(shè)置反相器5222或者設(shè)置串聯(lián)耦合的兩級(jí)反相器5222。在這種情況下，與非/或非電路5221的中間節(jié)點(diǎn)ND40或后一反相器5222的輸出節(jié)點(diǎn)耦合到對(duì)應(yīng)的控制信號(hào)線(xiàn)MGG。
[0160][MG解碼器單元的操作一寫(xiě)入]
[0161]接下來(lái)，說(shuō)明圖5中示出的MG解碼器單元25A的操作。首先，說(shuō)明將數(shù)據(jù)寫(xiě)入存儲(chǔ)器單元MC的操作。
[0162](操作的概況)
[0163]圖13是在進(jìn)行寫(xiě)入的過(guò)程中的選擇/未選擇的存儲(chǔ)器單元的偏置狀態(tài)的示意圖。參照?qǐng)D5和圖13，首先，說(shuō)明由MGBP/MGBN解碼器54對(duì)塊BK的選擇。預(yù)解碼器480L和480U 二者輸出H電平(“I”)的信號(hào)作為對(duì)應(yīng)于選擇的塊BK的預(yù)解碼信號(hào)PRMGBL和PRMGBU。由于在進(jìn)行寫(xiě)入的過(guò)程中的反轉(zhuǎn)控制信號(hào)ENOR處于L電平，因此這些預(yù)解碼信號(hào)PRMGBL和PRMGBU的邏輯電平?jīng)]有被異或門(mén)520反轉(zhuǎn)。此外，在進(jìn)行寫(xiě)入的過(guò)程中，高電壓邏輯電路522作為與電路操作。
[0164]因此，在MG驅(qū)動(dòng)器電路24中，高電壓與電路512的高側(cè)電源電位VMGBPP(例如，如圖8中所示的6.4V至11V)被施加到對(duì)應(yīng)于選擇的塊BK的高側(cè)電源線(xiàn)MGBP。在MG驅(qū)動(dòng)器電路24中，高電壓邏輯電路522的高側(cè)電源電位VMGBNP(例如，如圖8中所示的3.5V)被施加到對(duì)應(yīng)于選擇的塊BK的低側(cè)電源線(xiàn)MGBN。
[0165]另一方面，對(duì)應(yīng)于未選擇的塊BK的預(yù)解碼信號(hào)PRMGBL和PRMGBU中的至少一個(gè)變成L電平(“O”)。因此，在MG驅(qū)動(dòng)器電路24中，施加到高電壓與電路512的低側(cè)電源電位VMGBPN(例如，如圖8中所示的3.5V)被供應(yīng)到對(duì)應(yīng)于未選擇的塊BK的高側(cè)電源線(xiàn)MGBP。在MG驅(qū)動(dòng)器電路24中，施加到高電壓邏輯電路522的低側(cè)電源電位VMGBNN(例如，如圖8中所示的1.5V)被供應(yīng)到對(duì)應(yīng)于未選擇的塊BK的低側(cè)電源線(xiàn)MGBN。
[0166]接下來(lái)，說(shuō)明各塊BK的存儲(chǔ)器柵極線(xiàn)MGL的選擇。下面，為了簡(jiǎn)便的緣故，假設(shè)設(shè)置圖7中示出的MGG解碼器53G取代MGP/MGN解碼器53，并且設(shè)置控制信號(hào)線(xiàn)MGG取代控制信號(hào)線(xiàn)MGP和MGN。對(duì)應(yīng)于選擇的存儲(chǔ)器柵極線(xiàn)MGL(選擇的單元)的預(yù)解碼信號(hào)PRMGL和PRMGU處于H電平，在進(jìn)行寫(xiě)入的過(guò)程中，圖7中示出的高電壓邏輯電路552作為與非電路操作。因此，處于L電平的信號(hào)，也就是說(shuō)，圖7中示出的高電壓邏輯電路522的低側(cè)電源電位VMGGN(例如，如圖8中示出的3.5V)被供應(yīng)到對(duì)應(yīng)于選擇的單元的控制信號(hào)線(xiàn)MGG。
[0167]另一方面，對(duì)應(yīng)于未選擇存儲(chǔ)器柵極線(xiàn)MGL(未選擇的單元)的預(yù)解碼信號(hào)PRMGL和PRMGU中的至少一個(gè)處于L電平，在進(jìn)行寫(xiě)入的過(guò)程中，圖7中示出的高電壓邏輯電路552作為與非電路操作。因此，處于H電平的信號(hào)，也就是說(shuō)，圖7中示出的高電壓邏輯電路522的高側(cè)電源電位VMGGP (例如，如圖8中示出的6.4V至11V)被供應(yīng)到對(duì)應(yīng)于未選擇的單元的控制信號(hào)線(xiàn)MGG。
[0168]根據(jù)以上內(nèi)容，(A)高側(cè)電源線(xiàn)MGBP的電位VMGBPP(例如，6.4V至11V)被施加到選擇的塊BK中的選擇的存儲(chǔ)器柵極線(xiàn)(也就是說(shuō)，寫(xiě)入目標(biāo)的存儲(chǔ)器單元的存儲(chǔ)器柵極MG);(B)低側(cè)電源線(xiàn)MGBN的電位VMGBNP (例如，3.5V)被施加到選擇的塊BK中的未選擇的存儲(chǔ)器柵極線(xiàn)。
[0169]另一方面，對(duì)應(yīng)于未選擇的塊BK的高側(cè)電源線(xiàn)MGBP的電位VMGBPN(例如，3.5V)和低側(cè)電源線(xiàn)MGBN的電位VMGBNN(例如，1.5V)低于控制信號(hào)線(xiàn)MGG供應(yīng)的L電平電位VMGGN(例如，3.5V)(也就是說(shuō)，一直處于H電平)。因此，(C)(D)與存儲(chǔ)器柵極線(xiàn)MGL的選擇(L電平)/未選擇(H電平)無(wú)關(guān)，低側(cè)電源線(xiàn)MGBN的電位VMGBNN(例如，1.5V)被施加到未選擇的塊BK的存儲(chǔ)器柵極線(xiàn)。
[0170](操作的具體示例)
[0171]下文中，參照?qǐng)D5和圖14至圖16，說(shuō)明在進(jìn)行寫(xiě)入的過(guò)程中MG解碼器單元25A的操作順序的具體示例。在圖14至圖16中，假設(shè)MGBP/MGBN解碼器54的輸入地址ADDB [ 5:0 ]在時(shí)間TO變成00H。
[0172]圖14是在進(jìn)行寫(xiě)入的過(guò)程中與圖5中示出的MGBP解碼器54P相關(guān)的信號(hào)的時(shí)序圖。參照?qǐng)D5和圖14，在時(shí)間TO，輸入地址ADDB [5:0]變成OOH，下地址側(cè)的預(yù)解碼器480L選擇預(yù)解碼信號(hào)PRMGBL[0]，上地址側(cè)的預(yù)解碼器480U選擇預(yù)解碼信號(hào)PRMGBU[0]。不選擇其它預(yù)解碼信號(hào)PRMGBU 7: I ]和PRMGBU[ 7:1 ]。在進(jìn)行寫(xiě)入的過(guò)程中，全選信號(hào)ASEL未激活。
[0173]在這個(gè)時(shí)間TO，當(dāng)前供應(yīng)到電平移位器511和高電壓與電路512的高側(cè)電源電位VMGBPP是5.5V，低側(cè)電源電位VMGBPN是3.5V。因此，在電平轉(zhuǎn)換之后的高電壓預(yù)解碼信號(hào)PRMGBPU[0]和PRMGBPL[0]的電壓是大約5.5V，其它高電壓預(yù)解碼信號(hào)PRMGBPU[7:1]和PRMGBPL[7:1]的電壓是大約3.5V。
[0174]在這個(gè)時(shí)間T0，當(dāng)前供應(yīng)到電平移位器511的切斷信號(hào)ENP是大約5.5V(H電平)。因此，內(nèi)置CMOS鎖存電路5111沒(méi)有被鎖存，但電平移位器511的輸出信號(hào)根據(jù)預(yù)解碼信號(hào)PRMGBL和PRMGBU的選擇/未選擇而變化。
[0175]由高電壓與電路512執(zhí)行高電壓預(yù)解碼信號(hào)PRMGBPU和PRMGBPL的與運(yùn)算，根據(jù)計(jì)算結(jié)果的電壓被供應(yīng)到高側(cè)電源線(xiàn)MGBP[63:0]。因此，只有與被輸入高電壓預(yù)解碼信號(hào)PRMGBPU[0]和PRMGBPL[0]的高電壓與電路512耦合的高側(cè)電源線(xiàn)MGBP[0]的電壓變成大約
5.5V(VMGBPP)，并且其它高側(cè)電源線(xiàn)MGBP[63:1 ]的電壓變成大約3.5V(VMGBPN)。
[0176]接下來(lái)，在時(shí)間T2，切斷信號(hào)ENP從H電平(大約5.5V)變成L電平(大約3.5V)。因此，電平移位器511的輸入信號(hào)被切斷，實(shí)現(xiàn)數(shù)據(jù)被鎖存到內(nèi)置CMOS鎖存電路5111的狀態(tài)。
[0177]隨后，從時(shí)間T3至?xí)r間T4，供應(yīng)到電平移位器511和高電壓與電路512的高側(cè)電源電位VMGBPP從大約5.5V升至大約6.4V-1IV即能夠進(jìn)行寫(xiě)入的存儲(chǔ)器柵極電壓。低側(cè)電源電位VMGBPN保持大約3.5V。隨著電源電位的這個(gè)變化，選擇的高電壓預(yù)解碼信號(hào)PRMGBPU[O ]和PRMGBPL[0]從大約5.5V升至6.4V-11V。其它未選擇的高電壓預(yù)解碼信號(hào)PRMGBPU[7:1]和PRMGBPL [ 7:1 ]保持大約3.5V。結(jié)果，選擇的高側(cè)電源線(xiàn)MGBP [ O ]的電位從大約5.5V升至
6.4V-1 lV(VMGBPP)，其它未選擇的高側(cè)電源線(xiàn)MGBP[63:1 ]的電位是大約(VMGBPN)3.5V。
[0178]圖15是在進(jìn)行寫(xiě)入的過(guò)程中與圖5中示出的MGBN解碼器54N相關(guān)的信號(hào)的時(shí)序圖。參照?qǐng)D5和圖15，在時(shí)間TO，輸入地址ADDB [5:0]變成OOH，下地址側(cè)的預(yù)解碼器480L選擇預(yù)解碼信號(hào)PRMGBL[0]，上地址側(cè)的預(yù)解碼器480U選擇預(yù)解碼信號(hào)PRMGBU[0]。不選擇其它預(yù)解碼信號(hào)PRMGBL[7:1]和PRMGBU[7:1]。在進(jìn)行寫(xiě)入的過(guò)程中，反轉(zhuǎn)控制信號(hào)ENOR未激活。
[0179]在這個(gè)時(shí)間TO，當(dāng)前供應(yīng)到電平移位器521和高電壓邏輯電路522的高側(cè)電源電位VMGBNP是3.5V，低側(cè)電源電位VMGBNN是0V。因此，在電平轉(zhuǎn)換之后的高電壓預(yù)解碼信號(hào)PRMGBNU [ O ]和PRMGBNL [ O ]的電壓是大約3.5V，其它未選擇的高電壓預(yù)解碼信號(hào)PRMGBNU [ 7:1 ]和PRMGBNL[ 7:1 ]的電壓變成OV。
[0180]在這個(gè)時(shí)間T0，當(dāng)前供應(yīng)到電平移位器521的切斷信號(hào)ENN是大約3.5V(H電平)。因此，內(nèi)置CMOS鎖存電路5111沒(méi)有被鎖存，但電平移位器521的輸出信號(hào)根據(jù)低電壓預(yù)解碼信號(hào)的選擇/未選擇而變化。
[0181]在高電壓邏輯電路522執(zhí)行高電壓預(yù)解碼信號(hào)PRMGBNU和PRMGBNL的邏輯運(yùn)算之后，根據(jù)邏輯運(yùn)算結(jié)果的電壓被供應(yīng)到低側(cè)電源線(xiàn)MGBN[63:0]。因此，只有與被輸入高電壓預(yù)解碼信號(hào)PRMGBNU [ O ]和PRMGBNL [ O ]的高電壓邏輯電路52 2 (等同于與電路)耦合的低側(cè)電源線(xiàn)MGBN[0]的電壓變成大約3.5V(VMGBNP)，其它低側(cè)電源線(xiàn)MGBN[63:1 ]的電壓變成OV(VMGBNN) ο
[0182]接下來(lái)，在時(shí)間T2，切斷信號(hào)ENN從H電平(3.5V)變成L電平(OV)。因此，電平移位器521的輸入信號(hào)被切斷，實(shí)現(xiàn)數(shù)據(jù)被鎖存到內(nèi)置CMOS鎖存電路5111的狀態(tài)。
[0183]隨后，從時(shí)間T3至?xí)r間T4，供應(yīng)到電平移位器521和高電壓邏輯電路521的低側(cè)電源電位VMGBNN從OV升至大約1.5V。高側(cè)電源電位VMGBNP保持大約3.5V。隨著電源電位的這個(gè)變化，選擇的高電壓預(yù)解碼信號(hào)PRMGBNU[0]和PRMGBNL[0]保持大約3.5V。然而，其它未選擇的高電壓預(yù)解碼信號(hào)PRMGBNU[7:1]和PRMGBNL[7:1]從OV升至大約1.5V。結(jié)果，選擇的低側(cè)電源線(xiàn)MGBN[ O ]的電位保持大約3.5V(VMGBNP);然而，未選擇的低側(cè)電源線(xiàn)MGBN[ 63:1 ]的電位從OV升至大約1.5V(VMGBNN)。
[0184]圖16是在進(jìn)行寫(xiě)入的過(guò)程中與圖7中示出的MGG解碼器相關(guān)的信號(hào)的時(shí)序圖。如圖16中所示，對(duì)應(yīng)于選擇的塊的MG驅(qū)動(dòng)器電路24的電源線(xiàn)MGBP [ O ]和MGBN [ O ]的電位的波形和對(duì)應(yīng)于未選擇的塊的MG驅(qū)動(dòng)器電路24的電源線(xiàn)MGBP[ I]和MGBN[ I]的電位的波形與圖14和圖15中示出的波形相同。MG驅(qū)動(dòng)器的柵極驅(qū)動(dòng)的控制信號(hào)線(xiàn)MGG[0]在時(shí)間TO之后處于選擇狀態(tài)(L電平)，其它控制信號(hào)線(xiàn)MGG[1]-MGG[N-1]在時(shí)間TO之后處于未選擇狀態(tài)(H電平)。在時(shí)間T4之后進(jìn)行寫(xiě)入操作時(shí)，選擇的控制信號(hào)線(xiàn)MGG [ O ]的電位變成VMGGN(3.5V)，未選擇的控制信號(hào)線(xiàn)MGG [ I ]的電位變成VMGGP (6.4V至11V)。
[0185]因此，至于選擇的塊ΒΚ[0]，高側(cè)電源線(xiàn)MGBP[0]的電位VMGBPP(6.4V至11V)在時(shí)間T4之后被施加到選擇的存儲(chǔ)器柵極線(xiàn)MGL [ O ]。低側(cè)電源線(xiàn)MGBN[ O ]的電位VMGBNP (3.5V)在時(shí)間T4之后被施加到未選擇的存儲(chǔ)器柵極線(xiàn)MGL[ I ]。
[0186]另一方面，至于未選擇的塊BK[I ]，在時(shí)間T4之后，高側(cè)電源線(xiàn)MGBP[ I ]的電位變成VMGBPN(3.5V)，低側(cè)電源線(xiàn)MGBN[ I ]的電位變成VMGBNN(1.5V)。這些電位低于選擇的控制信號(hào)線(xiàn)MGG的電位VMGGN (3.5 V )，同時(shí)，它們低于未選擇的控制信號(hào)線(xiàn)MGG [ I ]的電位VMGGP(6.4V至IIV)。因此，在時(shí)間T4之后，未選擇的存儲(chǔ)器柵極線(xiàn)MGL[I]的電位和選擇的存儲(chǔ)器柵極線(xiàn)MGL[0]的電位二者變成等于低側(cè)電源線(xiàn)MGBN[ I ]的電位VMGBNN( 1.5V)。結(jié)果，在時(shí)間T4之后，施加到各存儲(chǔ)器單元的存儲(chǔ)器柵極MG的電壓與圖13的情況相同。
[0187][MG解碼器單元的操作一擦除]
[0188]接下來(lái)，說(shuō)明在進(jìn)行擦除的過(guò)程中圖5中示出的MG解碼器單元25A的操作。
[0189](操作的概況)
[0190]圖17是在進(jìn)行擦除的過(guò)程中的選擇/未選擇的存儲(chǔ)器單元的偏置狀態(tài)的示意圖。參照?qǐng)D5和圖17，首先，說(shuō)明MGBP/MGBN解碼器54選擇塊BK。預(yù)解碼器480L和480U 二者輸出H電平(“I”)的信號(hào)作為對(duì)應(yīng)于選擇的塊BK的預(yù)解碼信號(hào)PRMGBL和PRMGBU。由于在進(jìn)行擦除的過(guò)程中的反轉(zhuǎn)控制信號(hào)ENOR處于H電平，因此這些預(yù)解碼信號(hào)PRMGBL和PRMGBU的邏輯電平被異或門(mén)520反轉(zhuǎn)，全都變成L電平(“O”)。在進(jìn)行擦除的過(guò)程中，高電壓邏輯電路522作為或電路操作。
[0191]這里，在進(jìn)行擦除的過(guò)程中，全選信號(hào)ASEL被激活；因此，高電壓與電路512的輸出一直變成H電平。因此，供應(yīng)到高電壓與電路512的高側(cè)電源電位VMGBPP (例如，如圖8中所示的1.5V)被施加到MG驅(qū)動(dòng)器電路24的全部高側(cè)電源線(xiàn)MGBP[63:0](與選擇/未選擇無(wú)關(guān))。
[0192]另一方面，在MG驅(qū)動(dòng)器電路24中，供應(yīng)到高電壓邏輯電路522的低側(cè)電源電位VMGBNN(例如，如圖8中所示的-3.3V至-8.0V)被施加到對(duì)應(yīng)于選擇的塊BK的低側(cè)電源線(xiàn)MGBN。供應(yīng)到高電壓邏輯電路522的高側(cè)電源電位VMGBNP(例如，如圖8中所示的1.5V)被施加到對(duì)應(yīng)于未選擇的塊BK的低側(cè)電源線(xiàn)MGBN。
[0193]接下來(lái)，說(shuō)明各塊BK的存儲(chǔ)器柵極線(xiàn)MGL的選擇。下面，為了簡(jiǎn)便的緣故，假設(shè)設(shè)置圖7中示出的MGG解碼器53G取代MGP/MGN解碼器53并且設(shè)置控制信號(hào)線(xiàn)MGG取代控制信號(hào)線(xiàn)MGP和MGN。對(duì)應(yīng)于選擇的存儲(chǔ)器柵極線(xiàn)MGL(選擇的單元)的預(yù)解碼信號(hào)PRMGL和PRMGU處于H電平;然而，這些預(yù)解碼信號(hào)PRMGL和PRMGU被圖7中示出的異或門(mén)550反轉(zhuǎn)成L電平。在進(jìn)行擦除的過(guò)程中，圖7中示出的高電壓邏輯電路552作為或非電路操作。因此，處于H電平的信號(hào)，也就是說(shuō)，圖7中示出的高電壓邏輯電路522的高側(cè)電源電位VMGGP(例如，如圖8中示出的1.5V)被施加到對(duì)應(yīng)于選擇的單元的控制信號(hào)線(xiàn)。
[0194]另一方面，對(duì)應(yīng)于未選擇的存儲(chǔ)器柵極線(xiàn)MGL(未選擇的單元)的預(yù)解碼信號(hào)PRMGL和PRMGU中的至少一個(gè)處于L電平。然而，由于這些預(yù)解碼信號(hào)PRMGL和PRMGU被圖7中示出的異或門(mén)550反轉(zhuǎn)，因此其中至少一個(gè)變成H電平。在進(jìn)行擦除的過(guò)程中，圖7中示出的高電壓邏輯電路552作為或非電路操作。因此，處于L電平的信號(hào)，也就是說(shuō)，圖7中示出的高電壓邏輯電路522的低側(cè)電源電位VMGGN(例如，如圖8中示出的-3.3V至-8.0V)被施加到對(duì)應(yīng)于未選擇的單元的控制信號(hào)線(xiàn)MGG。
[0195]根據(jù)以上內(nèi)容，(A)低側(cè)電源線(xiàn)MGBN的電位VMGBNN (例如，_3.3 V至-8.0 V)被施加到選擇的塊BK中的存儲(chǔ)器柵極線(xiàn)MGL(也就是說(shuō)，擦除目標(biāo)的存儲(chǔ)器單元的存儲(chǔ)器柵極MG);(B)高側(cè)電源線(xiàn)MGBP的電位VMGBPP (例如，1.5V)被施加到選擇的塊BK中的未選擇的存儲(chǔ)器柵極線(xiàn)MGL。
[0196]另一方面，對(duì)應(yīng)于未選擇的塊BK的高側(cè)電源線(xiàn)MGBP的電位VMGBPP(例如，1.5V)和對(duì)應(yīng)于未選擇的塊BK的低側(cè)電源線(xiàn)MGBN的電位VMGBNP(例如，1.5V)被相等地設(shè)定。因此，(D)與控制信號(hào)線(xiàn)MGG的選擇/未選擇無(wú)關(guān)，對(duì)應(yīng)于未選擇的塊BK的所有存儲(chǔ)器柵極線(xiàn)MGL被設(shè)定為未選擇，在圖8的示例中，電壓被設(shè)定為1.5V。在進(jìn)行擦除的過(guò)程中的未選擇的塊BK中，不存在選擇的存儲(chǔ)器單元的狀態(tài)，也就是說(shuō)，圖17的(C)。
[0197](操作的具體示例)
[0198]下文中，參照?qǐng)D5和圖18至圖20，說(shuō)明在進(jìn)行擦除的過(guò)程中MG解碼器單元25A的操作順序的具體示例。在圖18至圖20中，在時(shí)間TO，假設(shè)MGBP/MGBN解碼器54的輸入地址ADDB[5:0]變成 00H。
[0199]圖18是在進(jìn)行擦除的過(guò)程中與圖5中示出的MGBP解碼器54P相關(guān)的信號(hào)的時(shí)序圖。參照?qǐng)D5和圖18，在時(shí)間TO，輸入地址ADDB [5:0]變成OOH，下地址側(cè)的預(yù)解碼器480L選擇低電壓預(yù)解碼信號(hào)PRMGBL[0]，上地址側(cè)的預(yù)解碼器480U選擇低電壓預(yù)解碼信號(hào)PRMGBU[0]。不選擇其它低電壓預(yù)解碼信號(hào)PRMGBL[ 7:1 ]和PRMGBU[ 7:1 ]。
[0200]在進(jìn)行擦除的過(guò)程中，當(dāng)前供應(yīng)到電平移位器511和高電壓與電路512的高側(cè)電源電位VMGBPP固定是1.5V，低側(cè)電源電位VMGBPN固定是OV。因此，在時(shí)間TO，在電平轉(zhuǎn)換之后的高電壓預(yù)解碼信號(hào)PRMGBPU[0]和PRMGBPL[0]的電壓是大約1.5V，其它未選擇的高電壓預(yù)解碼信號(hào)PRMGBPU[7:1]和PRMGBPL[7:1]的電壓變成OV。
[0201]在這個(gè)時(shí)間T0，當(dāng)前供應(yīng)到電平移位器511的切斷信號(hào)ENP是大約3.5V(H電平)。因此，內(nèi)置CMOS鎖存電路5111沒(méi)有被鎖存，但電平移位器511的輸出信號(hào)根據(jù)預(yù)解碼信號(hào)PRMGBL和PRMGBU的選擇/未選擇而變化。
[0202]接下來(lái)，在時(shí)間Tl，全選信號(hào)ASEL被激活。因此，與預(yù)解碼信號(hào)PRMGBU和PRMGBL的邏輯電平無(wú)關(guān)，高電壓預(yù)解碼信號(hào)PRMGBPU和PRMGBPL全都變成H電平(1.5V)。由高電壓與電路512執(zhí)行高電壓預(yù)解碼信號(hào)PRMGBPU和PRMGBPL的與運(yùn)算，與運(yùn)算結(jié)果被輸出到MG驅(qū)動(dòng)器電路24的高側(cè)電源線(xiàn)MGBP[63:0]。結(jié)果，所有高側(cè)電源線(xiàn)MGBP[63:0]的電壓被設(shè)定為VMGBPP(1.5V)ο
[0203]接下來(lái)，在時(shí)間T2，切斷信號(hào)ENP從H電平(大約3.5V)變成L電平(大約0V)。因此，電平移位器511的輸入信號(hào)被切斷，實(shí)現(xiàn)數(shù)據(jù)被鎖存到內(nèi)置CMOS鎖存電路5111的狀態(tài)。
[0204]隨后，供應(yīng)到電平移位器511和高電壓與電路512的高側(cè)電源電位VMGBPP沒(méi)有變化。因此，MG驅(qū)動(dòng)器電路24的全部高側(cè)電源線(xiàn)MGBP[63:0]的電壓保持VMGBPP( 1.5V)。
[0205]圖19是在進(jìn)行擦除的過(guò)程中與圖5中示出的MGBN驅(qū)動(dòng)器54N相關(guān)的信號(hào)的時(shí)序圖。參照?qǐng)D5和圖19，在時(shí)間TO，輸入地址ADDB [5:0]變成OOH，下地址側(cè)的預(yù)解碼器480L選擇低電壓預(yù)解碼信號(hào)PRMGBL[0]，上地址側(cè)的預(yù)解碼器480U選擇低電壓預(yù)解碼信號(hào)PRMGBU[0]。不選擇其它預(yù)解碼信號(hào)PRMGBL[ 7:1 ]和PRMGBU[ 7:1 ]。
[0206]在這個(gè)時(shí)間T0，當(dāng)前供應(yīng)到電平移位器521和高電壓邏輯電路522的高側(cè)電源電位VMGBNP是1.5V，低側(cè)電源電位VMGBNN是0V。因此，在電平轉(zhuǎn)換之后的高電壓預(yù)解碼信號(hào)PRMGBNU[O]和PRMGBNL[O]的電壓是大約I.5V，其它未選擇的高電壓預(yù)解碼信號(hào)PRMGBNU[7:1 ]和PRMGBNL[ 7:1 ]的電壓變成OV。
[0207]在這個(gè)時(shí)間T0，當(dāng)前供應(yīng)到電平移位器521的切斷信號(hào)ENN是大約3.5V(H電平)。因此，內(nèi)置CMOS鎖存電路5111沒(méi)有被鎖存，但電平移位器521的輸出信號(hào)根據(jù)預(yù)解碼信號(hào)PRMGBL和PRMGBU的選擇/未選擇而變化。
[0208]在接下來(lái)的時(shí)間Tl，反轉(zhuǎn)控制信號(hào)ENOR被激活。因此，異或門(mén)520將預(yù)解碼信號(hào)PRMGBU和PRMGBL的邏輯電平反轉(zhuǎn)。結(jié)果，只有選擇的高電壓預(yù)解碼信號(hào)PRMGBNU[0]和PRMGBNL[0]變成L電平(電位￥1\?^顯:0￥)，其它未使用的高電壓預(yù)解碼信號(hào)?1??^順[7:1]和PRMGBNLt 7:1 ]變成H電平(電位VMGBNP:1.5V)。
[0209]當(dāng)反轉(zhuǎn)控制信號(hào)ENOR被激活時(shí)，高電壓邏輯電路522作為或門(mén)操作。因此，只有被輸入選擇的高電壓預(yù)解碼信號(hào)PRMGBNU[ O ]和PRMGBNL [ O ]的高電壓邏輯電路522將低側(cè)電源電位VMGBnn(OV)輸出到對(duì)應(yīng)的電源線(xiàn)MGBN[0]。其它高電壓邏輯電路522將高側(cè)電源電位VMGBNP (1.5V)輸出到對(duì)應(yīng)的電源線(xiàn)MGBN [ O ]。
[0210]在接下來(lái)的時(shí)間T2，切斷信號(hào)ENN從H電平(3.5V)變成L電平(OV)。因此，電平移位器521的輸入信號(hào)被切斷，實(shí)現(xiàn)數(shù)據(jù)被鎖存到內(nèi)置CMOS鎖存電路5111的狀態(tài)。
[0211]隨后，從時(shí)間T3至?xí)r間T4，供應(yīng)到電平移位器521和高電壓邏輯電路521的低側(cè)電源電位VMGBNN從OV降至存儲(chǔ)器柵極電壓-3.3V至-8.0V，以能夠進(jìn)行擦除。高側(cè)電源電位VMGBNP保持在大約1.5V。隨著電源電位的這個(gè)變化，選擇的高電壓預(yù)解碼信號(hào)PRMGBNU[O ]和PRMGBNL[ O]降至大約-3.3V至-8.0V。然而，其它未選擇的高電壓預(yù)解碼信號(hào)PRMGBNU[7:1]和PRMGBNL[7:1]保持在大約1.5V不變。結(jié)果，選擇的低側(cè)電源線(xiàn)MGBN[O]降至大約-3.3V至-8.0V(VMGBnn)。與此相反，未選擇的低側(cè)電源線(xiàn)MGBN[63:1 ]保持在大約1.5V(VMGBNP)。
[0212]圖20是在進(jìn)行擦除的過(guò)程中與圖7中示出的MGG解碼器53G相關(guān)的信號(hào)的時(shí)序圖。如圖20中所示，對(duì)應(yīng)于選擇的塊的MG驅(qū)動(dòng)器電路24的電源線(xiàn)MGBP[0]和MGBN[0]的電位的波形和對(duì)應(yīng)于未選擇的塊的MG驅(qū)動(dòng)器電路24的電源線(xiàn)MGBP[ I ]和MGBN[ I ]的電位的波形與圖18和圖19中示出的波形相同。MG驅(qū)動(dòng)器的柵極驅(qū)動(dòng)的控制信號(hào)線(xiàn)MGG[0]在時(shí)間TO之后處于選擇狀態(tài)(H電平)，其它控制信號(hào)線(xiàn)MGG[1]-MGG[N-1]在時(shí)間TO之后處于未選擇狀態(tài)(L電平)。在時(shí)間T4之后進(jìn)行擦除操作時(shí)，選擇的控制信號(hào)線(xiàn)MGG[0]的電壓保持在1.5V。然而，未選擇的控制信號(hào)線(xiàn)MGG [ I ]的電壓降至-3.3V至-8.0V。
[0213]因此，至于選擇的塊BK[O]，低側(cè)電源線(xiàn)MGBN[O]的電位VMGBNN(-3.3V至-8.0V)在時(shí)間T4之后被施加到選擇的存儲(chǔ)器柵極線(xiàn)MGL [ O ]。高側(cè)電源線(xiàn)MGBP [ O ]的電位VMGBPP(I.5V)在時(shí)間T4之后被施加到未選擇的存儲(chǔ)器柵極線(xiàn)MGL[ I ]。
[0214]另一方面，至于未選擇的塊BK[ I ]，在時(shí)間T4之后，高側(cè)電源線(xiàn)MGBP [ I ]的電位VMGBPP(1.5V)和低側(cè)電源線(xiàn)MGBN[ I ]的電位VMGBNP(1.5V)在時(shí)間TI之后變得相等。因此，與控制信號(hào)線(xiàn)MGG的電位無(wú)關(guān)，存儲(chǔ)器柵極線(xiàn)MGL[O]-MGL[N-1 ]的各電壓變得等于1.5V，即，高側(cè)電源線(xiàn)MGBP[ I ]和低側(cè)電源線(xiàn)MGBN[ I ]的電壓。結(jié)果，在時(shí)間T4之后，施加到各存儲(chǔ)器單元的存儲(chǔ)器柵極MG的電壓與圖17的情況相同。
[0215][效果]
[0216]下文中，說(shuō)明實(shí)施例1的效果。下面說(shuō)明其中6位地址信號(hào)ADDB[5:0]輸入到圖5中示出的MGBN解碼器54N的情況或6位地址信號(hào)ADDG [5:0]輸入到圖6中示出的MGN解碼器53N或者圖7中示出的MGG解碼器53G的情況作為示例。在這種情況下，在相關(guān)技術(shù)的技術(shù)中，必須執(zhí)行通過(guò)解碼整個(gè)6位而得到的VDD電平的64條解碼信號(hào)的電平轉(zhuǎn)換，從而需要64個(gè)電平移位器。相比于此，在實(shí)施例1中，只需要執(zhí)行組合兩組八個(gè)預(yù)解碼信號(hào)和反轉(zhuǎn)控制信號(hào)ENOR的17條信號(hào)的電平轉(zhuǎn)換。因此，電平移位器所需的數(shù)量可減至17條。以這種方式，根據(jù)本實(shí)施例，可以減少具有相當(dāng)大面積的電平移位器的數(shù)量。
[0217]這里，非易失性存儲(chǔ)器的解碼電路中的問(wèn)題在于，必需輸出正和負(fù)的高電壓。具體地講，從圖5中示出的MGBN解碼器54N輸出到MG驅(qū)動(dòng)器電路24的低側(cè)電源線(xiàn)MGBN的電壓可取正和負(fù)的高電壓。在諸如在進(jìn)行寫(xiě)入的過(guò)程中輸出電壓是正的高電壓的情況下，必需將選擇信號(hào)而非未選擇信號(hào)設(shè)定為高電壓。因此，選擇信號(hào)對(duì)應(yīng)于H電平并且未選擇信號(hào)對(duì)應(yīng)于L電平。在這種情況下，解碼預(yù)解碼信號(hào)的解碼電路必需采用與邏輯，以便當(dāng)所有預(yù)解碼信號(hào)處于H電平時(shí)進(jìn)行選擇。與此相反，當(dāng)諸如在進(jìn)行擦除的過(guò)程中輸出電壓是非的高電壓時(shí)，必需將選擇信號(hào)而非未選擇信號(hào)設(shè)定為低電壓。因此，選擇信號(hào)對(duì)應(yīng)于L電平并且未選擇信號(hào)對(duì)應(yīng)于H電平。在這種情況下，解碼預(yù)解碼信號(hào)的解碼電路必需采用或邏輯。
[0218]在實(shí)施例1中，通過(guò)在電平移位器521的前一級(jí)中設(shè)置異或門(mén)520并且在電平移位器521的后一級(jí)中設(shè)置高電壓邏輯電路522來(lái)解決上述問(wèn)題。在這種情況下，基于反轉(zhuǎn)控制信號(hào)ENOR，控制異或門(mén)520和高電壓邏輯電路522的操作。具體地講，當(dāng)負(fù)的高電壓被輸出到電源線(xiàn)MGBN時(shí)，異或門(mén)520將預(yù)解碼信號(hào)反轉(zhuǎn)。當(dāng)正的高電壓被輸出到電源線(xiàn)MGBN時(shí)(當(dāng)反轉(zhuǎn)控制信號(hào)ENOR處于L電平時(shí))，高電壓邏輯電路522執(zhí)行預(yù)解碼信號(hào)的與運(yùn)算，并且當(dāng)負(fù)的高電壓被輸出到電源線(xiàn)MGBN時(shí)(當(dāng)反轉(zhuǎn)控制信號(hào)ENOR處于H電平時(shí))，高電壓邏輯電路522執(zhí)行預(yù)解碼信號(hào)的或運(yùn)算。
[0219]從圖5中示出的MGBP解碼器54P輸出到MG驅(qū)動(dòng)器電路24的高側(cè)電源線(xiàn)MGBP的電壓可只取正的高電壓。因此，在本情況下，只是必需設(shè)置高電壓與電路512來(lái)執(zhí)行被電平移位器511轉(zhuǎn)換成高電壓的預(yù)解碼信號(hào)的與運(yùn)算；因此，相比于低側(cè)電源線(xiàn)MGBN的情況，電路構(gòu)造變得簡(jiǎn)單。
[0220]下文中，更詳細(xì)地說(shuō)明面積減小的效果。在圖5中示出的MGBN解碼器54N的情況下，如上所述，相關(guān)技術(shù)的技術(shù)中所需的64個(gè)電平移位器可減至17個(gè)。然而，在實(shí)施例中，需要額外的64個(gè)高電壓邏輯電路522。事實(shí)上，相比于電平移位器的電路面積，高電壓邏輯電路522的電路面積足夠?。灰虼?，即使考慮額外增大高電壓邏輯電路522的電路面積，根據(jù)實(shí)施例I的非易失性存儲(chǔ)器占用的面積相比于相關(guān)技術(shù)的技術(shù)的對(duì)方占用的面積進(jìn)一步減小。原因如下。
[0221]首先，MG解碼器單元25A不需要高速操作；因此，可以用大小最小的MOS晶體管形成幾乎所有部分。因此，可以用大小最小的12個(gè)MOS晶體管形成圖12中示出的高電壓邏輯電路522。相比于此，圖9中示出的電平移位器521需要相比于NMOS晶體管的柵極寬度增大PMOS晶體管的柵極寬度，以確保操作余量。另一方面，為了確保反轉(zhuǎn)余量，必需相比于鎖存電路部分中的PMOS晶體管，增強(qiáng)輸入部分中的MOS晶體管的驅(qū)動(dòng)能力。以這種方式，電平移位器521由于構(gòu)造不平衡而需要大小相當(dāng)大的晶體管。
[0222]將參照?qǐng)D9更具體地討論這一點(diǎn)。首先，當(dāng)考慮電平移位器511(521)的反轉(zhuǎn)余量時(shí)，重要的是構(gòu)成鎖存電路5111的PMOS晶體管MPlO和MPl I和輸入匪OS晶體管麗12、麗14、MNl 3和MNl 5的比率。在將鎖存電路5 111反轉(zhuǎn)時(shí)，施加到電平移位器的高側(cè)電源電位(VMGBPP、VMGBNP)處于VDD電平，低側(cè)電源電位(VMGBPN、VMGBNN)處于GND電平，輸入信號(hào)INP/INN是VDD-GND電平的信號(hào)。另一方面，構(gòu)成電平移位器511 (521)的MOS晶體管是預(yù)期在高電壓下使用的厚膜MOS晶體管；因此，相比于以在VDD電壓下使用為前提的薄膜MOS晶體管，厚膜MOS晶體管的閾值電平高。在這種狀況下，NMOS晶體管表現(xiàn)出比PMOS晶體管弱的驅(qū)動(dòng)能力。為此原因，在圖9中示出的示例中，當(dāng)PMOS晶體管MPlO和MPll被設(shè)計(jì)成具有最小柵極寬度和最小柵極長(zhǎng)度時(shí)，匪OS晶體管MN12、MN14、MN13和MN15需要放大柵極寬度，以提高驅(qū)動(dòng)能力。這是因?yàn)椴蝗痪蜁?huì)變得不可以將鎖存電路反轉(zhuǎn)。
[0223]小型化進(jìn)展越大且VDD電平減小越多，NMOS晶體管的驅(qū)動(dòng)能力變得越弱。因此，PMOS晶體管與匪OS晶體管的比率往往會(huì)進(jìn)一步增大。例如，當(dāng)假設(shè)匪OS晶體管的大小必須放大成PMOS晶體管的大小的4倍時(shí)，對(duì)于為I的PMOS晶體管MPlO和MPll的柵極寬度，必須將NMOS晶體管麗12、麗14、麗13和麗15的柵極寬度設(shè)定為8。
[0224]接下來(lái)，當(dāng)考慮電平移位器的穩(wěn)定性時(shí)，至于構(gòu)成鎖存電路5111的晶體管，期望將PMOS晶體管MPlO和MPll的能力與匪OS晶體管麗10和MNll的能力保持幾乎恒定。一般來(lái)講，WOS晶體管的驅(qū)動(dòng)能力大致是PMOS晶體管的驅(qū)動(dòng)能力的兩倍。因此，一般將PMOS晶體管的柵極寬度設(shè)定為大致是NMOS晶體管的柵極寬度的兩倍。然而，在圖9中示出的電平移位器511(521)的情況下，當(dāng)PMOS晶體管MPlO和MPlI的柵極寬度被放大時(shí)，輸入NMOS晶體管麗12、MN14、MN13和MN15的柵極寬度必須進(jìn)一步放大。因此，通過(guò)均衡柵極寬度并且將NMOS晶體管的柵極長(zhǎng)度設(shè)定為是PMOS晶體管的柵極長(zhǎng)度的兩倍，得到更好的面積效率。在圖9的示例中，當(dāng)PMOS晶體管MPO和MPl的柵極長(zhǎng)度被設(shè)定為I時(shí)，NMOS晶體管MNO和MNl的柵極長(zhǎng)度被設(shè)定為2。
[0225]為了使電平移位器511和521的交叉耦合節(jié)點(diǎn)ND12和ND13處的負(fù)載恒定，必需分別將CMOS反相器5112(晶體管MP16和MN16)和CMOS反相器5113(晶體管MP7和MN7)添加到節(jié)點(diǎn)ND12和ND13。然而，如果構(gòu)成這些CMOS反相器的晶體管MP16、MN16、MP17和MN17的大小極小，就沒(méi)有什么關(guān)系。
[0226]在上述示例中，當(dāng)高電壓邏輯電路522的大小和電平移位器511(521)的大小只是源自柵極寬度/柵極長(zhǎng)度之比時(shí)，變成下面的情況。
[0227]第一，至于高電壓邏輯電路522，晶體管MP40-MP44、麗40-MN44中的每一個(gè)的柵極寬度/柵極長(zhǎng)度之比是I。因此，總大小變成10 (在評(píng)估大小時(shí)將由晶體管MP45和MN45構(gòu)成的緩沖器排除在外，因?yàn)樵诟鶕?jù)相關(guān)技術(shù)的技術(shù)的構(gòu)造中，它們也是必需的。)
[0228]接下來(lái)，至于電平移位器511和512，晶體管MPlO和MPll中的每一個(gè)的柵極寬度/柵極長(zhǎng)度之比是I，晶體管MNlO和MNll中的每一個(gè)的柵極寬度/柵極長(zhǎng)度之比是2。晶體管麗12-MN15中的每一個(gè)的柵極寬度/柵極長(zhǎng)度之比是8，晶體管MP16、MP17、MN16和MN17中的每一個(gè)的柵極寬度/柵極長(zhǎng)度之比是I。因此，總大小變成42。盡管在圖9中未示出，但會(huì)出現(xiàn)以下情況:從可靠性的觀點(diǎn)來(lái)看，需要用額外元件來(lái)弛豫耐壓并且必需使交叉耦合部分的MOS晶體管的柵極長(zhǎng)度大于最小值。因此，電平移位器的電路面積變得更加大。
[0229]根據(jù)以上討論，假設(shè)面積比是電平移位器511和512的面積是高電壓邏輯電路522的面積的5倍。然后，基于一個(gè)高電壓邏輯電路522的面積，根據(jù)相關(guān)技術(shù)的技術(shù)的64個(gè)電平移位器的面積是64X5 = 320。與此相反，根據(jù)實(shí)施例1的電平移位器和高電壓邏輯電路522的面積變成17X5+64X1 = 149。因此，相比于相關(guān)技術(shù)的技術(shù)的情況，實(shí)施例1的情況下的面積效率大超過(guò)兩倍。
[0230]作為更具體的示例，下面檢驗(yàn)行方向上的4k位X列方向上的4k位的8M字節(jié)閃存模塊的情況。在本情況下，使用12位地址解碼4k條存儲(chǔ)器柵極線(xiàn)MGL。具體地講，在圖5中示出的MG解碼器單元25A中，向MGBP/MGBN解碼器54分派6位(也就是說(shuō)，選擇塊BK)，向MGG解碼器分派6位(也就是說(shuō)，選擇存儲(chǔ)器柵極線(xiàn)MGL)。必需在這些解碼器電路中輸出正的高電壓和負(fù)的高電壓。因此，可以將實(shí)施例1合適地應(yīng)用于所關(guān)注的閃存存儲(chǔ)器，預(yù)期相比于根據(jù)相關(guān)技術(shù)的技術(shù)的解碼器電路，如上所述可實(shí)現(xiàn)50%或更大的面積減小。
[0231]〈實(shí)施例2>
[0232][高電壓邏輯電路522A的構(gòu)造]
[0233]圖21是示出根據(jù)實(shí)施例2的半導(dǎo)體器件中的高電壓邏輯電路522A的構(gòu)造的圖。圖21中示出的高電壓邏輯電路522A(與非/或非電路5221A)是圖12中示出的高電壓邏輯電路522(與非/或非電路5221)的修改例。也就是說(shuō)，根據(jù)實(shí)施例2的半導(dǎo)體器件與根據(jù)實(shí)施例1的半導(dǎo)體器件的不同之處在于，用圖21中示出的構(gòu)造取代高電壓邏輯電路522的構(gòu)造。像圖21的情況一樣，還可修改圖6中示出的高電壓邏輯電路542和圖7中示出的高電壓邏輯電路552。實(shí)施例2的其它點(diǎn)與實(shí)施例1的其它點(diǎn)相同。
[0234]參照?qǐng)D21，高電壓邏輯電路522A與圖12中示出的高電壓邏輯電路522的不同之處在于，還包括NMOS晶體管MN46、PM0S晶體管MP46、MP47和MP48。
[0235]具體的講，NMOS晶體管MN46耦合在PMOS晶體管MP40和MP41的中間節(jié)點(diǎn)ND41和中間節(jié)點(diǎn)ND40之間ePMOS晶體管MP46耦合在NMOS晶體管MN40和MN41的中間節(jié)點(diǎn)ND42和中間節(jié)點(diǎn)ND40之間。反轉(zhuǎn)控制信號(hào)HVENOR被供應(yīng)到晶體管MN46和MP46的柵極。
[0236]PMOS晶體管MP47耦合在PMOS晶體管MP43和MP44的中間節(jié)點(diǎn)ND43和預(yù)解碼信號(hào)PRMGBNL的輸入節(jié)點(diǎn)ND48之間。PMOS晶體管MP47耦合到中間節(jié)點(diǎn)ND43。PMOS晶體管MP48耦合在NMOS晶體管MN43和MN44的中間節(jié)點(diǎn)ND44和低側(cè)電源節(jié)點(diǎn)ND48之間JM0S晶體管MP48的柵極耦合到中間節(jié)點(diǎn)ND44。圖21的其它部分的構(gòu)造與圖12的其它部分的構(gòu)造相同。因此，相同或?qū)?yīng)的元件附帶相同的符號(hào)或參考標(biāo)號(hào)并且不重復(fù)對(duì)其進(jìn)行說(shuō)明。
[0237][高電壓邏輯電路522A的效果]
[0238]通過(guò)如上所述用圖21中示出的高電壓邏輯電路522A取代圖12中示出的高電壓邏輯電路522，帶來(lái)的優(yōu)點(diǎn)是，處理超過(guò)圖5中示出的MGBP/MGBN解碼器54中的MOS晶體管的耐壓的高電壓。
[0239]例如，假設(shè)MOS晶體管的耐壓是大約10V。在這種情況下，當(dāng)供應(yīng)到MGBP/MGBN解碼器54中的電平移位器511和高電壓與電路512的低側(cè)電源電位VMGBPN保持在VSS( = OV)時(shí)，這些電路的高側(cè)電源電位VMGBPP可最大只升至1V。因此，MG驅(qū)動(dòng)器電路24中的各高側(cè)電源線(xiàn)MGBP的最高電位也變成大約1V。然而，當(dāng)在電源電位VMGBPP和VMGBPN的絕對(duì)值小(VDD電平)的狀態(tài)下針對(duì)鎖存型電平移位器511設(shè)定數(shù)據(jù)之后，低側(cè)電源電位VMGBPN升至4V時(shí)，高側(cè)電源電位VMGBPP可升至大約14V。結(jié)果，MG驅(qū)動(dòng)器電路24中的各高側(cè)電源線(xiàn)MGBP的電位也可被設(shè)定為大約14V。
[0240]類(lèi)似地，當(dāng)供應(yīng)到電平移位器521和高電壓邏輯電路522的高側(cè)電源電位VMGBNP保持VSDD ( = 1.5V)時(shí)，這些電路的低側(cè)電源電位VMGBNN可只降至大約_8.5V。因此，MG驅(qū)動(dòng)器電路24中的各低側(cè)電源線(xiàn)MGBN的最低電位也變成大約-8.5 V。然而，當(dāng)在電源電位VMGBNP和VMGBNN的絕對(duì)值小(VDD電平)的狀態(tài)下針對(duì)鎖存型電平移位器521設(shè)定數(shù)據(jù)之后，高側(cè)電源電位VMGBNP降至-4V時(shí)，低側(cè)電源電位VMGBNN可逐步降至大約-14V。結(jié)果，MG驅(qū)動(dòng)器電路24中的各低側(cè)電源線(xiàn)MGBN的電位也可被設(shè)定為大約-14V。
[0241 ] 如上所述，在圖5中示出的MGBP/MGBN解碼器54和MGP/MGN解碼器53中，通過(guò)將低側(cè)電源電位設(shè)定為比VSS高的電位，或者將高側(cè)電源電位設(shè)定為比VSS低的電位，變得可以將另一側(cè)的電源電位設(shè)定為比MOS晶體管的耐壓高的值。
[0242]然而，高電壓邏輯電路522的中間節(jié)點(diǎn)ND41-ND44的電位在此時(shí)出現(xiàn)問(wèn)題。具體地講，在圖12中示出的高電壓邏輯電路522的情況下，根據(jù)輸入信號(hào)(PRMGBNU、PRMGBNL)的組合，中間節(jié)點(diǎn)ND41-ND44可以為浮動(dòng)。如果電源電位VMGBNP和VMGBNN在這種浮動(dòng)狀態(tài)下大范圍變化，則在中間節(jié)點(diǎn)ND41-ND44和其它節(jié)點(diǎn)之間會(huì)產(chǎn)生大電位差，可在MOS晶體管上建立比耐壓高的電壓。
[0243]在圖21中示出的高電壓邏輯電路522A中，在四個(gè)箝位MOS晶體管MN46、MP46、MP47和MP48的幫助下避免這種狀態(tài)。這是因?yàn)椋@些MOS晶體管MN46、MP46、MP47和MP48用于將中間節(jié)點(diǎn)ND42、ND43和ND44的電位分別箝位至適宜電位。下文中，更詳細(xì)地進(jìn)行說(shuō)明，將圖12中示出的高電壓邏輯電路522的各部分的電壓變化與圖21中示出的高電壓邏輯電路522A的各部分的電壓變化進(jìn)行比較。
[0244][高電壓邏輯電路的操作的示例]
[0245](圖12的高電壓邏輯電路522的操作一比較例)
[0246]圖22是示出圖12中示出的高電壓邏輯電路522的各部分的電壓變化的示例的時(shí)序圖。圖22的時(shí)序圖示出當(dāng)將輸出到電源線(xiàn)MGBN的電壓減小至-14V時(shí)，高電壓邏輯電路522的輸入信號(hào)和中間節(jié)點(diǎn)ND40、ND41和ND43處的電壓隨時(shí)間的變化。
[0247]參照?qǐng)D12和圖22，在時(shí)間TO，處于VDD電平的預(yù)解碼信號(hào)PRMGBU和PRMGBL 二者變成L電平，高電壓預(yù)解碼信號(hào)PRMGBNU和PRMGBNL 二者變成L電平(也就是說(shuō)，圖12中示出的電源線(xiàn)MGBN處于未選擇狀態(tài))ο結(jié)果，PMOS晶體管MP40、MP41、MP42和MP43都變成導(dǎo)通狀態(tài)。因此，中間節(jié)點(diǎn)ND40、ND41和ND43處的所有電壓變成等于高側(cè)電源節(jié)點(diǎn)ND45處的電位VMGBNP( =1.5V)。
[0248]在接下來(lái)的時(shí)間Tl，反轉(zhuǎn)控制信號(hào)ENOR被設(shè)定為H電平，電平轉(zhuǎn)換后的反轉(zhuǎn)控制信號(hào)HVENOR也被設(shè)定為H電平。反轉(zhuǎn)控制信號(hào)ENOR被激活成H電平，VDD電平的預(yù)解碼信號(hào)PRMGBU和PRMGBL二者從L電平反轉(zhuǎn)成H電平。因此，高電壓預(yù)解碼信號(hào)PRMGBNU和PRMGBNL 二者從L電平反轉(zhuǎn)成H電平。結(jié)果，PMOS晶體管MP40、MP41、MP42和MP43都變成截止?fàn)顟B(tài)，NMOS晶體管麗43和麗44變成導(dǎo)通狀態(tài)。因此，中間節(jié)點(diǎn)ND40處的電位變成等于低側(cè)電源節(jié)點(diǎn)ND46處的電位VMGBNN( =OV)。此外，中間節(jié)點(diǎn)ND41和ND43變成浮動(dòng)。
[0249]在接下來(lái)的時(shí)間T2，切斷信號(hào)ENN變成L電平，數(shù)據(jù)被鎖存到電平移位器522。
[0250]隨后，從時(shí)間T3至?xí)r間T4，高側(cè)電源節(jié)點(diǎn)ND45處的電位VMGBNP從OV降至-4V，低側(cè)電源節(jié)點(diǎn)ND46處的電位VMGBNN從OV降至-14V。在這個(gè)時(shí)間段期間，中間節(jié)點(diǎn)ND41和ND43保持浮動(dòng)。因此，持續(xù)保持1.5V的原始電位值。因此，在PMOS晶體管MP41、MP42和MP44的源極和漏極之間建立1.5V-(-14V) = 15.5V的電壓。這個(gè)電壓高于當(dāng)前假設(shè)的MOS晶體管的耐壓10V。為了避免這樣，在實(shí)施例2中，采用圖21的高電壓邏輯電路522A。
[0251](圖21的高電壓邏輯電路522A的操作一減小低側(cè)電源電位的情況)
[0252 ]圖23是示出圖21中示出的高電壓邏輯電路5 22A的各部分的電壓變化的示例的時(shí)序圖。圖23中示出的時(shí)序圖對(duì)應(yīng)于圖22中示出的時(shí)序圖。也就是說(shuō)，在圖23中，預(yù)解碼信號(hào)PRMGBU和PRMGBL、反轉(zhuǎn)控制信號(hào)ENOR、高電壓預(yù)解碼信號(hào)PRMGBNU和PRMGBNL、高電壓反轉(zhuǎn)控制信號(hào)HVEN0R、切斷信號(hào)ENN和電源電位VMGBNP和VMGBNN隨時(shí)間的變化與圖22的情況一樣。圖23的時(shí)序圖示出當(dāng)將輸出到電源線(xiàn)MGBN的電壓減小至-14V時(shí)，高電壓邏輯電路522的輸入信號(hào)和中間節(jié)點(diǎn)ND40、ND41和ND43處的電壓隨時(shí)間的變化。
[0253]當(dāng)反轉(zhuǎn)控制信號(hào)HVENOR處于L電平時(shí)，圖21的NMOS晶體管MN46被設(shè)定為截止。當(dāng)反轉(zhuǎn)控制信號(hào)HVENOR處于H電平時(shí)，匪OS晶體管麗46被設(shè)定為導(dǎo)通，并且有效地將中間節(jié)點(diǎn)ND41充電直至通過(guò)將匪OS晶體管MN46的閾值電壓Vthn與中間節(jié)點(diǎn)ND40處的電壓相加而得到的值。當(dāng)預(yù)解碼信號(hào)PRMGBNL處于L電平時(shí)，PMOS晶體管MP47被設(shè)定為截止。當(dāng)預(yù)解碼信號(hào)PRMGBNL處于H電平時(shí)，PMOS晶體管MP47被設(shè)定為導(dǎo)通，并且將中間節(jié)點(diǎn)ND43有效充電至通過(guò)從預(yù)解碼信號(hào)PRMGBNL的電位中減去PMOS晶體管MP47的閾值電壓Vthp的絕對(duì)值而得到的值。
[0254]根據(jù)以上特性，從圖23的時(shí)間TO至?xí)r間TI，反轉(zhuǎn)控制信號(hào)HVENOR處于L電平并且預(yù)解碼信號(hào)PRMGBNU和PRMGBNL 二者處于L電平。因此，所有PMOS晶體管MP40-MP44變成導(dǎo)通，NMOS晶體管匪46和PMOS晶體管MP47變成截止。結(jié)果，所有中間節(jié)點(diǎn)ND40、ND41和ND43處的電壓變成等于高側(cè)電源節(jié)點(diǎn)ND45處的電位VMGBNP( = 1.5V)。迄今為止，這與圖22的情況相同。
[0255]在時(shí)間Tl，當(dāng)反轉(zhuǎn)控制信號(hào)HVENOR變成H電平時(shí)，預(yù)解碼信號(hào)PRMGBNU和PRMGBNL二者也從L電平反轉(zhuǎn)為H電平(等于電源節(jié)點(diǎn)ND45處的電位VMGBNP)。因此，PMOS晶體管MP40-MP44都被設(shè)定為截止。然而，NMOS晶體管NM46和PMOS晶體管MP47被設(shè)定為導(dǎo)通。此外，匪OS晶體管麗40-MN44都被設(shè)定為導(dǎo)通。因此，在時(shí)間Tl或之后，中間節(jié)點(diǎn)ND40處的電位變成等于低側(cè)電源節(jié)點(diǎn)ND46的電位VMGBNN。中間節(jié)點(diǎn)ND41處的電位被箝位成通過(guò)將閾值電壓Vthn與中間節(jié)點(diǎn)ND40處的電位(等于電源電位VMGBNN)相加而得到的值。中間節(jié)點(diǎn)ND43處的電位被箝位成通過(guò)從預(yù)解碼信號(hào)PRMGBNL(等于高側(cè)電源電位VMGBNP)中減去閾值電壓Vthp的絕對(duì)值而得到的值。
[0256]因此，在圖23的情況下，中間節(jié)點(diǎn)ND41和ND43沒(méi)有像圖22的情況一樣浮動(dòng)，但是電壓隨電源電位VMGNBP和VMGNBN的變化而變化。具體地講，從時(shí)間T3至?xí)r間T4，低側(cè)電源電位VMGBNN從OV降至-14V;因此，中間節(jié)點(diǎn)ND41處的電位降至_ 14V+Vthn。高側(cè)電源電位VMGBNP從1.5V降至-4V;因此，中間節(jié)點(diǎn)ND43處的電位降至-4V+Vthp =-4V-Vthn。因此，施加到PMOS晶體管MP44的最高電壓變成-4V-Vthn-(-14V) = 1V-Vthn;因此，可以將最高電壓限制在MOS晶體管的耐壓內(nèi)。
[0257](圖21的高電壓邏輯電路522A的操作一升高高側(cè)電源電位的情況)
[0258]圖22和圖23的上述說(shuō)明是關(guān)于減小低側(cè)電源節(jié)點(diǎn)ND46處的電位的情況。相反，說(shuō)明升高圖21中示出的高側(cè)電源節(jié)點(diǎn)ND45處的電位VMGBNP的情況。
[0259 ]首先，如圖21中所示，當(dāng)反轉(zhuǎn)控制信號(hào)HVENOR處于L電平(未激活)時(shí)，PMOS晶體管MP46被設(shè)定為導(dǎo)通，并且將中間節(jié)點(diǎn)ND42有效充電至通過(guò)從中間節(jié)點(diǎn)ND40處的電位中減去PMOS晶體管MP46的閾值電壓Vthp的絕對(duì)值而得到的值。PMOS晶體管MP48隨著低側(cè)電源電位VMGBNN升高被設(shè)定為導(dǎo)通，并且將中間節(jié)點(diǎn)ND44有效充電至通過(guò)從電源電位VMGBNN中減去PMOS晶體管MP48的閾值電壓Vthp的絕對(duì)值而得到的值。
[0260]因此，假設(shè)在預(yù)解碼信號(hào)PRMGBNU和PRMGBNL和反轉(zhuǎn)控制信號(hào)HVENOR處于L電平的狀態(tài)下，例如，高側(cè)電源節(jié)點(diǎn)ND45的電位從1.5V升至14V，并且低側(cè)電源節(jié)點(diǎn)ND46的電位從OV升至4V。然后，中間節(jié)點(diǎn)ND42處的電位升至14V-Vthn，中間節(jié)點(diǎn)ND44處的電位升至4V+Vthp = 4V-Vthn。因此，施加到NMOS晶體管MN44的最高電壓變成14V-(4V-Vthn) = 10V+Vthn;因此，可以將最高電壓主要限制在MOS晶體管的耐壓內(nèi)。以這種方式，在箝位PMOS晶體管MP46和MP48的幫助下，可以將中間節(jié)點(diǎn)ND42和ND44處的電位箝位，從而避免耐壓有失。
[0261][實(shí)施例2的總結(jié)]
[0262]在實(shí)施例2中，在根據(jù)實(shí)施例1的半導(dǎo)體器件中設(shè)置的高電壓邏輯電路522中，分別添加用于將中間節(jié)點(diǎn)ND41、ND42、ND43和ND44箝位的箝位MOS晶體管MN46、MP46、MP47和MP48。因此，即使當(dāng)高電壓邏輯電路的電源節(jié)點(diǎn)處的電位相對(duì)于地電位大幅度擺動(dòng)以致其超過(guò)MOS晶體管的耐壓時(shí)，高電壓邏輯電路522A的中間節(jié)點(diǎn)ND41、ND42、ND43和ND44也跟隨電源電位的變化。因此，這些中間節(jié)點(diǎn)變成浮動(dòng)，而沒(méi)有保持初始電位。結(jié)果，可以避免MOS晶體管的耐壓有失。
[0263]從操作順序的觀點(diǎn)來(lái)看，當(dāng)不必產(chǎn)生正的高電壓時(shí)，可省去箝位MOS晶體管MP46和MP48，并且當(dāng)不必產(chǎn)生負(fù)的高電壓時(shí)，可省去箝位MOS晶體管MP46和MP47。
[0264]如上所述，已經(jīng)基于實(shí)施例具體說(shuō)明了本發(fā)明的發(fā)明人所完成的發(fā)明。然而，無(wú)須說(shuō)，本發(fā)明不限于如上所述的實(shí)施例，可在不偏離主旨的范圍內(nèi)以各種方式改變本發(fā)明。
【主權(quán)項(xiàng)】
1.一種半導(dǎo)體器件，包括: 存儲(chǔ)器陣列，所述存儲(chǔ)器陣列設(shè)置有被布置成矩陣的電可重寫(xiě)非易失性存儲(chǔ)器單元；驅(qū)動(dòng)器電路，所述驅(qū)動(dòng)器電路可操作以驅(qū)動(dòng)每一個(gè)均與所述存儲(chǔ)器陣列的行對(duì)應(yīng)的多條字線(xiàn)；以及 解碼電路，所述解碼電路可操作以產(chǎn)生多個(gè)選擇信號(hào)，用于基于多個(gè)預(yù)解碼信號(hào)來(lái)選擇所述字線(xiàn)中的每一條，并且可操作以向所述驅(qū)動(dòng)器電路供應(yīng)產(chǎn)生的選擇信號(hào)， 其中，所述解碼電路包括: 多個(gè)第一邏輯門(mén)，所述多個(gè)第一邏輯門(mén)每一個(gè)均可操作以根據(jù)操作模式反轉(zhuǎn)對(duì)應(yīng)的預(yù)解碼信號(hào)的邏輯電平； 多個(gè)第一電平移位器，所述多個(gè)第一電平移位器每一個(gè)均可操作以將對(duì)應(yīng)的預(yù)解碼信號(hào)及其反轉(zhuǎn)信號(hào)中的一個(gè)轉(zhuǎn)換成根據(jù)所述操作模式的電壓電平的升壓信號(hào)；以及 多個(gè)第一邏輯電路，所述多個(gè)第一邏輯電路可操作以通過(guò)執(zhí)行從所述第一電平移位器分別輸出的所述升壓信號(hào)當(dāng)中的對(duì)應(yīng)的升壓信號(hào)的邏輯運(yùn)算，來(lái)產(chǎn)生所述選擇信號(hào)，并且其中，所述第一邏輯電路中的每一個(gè)根據(jù)所述操作模式執(zhí)行不同的邏輯運(yùn)算。2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件， 其中，所述存儲(chǔ)器陣列按所述存儲(chǔ)器陣列的每多個(gè)行被劃分成多個(gè)塊， 其中，所述驅(qū)動(dòng)器電路包括: 多個(gè)驅(qū)動(dòng)器組，所述多個(gè)驅(qū)動(dòng)器組分別對(duì)應(yīng)于所述塊， 其中，所述驅(qū)動(dòng)器組中的每一個(gè)包括: 低電位側(cè)的第一電源線(xiàn)； 高電位側(cè)的第二電源線(xiàn)；以及 多個(gè)驅(qū)動(dòng)器，所述多個(gè)驅(qū)動(dòng)器利用從所述第一電源線(xiàn)和所述第二電源線(xiàn)供應(yīng)的電壓操作，并且每一個(gè)均可操作以驅(qū)動(dòng)對(duì)應(yīng)的塊的對(duì)應(yīng)的行的存儲(chǔ)器單元， 其中，所述解碼電路包括: 第一解碼電路，所述第一解碼電路可操作以將第一電源電位供應(yīng)到所述驅(qū)動(dòng)器組中的每一個(gè)的所述第一電源線(xiàn)；以及 第二解碼電路，所述第二解碼電路可操作以將第二電源電位供應(yīng)到所述驅(qū)動(dòng)器組中的每一個(gè)的所述第二電源線(xiàn)，并且其中，所述第一解碼電路包括: 所述第一邏輯門(mén)； 所述第一電平移位器；以及 所述第一邏輯電路，所述第一邏輯電路每一個(gè)均可操作以將所述第一電源電位作為所述選擇信號(hào)供應(yīng)到對(duì)應(yīng)的第一電源線(xiàn)。3.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件， 其中，所述第二解碼電路包括: 多個(gè)第二電平移位器，所述多個(gè)第二電平移位器每一個(gè)均可操作以將對(duì)應(yīng)的預(yù)解碼信號(hào)轉(zhuǎn)換成根據(jù)所述操作模式的電壓電平的升壓信號(hào)；以及 多個(gè)第二邏輯電路，所述多個(gè)第二邏輯電路每一個(gè)均可操作以執(zhí)行從所述第二電平移位器分別輸出的所述升壓信號(hào)當(dāng)中的對(duì)應(yīng)的升壓信號(hào)的邏輯運(yùn)算，以產(chǎn)生所述第二電源電位，并且可操作以將產(chǎn)生的第二電源電位作為所述選擇信號(hào)供應(yīng)到對(duì)應(yīng)的第二電源線(xiàn)，并且 其中，所述第二邏輯電路中的每一個(gè)與所述操作模式無(wú)關(guān)地執(zhí)行相同的邏輯運(yùn)算。4.根據(jù)權(quán)利要求3所述的半導(dǎo)體器件， 其中，每一個(gè)所述驅(qū)動(dòng)器組中的每一個(gè)所述驅(qū)動(dòng)器根據(jù)柵極控制信號(hào)將所述第一電源線(xiàn)和所述第二電源線(xiàn)中的一個(gè)的電位供應(yīng)到對(duì)應(yīng)的字線(xiàn)， 其中，所述解碼電路包括: 第三解碼電路，所述第三解碼電路被設(shè)置為對(duì)于所述驅(qū)動(dòng)器組是公共的，并且可操作以將所述柵極控制信號(hào)供應(yīng)到構(gòu)成每一個(gè)所述驅(qū)動(dòng)器組中的每一個(gè)所述驅(qū)動(dòng)器， 其中，所述第三解碼電路包括: 多個(gè)第二邏輯門(mén)，所述多個(gè)第二邏輯門(mén)每一個(gè)均可操作以根據(jù)操作模式反轉(zhuǎn)對(duì)應(yīng)的預(yù)解碼信號(hào)的邏輯電平； 多個(gè)第三電平移位器，所述多個(gè)第三電平移位器每一個(gè)均可操作以將對(duì)應(yīng)的預(yù)解碼信號(hào)及其反轉(zhuǎn)信號(hào)中的一個(gè)轉(zhuǎn)換成根據(jù)所述操作模式的電壓電平的升壓信號(hào)；以及 多個(gè)第三邏輯電路，所述多個(gè)第三邏輯電路每一個(gè)均可操作以執(zhí)行從所述第三電平移位器分別輸出的所述升壓信號(hào)當(dāng)中的對(duì)應(yīng)的升壓信號(hào)的邏輯運(yùn)算，以產(chǎn)生所述柵極控制信號(hào)，并且可操作以將產(chǎn)生的柵極控制信號(hào)作為所述選擇信號(hào)供應(yīng)到對(duì)應(yīng)的驅(qū)動(dòng)器，并且其中，所述第三邏輯電路中的每一個(gè)根據(jù)所述操作模式執(zhí)行不同的邏輯運(yùn)算。5.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件， 其中，所述驅(qū)動(dòng)器電路包括: 低電位側(cè)的第一電源線(xiàn)； 高電位側(cè)的第二電源線(xiàn)；以及 多個(gè)驅(qū)動(dòng)器，所述多個(gè)驅(qū)動(dòng)器利用從所述第一電源線(xiàn)和所述第二電源線(xiàn)供應(yīng)的電壓操作，并且每一個(gè)均可操作以驅(qū)動(dòng)對(duì)應(yīng)的行的存儲(chǔ)器單元， 其中，所述驅(qū)動(dòng)器中的每一個(gè)包括: CMOS(互補(bǔ)型金屬氧化物半導(dǎo)體)反相器， 其中，所述解碼電路包括: 第一解碼電路，所述第一解碼電路可操作以將第一柵極信號(hào)供應(yīng)到構(gòu)成所述CMOS反相器中的每一個(gè)的N型晶體管的柵極；以及 第二解碼電路，所述第二解碼電路可操作以將第二柵極信號(hào)供應(yīng)到構(gòu)成所述CMOS反相器中的每一個(gè)的P型晶體管的柵極，以及其中，所述第一解碼電路包括: 所述第一邏輯門(mén)； 所述第一電平移位器；以及 所述第一邏輯電路，所述第一邏輯電路可操作以將所述第一柵極信號(hào)作為所述選擇信號(hào)供應(yīng)到對(duì)應(yīng)的驅(qū)動(dòng)器。6.根據(jù)權(quán)利要求5所述的半導(dǎo)體器件， 其中，所述第二解碼電路包括: 多個(gè)第二電平移位器，所述多個(gè)第二電平移位器每一個(gè)均可操作以將對(duì)應(yīng)的預(yù)解碼信號(hào)轉(zhuǎn)換成根據(jù)所述操作模式的電壓電平的升壓信號(hào)；以及 多個(gè)第二邏輯電路，所述多個(gè)第二邏輯電路每一個(gè)均可操作以執(zhí)行從所述第二電平移位器分別輸出的所述升壓信號(hào)當(dāng)中的對(duì)應(yīng)升壓信號(hào)的邏輯運(yùn)算，以產(chǎn)生所述第二柵極信號(hào)，并且可操作以將產(chǎn)生的第二柵極信號(hào)作為所述選擇信號(hào)供應(yīng)到對(duì)應(yīng)的驅(qū)動(dòng)器，并且其中，所述第二邏輯電路中的每一個(gè)與所述操作模式無(wú)關(guān)地執(zhí)行相同的邏輯運(yùn)算。7.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件， 其中，所述驅(qū)動(dòng)器電路包括: 低電位側(cè)的第一電源線(xiàn)； 高電位側(cè)的第二電源線(xiàn)；以及 多個(gè)驅(qū)動(dòng)器，所述多個(gè)驅(qū)動(dòng)器利用從所述第一電源線(xiàn)和所述第二電源線(xiàn)供應(yīng)的電壓操作，并且每一個(gè)均可操作以驅(qū)動(dòng)對(duì)應(yīng)的行的存儲(chǔ)器單元，并且 其中，所述驅(qū)動(dòng)器中的每一個(gè)根據(jù)對(duì)應(yīng)的選擇信號(hào)將所述第一電源線(xiàn)和所述第二電源線(xiàn)中的一個(gè)的電位供應(yīng)到對(duì)應(yīng)的字線(xiàn)。8.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件， 其中，所述半導(dǎo)體器件具有寫(xiě)入模式和擦除模式作為所述操作模式，在所述寫(xiě)入模式下，數(shù)據(jù)被寫(xiě)入選擇的存儲(chǔ)器單元中，在所述擦除模式下，選擇的存儲(chǔ)單元的寫(xiě)入數(shù)據(jù)被擦除， 其中，在所述寫(xiě)入模式下，所述第二解碼電路將所述第二電源電位設(shè)定在比數(shù)據(jù)讀取時(shí)高的電位， 其中，在所述擦除模式下，所述第一解碼電路將所述第一電源電位設(shè)定在負(fù)電位， 其中，所述第一邏輯門(mén)在所述寫(xiě)入模式下不反轉(zhuǎn)對(duì)應(yīng)的預(yù)解碼信號(hào)的邏輯電平，但是在所述擦除模式下反轉(zhuǎn)對(duì)應(yīng)的預(yù)解碼信號(hào)的邏輯電平，并且 其中，所述第一邏輯電路在所述寫(xiě)入模式下執(zhí)行與運(yùn)算作為所述邏輯運(yùn)算，并且在所述擦除模式下執(zhí)行或運(yùn)算作為所述邏輯運(yùn)算。9.根據(jù)權(quán)利要求7所述的半導(dǎo)體器件， 其中，所述半導(dǎo)體器件具有寫(xiě)入模式和擦除模式作為所述操作模式，在所述寫(xiě)入模式下，數(shù)據(jù)被寫(xiě)入選擇的存儲(chǔ)器單元中，在所述擦除模式下，選擇的存儲(chǔ)單元的寫(xiě)入數(shù)據(jù)被擦除， 其中，在所述寫(xiě)入模式下，所述第二電源線(xiàn)的電位被設(shè)定在比讀取時(shí)高的電位， 其中，在所述擦除模式下，所述第一電源線(xiàn)的電位被設(shè)定在負(fù)電位， 其中，所述第一邏輯門(mén)在所述寫(xiě)入模式下不反轉(zhuǎn)對(duì)應(yīng)的預(yù)解碼信號(hào)的邏輯電平，但是在所述擦除模式下反轉(zhuǎn)對(duì)應(yīng)的預(yù)解碼信號(hào)的邏輯電平，并且 其中，所述第一邏輯電路在所述寫(xiě)入模式下執(zhí)行與非運(yùn)算作為所述邏輯運(yùn)算，并且在所述擦除模式下執(zhí)行或非運(yùn)算作為所述邏輯運(yùn)算。10.根據(jù)權(quán)利要求8所述的半導(dǎo)體器件， 其中，所述第一邏輯電路包括: 第一 N型晶體管和第二 N型晶體管，所述第一 N型晶體管和所述第二 N型晶體管串聯(lián)耦合在所述第一電源線(xiàn)與輸出節(jié)點(diǎn)之間； 第三N型晶體管和第四N型晶體管，所述第三N型晶體管和所述第四N型晶體管串聯(lián)耦合在所述第一電源線(xiàn)與所述輸出節(jié)點(diǎn)之間并且與所述第一 N型晶體管和所述第二 N型晶體管的整體并聯(lián)耦合； 第五N型晶體管，所述第五N型晶體管與所述第四N型晶體管并聯(lián)耦合； 第一 P型晶體管和第二 P型晶體管，所述第一 P型晶體管和所述第二 P型晶體管串聯(lián)耦合在所述第二電源線(xiàn)與所述輸出節(jié)點(diǎn)之間； 第三P型晶體管和第四P型晶體管，所述第三P型晶體管和所述第四P型晶體管串聯(lián)耦合在所述第二電源線(xiàn)與所述輸出節(jié)點(diǎn)之間并且與所述第一 P型晶體管和所述第二 P型晶體管的整體并聯(lián)耦合；以及 第五P型晶體管，所述第五P型晶體管與所述第四P型晶體管并聯(lián)耦合， 其中，被升壓的第一預(yù)解碼信號(hào)及其反轉(zhuǎn)信號(hào)中的一個(gè)被供應(yīng)到所述第一N型晶體管和所述第四N型晶體管以及所述第一 P型晶體管和所述第四P型晶體管的每一個(gè)柵極， 其中，被升壓的所述第二預(yù)解碼信號(hào)及其反轉(zhuǎn)信號(hào)中的一個(gè)被供應(yīng)到所述第二N型晶體管和所述第五N型晶體管以及所述第二 P型晶體管和所述第五P型晶體管的每一個(gè)柵極，其中，向所述第三P型晶體管和所述第三N型晶體管的每一個(gè)柵極供應(yīng)反轉(zhuǎn)控制信號(hào)，并且 其中，所述反轉(zhuǎn)控制信號(hào)在所述寫(xiě)入模式下變成低電平，并且在所述擦除模式下變成高電平。11.根據(jù)權(quán)利要求10所述的半導(dǎo)體器件， 其中，所述第一邏輯電路進(jìn)一步包括: 第六晶體管，所述第六晶體管耦合在所述第一 N型晶體管和所述第二 N型晶體管之間的第一中間節(jié)點(diǎn)與所述第一電源線(xiàn)之間； 第七晶體管，所述第七晶體管耦合在所述第一 P型晶體管和所述第二 P型晶體管之間的第二中間節(jié)點(diǎn)與所述第二P型晶體管之間； 第八晶體管，所述第八晶體管耦合在所述第三N型晶體管和所述第四N型晶體管之間的第三中間節(jié)點(diǎn)與所述輸出節(jié)點(diǎn)之間；以及 第九晶體管，所述第九晶體管耦合在所述第三P型晶體管和所述第四P型晶體管之間的第四中間節(jié)點(diǎn)與所述輸出節(jié)點(diǎn)之間。12.一種半導(dǎo)體器件，包括: 存儲(chǔ)器陣列，所述存儲(chǔ)器陣列設(shè)置有被布置成矩陣的電可重寫(xiě)非易失性存儲(chǔ)器單元， 其中，所述存儲(chǔ)器陣列包括: 多條字線(xiàn)，所述多條字線(xiàn)每一條均對(duì)應(yīng)于所述存儲(chǔ)器陣列的行，并且按所述存儲(chǔ)器陣列的每多個(gè)行被劃分成多個(gè)塊， 其中，所述半導(dǎo)體器件進(jìn)一步包括: 驅(qū)動(dòng)器電路，所述驅(qū)動(dòng)器電路可操作以驅(qū)動(dòng)所述字線(xiàn)， 其中，所述驅(qū)動(dòng)器電路包括: 分別對(duì)應(yīng)于所述塊的多個(gè)驅(qū)動(dòng)器組， 其中，所述驅(qū)動(dòng)器組中的每一個(gè)包括: 低電位側(cè)的第一電源線(xiàn)； 高電位側(cè)的第二電源線(xiàn)；以及 多個(gè)驅(qū)動(dòng)器，所述多個(gè)驅(qū)動(dòng)器可操作以分別驅(qū)動(dòng)對(duì)應(yīng)的塊中設(shè)置的所述字線(xiàn)， 其中，所述半導(dǎo)體器件進(jìn)一步包括: 第一解碼電路，所述第一解碼電路可操作以基于多個(gè)第一預(yù)解碼信號(hào)，將根據(jù)操作模式的第一電源電位供應(yīng)到所述第一電源線(xiàn)中的每一條， 其中，所述第一解碼電路包括: 多個(gè)第一邏輯門(mén)，所述多個(gè)第一邏輯門(mén)每一個(gè)均可操作以根據(jù)所述操作模式反轉(zhuǎn)對(duì)應(yīng)的第一預(yù)解碼信號(hào)的邏輯電平； 多個(gè)第一電平移位器，所述多個(gè)第一電平移位器每一個(gè)均可操作以將對(duì)應(yīng)的第一預(yù)解碼信號(hào)及其反轉(zhuǎn)信號(hào)中的一個(gè)轉(zhuǎn)換成根據(jù)所述操作模式的電壓電平的升壓信號(hào)；以及多個(gè)第一邏輯電路，所述多個(gè)第一邏輯電路每一個(gè)均可操作以執(zhí)行從所述第一電平移位器分別輸出的所述升壓信號(hào)當(dāng)中的對(duì)應(yīng)的升壓信號(hào)的邏輯運(yùn)算，以產(chǎn)生所述第一電源電位，并且可操作以將產(chǎn)生的第一電源電位供應(yīng)到對(duì)應(yīng)的第一電源線(xiàn)，并且 其中，所述第一邏輯電路中的每一個(gè)根據(jù)所述操作模式執(zhí)行不同的邏輯運(yùn)算。13.根據(jù)權(quán)利要求12所述的半導(dǎo)體器件，進(jìn)一步包括: 第二解碼電路，所述第二解碼電路可操作以基于所述第一預(yù)解碼信號(hào)，將根據(jù)所述操作模式的第二電源電位供應(yīng)到所述第二電源線(xiàn)中的每一條， 其中，所述第二解碼電路包括: 多個(gè)第二電平移位器，所述多個(gè)第二電平移位器每一個(gè)均可操作以將對(duì)應(yīng)的第一預(yù)解碼信號(hào)及其反轉(zhuǎn)信號(hào)中的一個(gè)轉(zhuǎn)換成根據(jù)所述操作模式的電壓電平的升壓信號(hào)；以及多個(gè)第二邏輯電路，所述多個(gè)第二邏輯電路每一個(gè)均可操作以執(zhí)行從所述第二電平移位器分別輸出的所述升壓信號(hào)當(dāng)中的對(duì)應(yīng)的升壓信號(hào)的邏輯運(yùn)算，以產(chǎn)生所述第二電源電位，并且可操作以將產(chǎn)生的第二電源電位供應(yīng)到所對(duì)應(yīng)的第二電源線(xiàn)，并且 其中，所述第二邏輯電路中的每一個(gè)與所述操作模式無(wú)關(guān)地執(zhí)行相同的邏輯運(yùn)算。14.根據(jù)權(quán)利要求13所述的半導(dǎo)體器件， 其中，每一個(gè)所述驅(qū)動(dòng)器組中的每一個(gè)所述驅(qū)動(dòng)器接收所述驅(qū)動(dòng)器組中公共的柵極控制信號(hào)，并且根據(jù)所述柵極控制信號(hào)將所述第一電源線(xiàn)和所述第二電源線(xiàn)中的一個(gè)的電位供應(yīng)到對(duì)應(yīng)的字線(xiàn)， 其中，所述半導(dǎo)體器件進(jìn)一步包括: 第三解碼電路，所述第三解碼電路可操作以基于第二預(yù)解碼信號(hào)，將根據(jù)所述操作模式的電壓電平的所述柵極控制信號(hào)供應(yīng)到每一個(gè)所述驅(qū)動(dòng)器組中的每一個(gè)所述驅(qū)動(dòng)器， 其中，所述第三解碼電路包括: 多個(gè)第二邏輯門(mén)，所述多個(gè)第二邏輯門(mén)每一個(gè)均可操作以根據(jù)所述操作模式反轉(zhuǎn)對(duì)應(yīng)的第二預(yù)解碼信號(hào)的邏輯電平； 多個(gè)第三電平移位器，所述多個(gè)第三電平移位器每一個(gè)均可操作以將對(duì)應(yīng)的第二預(yù)解碼信號(hào)及其反轉(zhuǎn)信號(hào)中的一個(gè)轉(zhuǎn)換成根據(jù)所述操作模式的電壓電平的升壓信號(hào)；以及多個(gè)第三邏輯電路，所述多個(gè)第三邏輯電路每一個(gè)均可操作以執(zhí)行從所述第三電平移位器分別輸出的所述升壓信號(hào)當(dāng)中的對(duì)應(yīng)的升壓信號(hào)的邏輯運(yùn)算，以產(chǎn)生所述柵極控制信號(hào)，并且可操作以將產(chǎn)生的柵極控制信號(hào)供應(yīng)到對(duì)應(yīng)的驅(qū)動(dòng)器，并且 其中，所述第三邏輯電路中的每一個(gè)根據(jù)所述操作模式執(zhí)行不同的邏輯運(yùn)算。
【文檔編號(hào)】G11C8/16GK105845178SQ201610051314
【公開(kāi)日】2016年8月10日
【申請(qǐng)日】2016年1月26日
【發(fā)明人】樫原洋次
【申請(qǐng)人】瑞薩電子株式會(huì)社