專(zhuān)利名稱(chēng)：以減少遠(yuǎn)處散射的柵極氧化制造高性能金屬氧化物半導(dǎo)體晶體管的方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于減小體型尺寸的場(chǎng)效應(yīng)晶體管的制造；特別是關(guān)于制造晶體管的工藝，而此晶體管具有降低漏電流并同時(shí)通過(guò)減少散射以改善載流子遷移率的柵極絕緣體。
背景技術(shù)：
在不斷進(jìn)步的集成電路(IC)技術(shù)中，長(zhǎng)期以來(lái)減小IC的體型尺寸被視為是重要的目標(biāo)。減小IC的體型尺寸降低面積電容并有助于獲得集成電路的較高速度性能。再者，減小IC管芯面積的結(jié)果在每半導(dǎo)體晶片上提供較多管芯，導(dǎo)致IC制造的產(chǎn)量提高。此優(yōu)點(diǎn)為不斷減小IC體型尺寸的驅(qū)動(dòng)力。
參照?qǐng)D1，一個(gè)單芯片IC的一般組件為制造于半導(dǎo)體襯底102之內(nèi)或之上的金屬氧化物半導(dǎo)體(MOS，以下稱(chēng)為MOS)晶體管100。具有深亞微米或納米尺度的體型尺寸減小的MOS晶體管100包含形成于半導(dǎo)體襯底102的有源器件區(qū)域126之內(nèi)的漏極延伸區(qū)域104和源極延伸區(qū)域106。漏極延伸區(qū)域104和源極延伸區(qū)域106為淺結(jié)(shallowjunctions)以減少具有深亞微米或納米尺寸的MOS晶體管100的短溝道效應(yīng)，此對(duì)集成電路制造領(lǐng)域的普通技術(shù)人員是已知的。
MOS晶體管器件100又包含漏極區(qū)域108和源極區(qū)域112。漏極區(qū)域108和源極區(qū)域112分別被制成較深的結(jié)，以使相對(duì)較大尺寸的漏極硅化物和源極硅化物(未顯示)可被制于其中以分別對(duì)漏極和源極提供低電阻接觸。漏極延伸結(jié)104和源極延伸結(jié)106，以及漏極區(qū)域108和源極區(qū)域112是以N型摻雜劑摻雜以形成NMOS(N-溝道晶體管)，而以P型摻雜劑摻入雜質(zhì)以形成PMOS(P-溝道晶體管)。
MOS晶體管100又包含柵極電介質(zhì)116和柵極電極118，這些可為多晶硅。柵極硅化物(未顯示)一般形成在多晶硅柵極電極118上以提供與器件100的柵極接觸。借著，例如淺溝槽隔離結(jié)構(gòu)121，使晶體管100與半導(dǎo)體襯底102內(nèi)的其它集成電路器件電性隔離。淺溝槽隔離結(jié)構(gòu)121限定了其中制造了MOSFET 100的半導(dǎo)體襯底102之內(nèi)的有源器件區(qū)域126。
晶體管器件100還包含間隔物122，位于柵極電極118和柵極電介質(zhì)116的側(cè)壁上。當(dāng)間隔物122由氮化硅(Si3N4)所構(gòu)成時(shí)，間隔物襯墊氧化物(未顯示)沉積于間隔物122與柵極電介質(zhì)116和柵極電極118的側(cè)壁之間作為緩沖層。
當(dāng)晶體管100的尺度減小至數(shù)十納米，短溝道效應(yīng)使器件100的性能降級(jí)。漏極延伸區(qū)域104和源極延伸區(qū)域106之間的短的溝道長(zhǎng)度導(dǎo)致短溝道效應(yīng)，此為集成電路制造領(lǐng)域的普通技術(shù)人員所知悉。由于可能使MOS器件的性能?chē)?yán)重下降的短溝道效應(yīng)，導(dǎo)致使用柵極電極118的偏壓難以控制晶體管100的電特性。
傳統(tǒng)上，MOSFET 100的柵極電介質(zhì)116一般為二氧化硅(SiO2)，而柵極電極118一般由多晶硅所構(gòu)成。當(dāng)晶體管100的溝道長(zhǎng)度與寬度為提升速率性能而減小尺寸時(shí)，柵極電介質(zhì)116和柵極電極118的厚度也對(duì)應(yīng)地減小尺寸，此為集成電路制造領(lǐng)域的普通技術(shù)人員所知悉。然而，當(dāng)晶體管100的溝道長(zhǎng)度與寬度減小至數(shù)十納米時(shí)，且當(dāng)柵極電介質(zhì)116為二氧化硅(SiO2)時(shí)，柵極電介質(zhì)116的寬度也減小至數(shù)十埃。由于柵極電介質(zhì)116如此薄，在某些情況下電荷載流子輕易地穿隧通過(guò)柵極電介質(zhì)116，此為集成電路制造領(lǐng)域的普通技術(shù)人員所知悉。
當(dāng)電荷載流子穿隧通過(guò)柵極電介質(zhì)116時(shí)，不希望的柵極漏電流隨之增加，導(dǎo)致靜態(tài)功率散耗增加，甚至電路故障。此外，由于電荷載流子穿隧通過(guò)柵極電介質(zhì)116，晶體管100的溝道內(nèi)累積的電荷載流子減少，如此可能造成MOSFET溝道電阻的無(wú)益的增加。再者，由于柵極電介質(zhì)116薄，柵極電極118處的電荷累積造成器件溝道表面處的電荷載流子散射的不期望的增加。電荷載流子散射的增加反過(guò)來(lái)導(dǎo)致整個(gè)MOSFET溝道的電阻變高并降低載流子遷移率(carrier mobility)。
有鑒于當(dāng)柵極電介質(zhì)116為二氧化硅(SiO2)時(shí)薄柵極電介質(zhì)116的缺點(diǎn)，參照?qǐng)D2，MOS晶體管150具有由介電常數(shù)高于二氧化硅(SiO2)介電常數(shù)的電介質(zhì)材料(即高k介電常數(shù)材料)的所構(gòu)成的柵極電介質(zhì)152。圖1和2中具有相同參考數(shù)字的器件結(jié)構(gòu)為具有類(lèi)似結(jié)構(gòu)和功能的組件。具有較高介電常數(shù)的電介質(zhì)材料具有較大的厚度以獲得相同的電容。如此，對(duì)具有數(shù)十納米的縮小尺寸的場(chǎng)效應(yīng)晶體管而言，當(dāng)柵極電介質(zhì)152由高k介電常數(shù)的材料構(gòu)成時(shí)，柵極電介質(zhì)152具有較大的厚度(數(shù)百埃)，其大于柵極電介質(zhì)由二氧化硅(SiO2)構(gòu)成柵極電介質(zhì)時(shí)的厚度(數(shù)十埃)。
對(duì)具有體型尺寸縮小到數(shù)十納米的場(chǎng)效應(yīng)晶體管而言，具有高k介電常數(shù)的柵極電介質(zhì)152具有較大的厚度以使穿隧通過(guò)柵極電介質(zhì)152的電荷載流子最少。穿隧通過(guò)柵極電介質(zhì)152的電荷載流子與柵極電介質(zhì)的厚度成指數(shù)比例(exponentially)減少。具有高于二氧化硅(SiO2)的介電常數(shù)的介電材料為集成電路制造領(lǐng)域的普通技術(shù)人員所知悉。
雖然充當(dāng)柵極絕緣體的高k介電材料的確降低漏電流，不過(guò)此材料傾向于不利地降低載流子遷移率，負(fù)面地影響晶體管速率。因此，在本技術(shù)中我們需要進(jìn)一步改善晶體管結(jié)構(gòu)及其制造方法。

發(fā)明內(nèi)容
以下為發(fā)明的簡(jiǎn)單概說(shuō)，以使熟悉此技術(shù)者對(duì)本發(fā)明的各方面有基本的了解。概說(shuō)并非對(duì)本發(fā)明做廣泛的綜述。它既不用來(lái)辨識(shí)本發(fā)明的關(guān)鍵或重要元素，也不描述本發(fā)明的范疇。其主要目的是以簡(jiǎn)化形式來(lái)呈現(xiàn)本發(fā)明的概念，作為隨后將詳述的細(xì)節(jié)的前序。本發(fā)明是關(guān)于一種改良的MOS晶體管，以先進(jìn)的柵極絕緣體器件結(jié)構(gòu)來(lái)減少遠(yuǎn)處散射(remote scattering)。
依據(jù)本發(fā)明的一個(gè)方面，本發(fā)明揭示一種MOS晶體管，其中源極和漏極區(qū)域設(shè)于硅襯底中，且源極區(qū)域和漏極區(qū)域兩者之間設(shè)有溝道區(qū)域。柵極絕緣體覆蓋著溝道區(qū)域，其中柵極絕緣體包括置于兩個(gè)薄二氧化硅層例如兩單層(monolayers)之間的高k介電層。摻雜的多晶硅柵極覆蓋著柵極絕緣體。環(huán)繞著高k介電層的頂和底表面的薄二氧化硅層分別在柵極絕緣體和硅襯底與柵極絕緣體和摻雜多晶硅柵極之間提供優(yōu)質(zhì)界面(quality interface)。此優(yōu)質(zhì)界面允許高k介電層通過(guò)降低柵極漏電流改善晶體管的性能，而不會(huì)負(fù)面地影響晶體管載流子遷移率。
依據(jù)本發(fā)明的另一方面，MOS晶體管包括摻雜的多晶硅柵極，此柵極包含直接覆蓋著上述柵極絕緣體的界面部，和覆蓋著界面部的柵極電極部。摻雜的多晶硅柵極的界面部和柵極電極部具有不同的厚度和不同的摻雜劑濃度。特別是，界面部比柵極電極部薄，且界面部的摻雜劑濃度為柵極電極部的1/6或以下。摻雜的多晶硅柵極的界面部的特定的多晶硅柵極摻雜質(zhì)，在對(duì)多晶硅柵極耗盡很少產(chǎn)生負(fù)面影響的情況下，提供改善的晶體管載流子遷移率，并因此改善現(xiàn)有技術(shù)的晶體管性能。
依據(jù)本發(fā)明的另一方面，本發(fā)明揭示一種形成具有改善的載流子遷移率的MOS晶體管的方法。本方法包括以遍布硅襯底的方式在其上形成柵極絕緣體，其中柵極絕緣體包括置于兩個(gè)薄二氧化硅層例如兩個(gè)單層之間的高k電介質(zhì)材料。例如，使用分子束外延(molecularbeam epitaxy，MBE)或原子層晚宴(atomic layer epitaxy，ALE)來(lái)形成薄的二氧化硅層，而使用化學(xué)氣相沉積法(CVD)或反應(yīng)濺射法來(lái)形成高k電介質(zhì)。然后，形成摻雜的多晶硅層并對(duì)其圖形化以定義柵極電極。利用多晶硅柵極作為掩膜，通過(guò)離子注入在硅襯底中形成源極和漏極區(qū)域。
依據(jù)本發(fā)明的另一方面，上述方法進(jìn)一步包括將摻雜的多晶硅層的形成分離成兩部分。以第一摻雜劑濃度與柵極絕緣體接觸形成第一多晶硅層(例如，界面部)，在其上形成具有大于第一摻雜劑濃度的第二摻雜劑濃度的第二摻雜的多晶硅層(例如，柵極電極部)。例如，沉積第一多晶硅層并于原處摻入(doped in-situ)第一摻雜劑濃度的雜質(zhì)，然后執(zhí)行第二多晶硅層沉積過(guò)程，并于原處摻入濃度較高的第二摻雜劑的雜質(zhì)。取而代之的是，單個(gè)多晶硅層沉積之后，接著是以第一能級(jí)進(jìn)行第一次摻雜，然后以較小的第二能級(jí)進(jìn)行第二次摻雜。在上述方式中，一旦激活，則在多晶硅柵極上建立特定的多晶硅雜質(zhì)分布，其降低散射導(dǎo)致的載流子遷移率下降。
依據(jù)本發(fā)明的另一方面，本發(fā)明揭示另一種MOS晶體管。此MOS晶體管包括設(shè)于硅襯底中的源極和漏極區(qū)域，在源極區(qū)域和漏極區(qū)域兩者間具有溝道區(qū)域。柵極絕緣體布于溝道區(qū)域之上，并包括覆蓋著硅襯底的薄二氧化硅層，例如單層，和覆蓋著薄二氧化硅層的高k介電層。高k金屬柵極電極布于高k電介質(zhì)之上，其中高k金屬材料對(duì)應(yīng)于高k介電材料。例如，高k電介質(zhì)可包括HfO2，而高k金屬柵極包括Hf，或高k電介質(zhì)可包括Ta2O5，而高k金屬柵極包括Ta。通過(guò)采用薄SiO2層，襯底和柵極絕緣體之間存在著優(yōu)質(zhì)界面，可減少遠(yuǎn)處散射，并由此改善載流子遷移率。此外，通過(guò)高k介電材料層對(duì)應(yīng)于高k金屬材料，優(yōu)質(zhì)材料界面存在于柵極絕緣體/柵極電極界面，由此進(jìn)一步改善載流子遷移率。
依據(jù)本發(fā)明的另一方面，本發(fā)明提供一種形成改善載流子遷移率的MOS晶體管的方法。此方法包括在硅襯底上形成柵極絕緣體，其中柵極絕緣體包括覆蓋著薄二氧化硅層例如兩個(gè)單層的高k介電材料。薄二氧化硅層是利用，例如分子束外延(MBE)或原子層外延(ALE)形成的；而高k電介質(zhì)是利用化學(xué)氣相沉積法(CVD)或反應(yīng)濺射法形成的。然后在高k介電層上形成高k金屬層，其中高k金屬材料對(duì)對(duì)應(yīng)于高k介電材料，由此在柵極絕緣體和金屬柵極電極之間提供優(yōu)質(zhì)材料界面。
依據(jù)本發(fā)明的另一示例的方面，高k介電材料是通過(guò)反應(yīng)濺射法形成的，隨后在同一反應(yīng)室內(nèi)進(jìn)行濺射過(guò)程，其中與反應(yīng)室相關(guān)的環(huán)境中的氧含量實(shí)質(zhì)上減少，由此簡(jiǎn)化過(guò)程，其中柵極絕緣體/金屬柵極界面處無(wú)界面層形成。
為完成上述內(nèi)容和相關(guān)目的，本發(fā)明包括隨后將詳述的特征。以下的說(shuō)明和附圖將敘述本發(fā)明的特定實(shí)施例的細(xì)節(jié)。然而，這些實(shí)施例是用示例性的，本發(fā)明的原則可適用于多種方式。參照?qǐng)D標(biāo)，從以下說(shuō)明將使本發(fā)明的其它目的、優(yōu)點(diǎn)和新穎特征變得清楚。


圖1為一片斷剖面圖，顯示采用傳統(tǒng)柵極氧化物的現(xiàn)有技術(shù)LDD型MOS晶體管；圖2為一片斷剖面圖，顯示采用高k介電型柵極絕緣體的現(xiàn)有技術(shù)LDD型MOS晶體管；圖3為一片斷剖面圖，顯示依據(jù)本發(fā)明一方面的采用柵極絕緣體的LDD型MOS晶體管，柵極絕緣體降低漏電流而實(shí)質(zhì)上不對(duì)載流子遷移率造成影響；
圖4為一片斷剖面圖，顯示依據(jù)本發(fā)明另一方面的采用圖3所示的柵極絕緣體的LDD型MOS晶體管，并進(jìn)一步并入多晶硅柵極電極，其在絕緣體界面處具有特定的界面部以進(jìn)一步改善晶體管遷移率；圖5為一流程圖，顯示依據(jù)本發(fā)明另一方面的形成降低漏電流而實(shí)質(zhì)上不對(duì)載流子遷移率造成影響的MOS晶體管的方法；圖6為一片斷剖面圖，顯示依據(jù)本發(fā)明另一方面的具有柵極絕緣體和降低漏電流而實(shí)質(zhì)上不對(duì)載流子遷移率造成影響的金屬柵極結(jié)構(gòu)的LDD型MOS晶體管；以及圖7為一流程圖，顯示依據(jù)本發(fā)明另一方面的形成具有柵極絕緣體和降低漏電流而實(shí)質(zhì)上不對(duì)載流子遷移率造成影響的金屬柵極結(jié)構(gòu)的MOS晶體管的方法。
具體實(shí)施例方式
參照?qǐng)D標(biāo)，以下將說(shuō)明本發(fā)明。圖標(biāo)中類(lèi)似組件以類(lèi)似參考數(shù)字標(biāo)示。本發(fā)明提供一種MOS晶體管結(jié)構(gòu)，和一種制造方法，其采用能夠降低柵極漏電流并同時(shí)緩和現(xiàn)有技術(shù)結(jié)構(gòu)對(duì)晶體管載流子遷移率的負(fù)面影響的柵極絕緣體，由此提高晶體管速率。
參照?qǐng)D3，圖3表示一片斷剖面圖，顯示依據(jù)本發(fā)明一個(gè)方面的LDD型MOS晶體管200，其中源極和漏極區(qū)域108，112、延伸區(qū)域104，106，以及隔離區(qū)域121位于硅襯底102中。源極和漏極區(qū)域108，112(在此例子中，和其相關(guān)延伸區(qū)域)彼此被側(cè)向分離或間隔，由此在硅襯底中于兩者其間定義出溝道區(qū)域201。柵極電極118，例如多晶硅柵極電極，覆蓋著柵極絕緣體202，該柵極絕緣體202則覆蓋著溝道區(qū)域201。依據(jù)本發(fā)明的一個(gè)方面，柵極絕緣體202包括兩個(gè)薄二氧化硅(SiO2)層204，206，兩者之間設(shè)有高k介電材料208，如圖所示。
本發(fā)明的發(fā)明人了解到雖然高k介電材料有利地允許絕緣體的物理厚度增加同時(shí)維持有效的電性厚度相對(duì)地恒定(有助于減少柵極漏電流)，但高k介電材料卻具有減少晶體管載流子遷移率的缺點(diǎn)。更確切地說(shuō)，至少是部分因?yàn)椴涣嫉慕缑嫫焚|(zhì)，導(dǎo)致高k電介質(zhì)柵極絕緣體減少晶體管載流子遷移率。意即，本發(fā)明的發(fā)明人了解到由于遠(yuǎn)處散射效應(yīng)，在柵極絕緣體/硅襯底界面和柵極絕緣體/多晶硅柵極界面的不良界面導(dǎo)致晶體管遷移率的實(shí)質(zhì)下降。
因?yàn)楣韬蚐iO2形成良好鍵合，所以SiO2層204為硅襯底102的溝道部201提供高品質(zhì)的界面。相較之下，硅對(duì)氮化物或其它高k型材料的鍵合較為不良，且此不良界面品質(zhì)導(dǎo)致散射，因而產(chǎn)生降低晶體管載流子遷移率的缺點(diǎn)。相較之下，SiO2和其它硅襯底與氮化物材料(其它高k材料)形成良好鍵合，如圖3所示，因此，相對(duì)于突然的轉(zhuǎn)變，SiO2提供有利的平順材料轉(zhuǎn)變。因此，柵極絕緣體202的運(yùn)作是用以降低對(duì)載流子遷移率造成負(fù)面影響的遠(yuǎn)處散射。
依據(jù)本發(fā)明的一方面，薄二氧化硅層204，206的厚度應(yīng)盡可能地薄，且最好是單層。過(guò)去，在制造現(xiàn)有技術(shù)柵極絕緣體時(shí)，有時(shí)會(huì)形成界面氧化物，且此界面層(例如，厚度約10?；蛞陨?是非預(yù)期的，我們?yōu)橄藢幼隽藢?shí)質(zhì)的努力。依據(jù)本發(fā)明，SiO2界面層204，206是薄的，且此項(xiàng)被定義為小于界面氧化物厚度(例如，厚度約10埃)的SiO2厚度，且最好是單層，即單個(gè)SiO2分子的厚度(例如，厚度約2埃或以下)。
SiO2界面層204，206的厚度是重要的理由如下。通過(guò)如圖3所示的柵極絕緣體堆疊202，我們可利用下式求出堆疊202的有效電容(Ceff)1/Ceff＝1/CsiO2(底)+1/Chigh-k+1/CsiO2(頂)由于堆疊中每一層的C＝k/d，若厚度d是已知，則有貢獻(xiàn)的電容可以確定。舉例而言，若每一SiO2層和高k材料層208一樣厚(例如，厚度約10埃)，且ksiO22＝4且khigh-k＝30，則Ceff(忽略單位)可被計(jì)算出來(lái)。
1/Ceff＝10/4+10/30+10/4，因此Ceff＝0.1875。
由于Ceff和dtotal是已知(厚度約30埃)，我們可以求出柵極絕緣體的有效介電常數(shù)，keff＝5.6。由于SiO2的k值約為4，高k材料對(duì)于傳統(tǒng)SiO2柵極氧化物所提供的改善非常小。或者，若本發(fā)明中的SiO2層204，206的厚度小(例如，厚度約2埃)，然后執(zhí)行先前執(zhí)行過(guò)的計(jì)算(10埃的高k厚度)，堆疊202的有效介電常數(shù)為keff＝10.5，相較于先前例子，導(dǎo)致介電常數(shù)幾乎增加兩倍。
除了高品質(zhì)硅襯底/柵極絕緣體界面，頂部薄SiO2層206也用于在絕緣體與多晶硅柵極118之間提供高品質(zhì)界面，并因此進(jìn)一步改善載流子遷移率。
依據(jù)本發(fā)明的另一方面，圖3中的柵極絕緣體202可并入例如圖4中的另一MOS晶體管210。在某些方面，晶體管210類(lèi)似于圖3中的晶體管200，具有源極/漏極區(qū)域108，112、延伸區(qū)域104，106、隔離區(qū)域121、柵極絕緣體202，以及側(cè)壁間隔物122。然而，晶體管210具有摻雜的多晶硅柵極218，其具有兩個(gè)部覆蓋著柵極絕緣體202的界面部位218a，和覆蓋著界面部位218a的柵極電極部位218b。柵極電極218b是特別設(shè)計(jì)以呈現(xiàn)降低散射(例如，庫(kù)侖散射)并由此改善晶體管載流子遷移率的摻雜劑分布。
在一例子中，多晶硅柵極218的界面部位218a具有厚度220和實(shí)質(zhì)上小于柵極電極部位218b的摻雜劑濃度的摻雜劑濃度。例如，界面部位218a的厚度約為30?；蛞陨锨壹s為60?；蛞韵?，而柵極電極部位218b實(shí)質(zhì)上較厚，其厚度222約為300埃或以上且約為1000?；蛞韵?。此外，相較于摻雜劑濃度約6×1019四原子/立方公分(atoms/cm3)或更多的柵極電極部位，界面部位218a的摻雜劑濃度約為柵極電極部位218b的摻雜劑濃度的1/6，例如約1×1019原子/立方公分(atoms/cm3)。
圖4中的特定的多晶硅柵極218在靠近柵極絕緣體202的界面部位218a中具有較低摻雜劑濃度，降低庫(kù)侖散射(coulomb scattering)；然而，界面部位的摻雜劑濃度不至于低到使多晶硅顯著地耗盡，因此在沒(méi)有任何與多晶硅耗盡相關(guān)的負(fù)面影響的情況下，提供改善的載流子遷移率。此外，多晶硅柵極218的界面部位218a足夠薄，而實(shí)質(zhì)上不對(duì)晶體管210的柵極電阻產(chǎn)生影響。
依據(jù)本發(fā)明的另一方面并參照?qǐng)D5，說(shuō)明標(biāo)示為300的形成MOS晶體管的方法，該MOS晶體管具有圖3和4所示的柵極絕緣體202。雖然隨后將以一系列的動(dòng)作或事件來(lái)解說(shuō)并說(shuō)明方法300，但必須了解本發(fā)明并不受到解說(shuō)順序(如動(dòng)作或事件)的限制，依據(jù)本發(fā)明，某些動(dòng)作可以不同的順序發(fā)生，和/或與其它脫離在此所述的動(dòng)作或事件同時(shí)發(fā)生。此外，并不要求一定要使用所有在此解說(shuō)的步驟來(lái)實(shí)施本發(fā)明的方法。再者，應(yīng)了解本發(fā)明的方法可以由此解說(shuō)并說(shuō)明的裝置和系統(tǒng)來(lái)實(shí)施，也可以由未提到的其它系統(tǒng)來(lái)實(shí)施。
方法300從302開(kāi)始，且首先在304，薄二氧化硅(SiO2)形成于硅襯底上方。依據(jù)本實(shí)施例，薄SiO2膜小于10埃，并最好是2埃或以下的單層。依據(jù)本實(shí)施例，雖然薄SiO2膜是通過(guò)分子束外延(MBE)或原子層外延(ALE)或沉積而形成，但也可采用其它形成薄SiO2膜的方法，且任何這樣的形成技術(shù)傾向于落入本發(fā)明的范圍內(nèi)。
例如，使用MBE，硅襯底可置于沉積室中，最好是超高真空環(huán)境中。提供來(lái)源材料(含有氧氣)的滲出單元最好由一個(gè)或以上可以在不到一秒的時(shí)間內(nèi)開(kāi)關(guān)的快門(mén)來(lái)控制，如此可將生長(zhǎng)率嚴(yán)格控制在約若干埃/秒。此外，為維持控制，必須在MBE沉積之前，清潔硅襯底(例如，干/濕清潔或去氧)以去除任何硅襯底表面上的界面氧化物，且此清潔可在沉積室內(nèi)或外來(lái)執(zhí)行。
方法300在306繼續(xù)，高k材料介電層形成于第一薄二氧化硅層之上。例如，使用化學(xué)氣相沉積法(CVD)、反應(yīng)濺射法、ALE或MBE來(lái)形成高k介電材料，然而，可采用任何形成高k膜的方式，且所有這些替代方案均應(yīng)視為涵蓋于本發(fā)明的范疇內(nèi)。一般來(lái)說(shuō)，高k介電材料為任何介電常數(shù)大于SiO2介電常數(shù)(約4.0)的材料。因此，本發(fā)明中的高k介電材料可包括如SiNx，其介電常數(shù)大約在4至10之間，而Ta2O5、Al2O3、TiO2、HfO2或ZrO2等材料的介電常數(shù)大約在10至100之間，甚至如PZT或BST等的超高介電常數(shù)材料，其介電常數(shù)大于100。所有這些介電材料皆視為涵蓋于本發(fā)明之的范疇內(nèi)。上例中，在306形成高k材料，其厚度約為5?；蛞陨希?0埃尤佳。
圖5的方法300在308繼續(xù)，在高k介電層之上形成薄SiO2膜。如同在304，第二薄SiO2膜可以類(lèi)似方式形成高品質(zhì)薄層(例如，厚度約10?；蛞韵?，單層(例如，厚度約2埃或以下)尤佳。在310，然后利用例如CVD在第二薄SiO2層之上形成多晶硅層；然而，也可采用任何沉積過(guò)程(例如，MBE、濺射、ALE)，這些沉積過(guò)程均視為涵蓋于本發(fā)明的范疇內(nèi)。多晶硅層最好摻有雜質(zhì)，且此摻雜可在原處或在沉積之后，利用例如離子注入來(lái)執(zhí)行。
依據(jù)本發(fā)明的一方面，在310的多晶硅形成可以是多步驟過(guò)程，以形成具有兩個(gè)類(lèi)似于圖4所示的部位，此處將以結(jié)合圖4的方式而加以說(shuō)明。舉例而言，310可包括第一多晶硅沉積過(guò)程，其中在第二薄SiO2層之上形成界面多晶硅層至第一厚度(例如，厚度約30至60埃)，并在原處摻入，例如約1×109原子/立方公分(atoms/cm3)的第一摻雜劑濃度。然后，執(zhí)行第二多晶硅沉積過(guò)程以形成具有第二厚度(例如，厚度約300至1000埃)的柵極電極層，并于原處摻入，例如約6×109原子/立方公分(atoms/cm3)的第二摻雜劑濃度。
或者，可形成界面層并通過(guò)離子注入至第一摻雜劑濃度來(lái)?yè)诫s，接著通過(guò)離子注入至第二摻雜劑濃度來(lái)?yè)诫s以形成柵極電極。在另一替代方案中，單一多晶硅層形成之后，接著兩個(gè)分離的離子注入步驟，借著低劑量和高能量的第一離子注入以向下驅(qū)動(dòng)摻雜劑至界面部位。然后，第二離子注入以較低的第二能量驅(qū)動(dòng)摻雜劑至柵極電極部位，而不向下延伸至界面部位，由此產(chǎn)生特定的摻雜劑分布。可采用任何形成特定摻雜的多晶硅柵極層的形式，這些方式落于本發(fā)明范疇內(nèi)。
繼續(xù)在312，對(duì)多晶硅層進(jìn)行圖形化以定義多晶硅柵極。例如，圖案的形成可以傳統(tǒng)光刻工藝，接著通過(guò)蝕刻，例如，一般為各向異性反應(yīng)離子蝕刻(reactive ion etch，RIE)來(lái)執(zhí)行。然而，可采用任何圖形化多晶硅柵極的的方式，且所有此類(lèi)替代方案均視為涵蓋于本發(fā)明的范疇內(nèi)。
方法300在314繼續(xù)，其中形成源極/漏極區(qū)域。依據(jù)本發(fā)明的方面，在通過(guò)離子注入而定義多晶硅柵極之后形成源極/漏極區(qū)域，其中多晶硅柵極充當(dāng)掩膜以在硅襯底中形成自對(duì)準(zhǔn)的源極/漏極區(qū)域?；蛘撸礃O/漏極區(qū)域可分別在304、306、308、310以及312的形成過(guò)程之前通過(guò)離子注入而形成，如此上述動(dòng)作可依需求繼源極/漏極區(qū)域形成之后而發(fā)生。依據(jù)本發(fā)明的另一可選方面，利用有圖案的多晶硅柵極充當(dāng)掩膜，接著以傳統(tǒng)形成技術(shù)在多晶硅柵極側(cè)壁上形成側(cè)壁間隔物，并采用延伸區(qū)域注入來(lái)形成LDD型MOS器件。隨后，利用多晶硅柵極和側(cè)壁間隔物充當(dāng)掩膜，通過(guò)離子注入而形成源極/漏極區(qū)域，其中源極/漏極區(qū)域沿著對(duì)應(yīng)的延伸區(qū)域自對(duì)準(zhǔn)。方法300在316結(jié)束。
依據(jù)本發(fā)明的另一方面，圖6表示以參考標(biāo)記400標(biāo)示的MOS晶體管，此晶體管采用高k介電材料以降低漏電流，卻對(duì)晶體管載流子遷移率造成負(fù)面影響。晶體管400在某些方面類(lèi)似于圖3的晶體管200，具有源極/漏極區(qū)域108，112、延伸區(qū)域104，106、隔離區(qū)域121，以及側(cè)壁122。然而，晶體管400具有不同型態(tài)的柵極絕緣體402，包括覆蓋硅襯底的溝道區(qū)域201的薄SiO2界面層404，和布置于其上的高k介電材料層406。
該SiO2界面層404有利地提供覆蓋硅和高k介電材料層406良好的材料匹配。此一優(yōu)質(zhì)的界面減少遠(yuǎn)處散射，并由此比采用高k電介質(zhì)的現(xiàn)有技術(shù)器件更能改善載流子遷移率。如上所述，薄SiO2界面層404比界面型氧化層(例如，約10?；蛞韵?薄，且以單層(例如，約2?；蛞韵?尤佳；如此，有利地減少遠(yuǎn)處散射而不實(shí)質(zhì)地影響柵極絕緣體402的有效介電常數(shù)Keff。
如圖6所示，高k金屬型金屬柵極電極408布于柵極絕緣體402之上。高k金屬柵極電極408包括高k金屬材料，其對(duì)應(yīng)用于柵極絕緣體402中的高k介電材料，如此提供相當(dāng)優(yōu)質(zhì)的界面而無(wú)需另一薄SiO2層，使得柵極絕緣體402中的介電常數(shù)有利地最大化。
依據(jù)本發(fā)明，對(duì)應(yīng)于柵極絕緣體中的高k介電材料的高k金屬材料意味著若高k介電材料為，例如Ta2O5，則對(duì)應(yīng)的高k金屬材料為T(mén)a。同理，若高k介電材料為T(mén)iO2或HfO2，則對(duì)應(yīng)的高k金屬材料分別為T(mén)i或Hf。通過(guò)對(duì)應(yīng)的高k金屬材料，高k介電材料層406和高k金屬柵極電極408之間的界面具有高品質(zhì)，可減少遠(yuǎn)處散射。以上述方式，圖6中的晶體管400提供高介電常數(shù)柵極絕緣體402，其具有實(shí)質(zhì)的實(shí)際厚度以降低漏電流并同時(shí)減少散射，以改善晶體管載流子遷移率。
現(xiàn)參照?qǐng)D7，其顯示一種制造圖6的晶體管400的方法，將此方法標(biāo)示為500。雖然隨后將以一系列的動(dòng)作或事件來(lái)解說(shuō)并說(shuō)明方法500，但必須了解本發(fā)明并不受到解說(shuō)順序(如動(dòng)作或事件)的限制，依據(jù)本發(fā)明，某些動(dòng)作可以不同的順序發(fā)生，和/或與其它脫離在此所述的動(dòng)作或事件同時(shí)發(fā)生。此外，并非所有在此解說(shuō)的步驟皆用來(lái)實(shí)施本發(fā)明的方法。再者，應(yīng)了解本發(fā)明的方法可以在此解說(shuō)并說(shuō)明的裝置和系統(tǒng)來(lái)實(shí)施，也可以未提到的其它系統(tǒng)來(lái)實(shí)施。
方法500從502開(kāi)始，且首先在504，薄二氧化硅(SiO2)形成于硅襯底之上。依據(jù)本實(shí)施例，薄SiO2膜之厚度小于10埃，并最好為2?；蛞韵碌膯螌印Ｒ罁?jù)本實(shí)施例，雖然薄SiO2膜是通過(guò)分子束外延(MBE)或原子層外延(ALE)或沉積而形成，但可使用其它方法以形成薄SiO2膜，然而所有這些形成技術(shù)均涵蓋于本發(fā)明的范疇內(nèi)。
例如，使用MBE，硅襯底可置于沉積室中，最好在超高真空環(huán)境中。提供來(lái)源材料(含有氧氣)的滲出單元最好由一個(gè)或以上可以在不到一秒的時(shí)間內(nèi)開(kāi)關(guān)的快門(mén)來(lái)控制，如此可將生長(zhǎng)率嚴(yán)格控制在約若干埃/秒。此外，為維持控制，必須在MBE沉積之前，清潔硅襯底(例如，干/濕清潔或去氧)以去除任何硅襯底表面上的界面氧化物，且此清潔可在沉積室內(nèi)或外來(lái)執(zhí)行。
方法500在506繼續(xù)，高k材料介電層形成在第一薄二氧化硅層之上。例如，使用化學(xué)氣相沉積法(CVD)、反應(yīng)濺射法、ALE或MBE來(lái)形成高k介電材料，然而，可采用任何形成高k膜的方式，且所有這些替代方案均應(yīng)視為涵蓋于本發(fā)明的范疇內(nèi)。一般來(lái)說(shuō)，高k介電材料為任何介電常數(shù)大于SiO2介電常數(shù)(約4.0)的材料。因此，本發(fā)明中的高k介電材料可包括如SiNx，其介電常數(shù)大約在4至10之間，而Ta2O5、Al2O3、TiO2、HfO2或ZrO2等材料的介電常數(shù)大約在10至100之間，甚至如PZT或BST等的超高介電常數(shù)材料，其介電常數(shù)大于100。所有這些介電材料皆視為涵蓋于本發(fā)明的范疇內(nèi)。上例中，在306形成高k材料，其厚度約為10?；蛞陨?。
圖7的方法500在508繼續(xù)，在508處在高k介電層之上形成高k金屬柵極電極層，利用例如CVD、反應(yīng)濺射法、ALE或MBE，然而，也可采用任何形成高k膜的方式，且所這些替代方案均視為涵蓋于本發(fā)明的范疇內(nèi)。
依據(jù)本發(fā)明的方面，步驟506和508分別在相同的反應(yīng)室，并分別通過(guò)反應(yīng)濺射和濺射來(lái)執(zhí)行。例如，在形成高k介電層時(shí)，我們采用反應(yīng)濺射工藝，其中高k金屬材料靶在氧化環(huán)境(例如，至少有氧氣的存在)中受到離子的轟擊。上述方式中，利用高k材料靶形成高k介電膜。然后通過(guò)還原或最好消除反應(yīng)室中的氧化環(huán)境以形成高k金屬柵極電極層，于是形成由高k金屬所構(gòu)成的膜。上述方式中，我們?cè)诟遦柵極介電層和高k金屬柵極電極層之間獲得清潔的界面。
繼續(xù)在510，對(duì)高k金屬柵極層進(jìn)行圖形化以定義高k金屬柵極電極。例如，圖形化可以傳統(tǒng)的光刻工藝來(lái)執(zhí)行，接著通過(guò)蝕刻，例如，一般為各向異性反應(yīng)離子蝕刻(RIE)。然而，可采用任何高k金屬柵極的圖形化方式，且所有此類(lèi)替代方案皆視為涵蓋于本發(fā)明的范疇內(nèi)。
方法500在512繼續(xù)，其中形成源極/漏極區(qū)域。依據(jù)本發(fā)明的方面，在通過(guò)離子注入而定義多晶硅柵極之后形成源極/漏極區(qū)域，其中多晶硅柵極充當(dāng)掩膜以在硅襯底中形成自對(duì)準(zhǔn)的源極/漏極區(qū)域?；蛘?，源極/漏極區(qū)域可分別在504、506、508以及510形成過(guò)程之前通過(guò)離子注入而形成，如此上述動(dòng)作可依需求繼源極/漏極區(qū)域形成之后而發(fā)生。依據(jù)本發(fā)明的另一可選方面，利用有圖案的多晶硅柵極充當(dāng)掩膜，接著以傳統(tǒng)形成技術(shù)在多晶硅柵極側(cè)壁上形成側(cè)壁間隔物，并采用延伸區(qū)域注入來(lái)形成LDD型MOS器件。隨后，利用多晶硅柵極和側(cè)壁間隔物充當(dāng)掩膜，通過(guò)離子注入而形成源極/漏極區(qū)域，其中源極/漏極區(qū)域沿著對(duì)應(yīng)的延伸區(qū)域自對(duì)準(zhǔn)。方法500在514結(jié)束。
雖然上面所述是以某一或某些特定較佳實(shí)施例來(lái)說(shuō)明并揭示本發(fā)明，顯然，本領(lǐng)域技術(shù)人員可在閱讀并了解本說(shuō)明書(shū)和附圖之后可實(shí)施等價(jià)替代方案和修正。特別是關(guān)于以上述組件(組合物、器件、電路等)所執(zhí)行的多種功能，除非指明，用來(lái)描述此組件的這些術(shù)語(yǔ)(包括對(duì)″機(jī)制″的參照)是對(duì)應(yīng)于任何執(zhí)行上述組件的特定功能的組件(即功能上均等)，即使并非結(jié)構(gòu)上均等于執(zhí)行本發(fā)明的實(shí)施例中的功能的結(jié)構(gòu)。此外，雖然上面的說(shuō)明已針對(duì)若干實(shí)施例中的一個(gè)揭示本發(fā)明的特征，我們可依需要或只要任何給定或特定的應(yīng)用有利，就可以將此特征和其它實(shí)施例的一個(gè)或以上的特征合并。
上述結(jié)構(gòu)和方法可應(yīng)用于半導(dǎo)體制造的領(lǐng)域，以提供可降低柵極漏電流，而不至于對(duì)晶體管的載流子遷移率產(chǎn)生負(fù)面的影響。
權(quán)利要求
1.一種MOS晶體管，包括源極和漏極區(qū)域(108，112)，其形成于半導(dǎo)體襯底(102)中，并于該源極區(qū)域和漏極區(qū)域間定義溝道區(qū)域(201)；柵極絕緣體(202)，覆蓋著溝道區(qū)域(201)，其中該柵極絕緣體(202)包括第一薄二氧化硅層(204)，覆蓋著溝道區(qū)域(201)；高k材料層(208)，覆蓋著第一薄二氧化硅層(204)；第二薄二氧化硅層(206)，覆蓋著高k材料層(208)；以及摻雜的多晶硅柵極(118，218)，覆蓋著柵極絕緣體(202)。
2.如權(quán)利要求1所述的MOS晶體管，其中該第一和第二薄二氧化硅層(204，206)為單層。
3.如權(quán)利要求1所述的MOS晶體管，其中該摻雜的多晶硅柵極(218)包括界面部位(218a)，覆蓋著第二薄二氧化硅層(206)；以及柵極電極部位(218b)，覆蓋著界面部(218a)，且其中該摻雜的多晶硅柵極的界面部(218a)的摻雜劑濃度低于摻雜的多晶硅柵極(218)的柵極電極部(218b)的摻雜劑濃度。
4.如權(quán)利要求3所述的MOS晶體管，其中該摻雜的多晶硅柵極(218)的柵極電極部位(218b)的厚度(222)約為300?；蛞陨锨壹s為1000埃或以下，且其中摻雜的多晶硅柵極(218)的界面部(218a)的厚度(220)約為30埃或以上且約為60?；蛞韵?。
5.一種MOS晶體管，包括源極和漏極區(qū)域(108，112)，其形成于半導(dǎo)體襯底(102)中，并于其間定義溝道區(qū)域(201)；柵極絕緣體(402)，布滿(mǎn)于半導(dǎo)體襯底表面的溝道區(qū)域(201)上，其中柵極絕緣體(402)包括薄二氧化硅層(404)，覆蓋著溝道區(qū)域(201)；高k介電材料層(406)，覆蓋著薄二氧化硅層(404)；以及高k金屬柵極電極(408)，覆蓋著柵極絕緣體，其中高k金屬對(duì)應(yīng)于高k介電材料。
6.如權(quán)利要求5所述的MOS晶體管，其中薄二氧化硅層(404)包括單層。
7.如權(quán)利要求5所述的MOS晶體管，其中該高k介電材料包括TiO2，而高k金屬包括Ti，或該高k介電材料包括Ta2O5，而高k金屬包括Ta，或該高k介電材料包括Al2O3，而高k金屬包括Al，或該高k介電材料包括HfO2，而高k金屬包括Hf，且其中高k金屬柵極電極(408)直接覆蓋高k介電材料，由此使兩者直接接觸并排除中間層。
8.一種形成MOS晶體管的方法(300)，其包括在硅襯底的表面上形成第一薄二氧化硅層(304)；在第一薄二氧化硅層之上形成高k介電材料層(306)；在高k介電材料層上形成第二薄二氧化硅層(308)；在第二薄二氧化硅層之上形成多晶硅層(310)；在多晶硅層上圖形化以定義柵極電極(312)；以及將柵極電極作為掩膜以在硅襯底中形成源極和漏極區(qū)域(314)，由此在柵極電極之下在源極和漏極區(qū)域之間定義溝道區(qū)域。
9.如權(quán)利要求8所述的方法，其中第一和第二薄二氧化硅層為單層，且其中形成多晶硅層(310)包括在第二薄二氧化硅單層之上形成第一摻雜的多晶硅層，其中該第一摻雜的多晶硅層具有第一厚度和第一摻雜劑濃度；和在第一摻雜的多晶硅層之上形成第二摻雜的多晶硅層，其中第二摻雜的多晶硅層具有第二厚度和第二摻雜劑濃度，且其中第二厚度大于第一厚度，且第二摻雜劑濃度大于第一摻雜劑濃度。
10.一種形成MOS晶體管的方法(500)，包括在硅襯底的表面上形成二氧化硅單層(504)；在薄二氧化硅層之上形成高k介電層(506)；在高k介電層之上形成高k金屬層(508)，其中高k金屬對(duì)應(yīng)于高k電介質(zhì)；在高k介電層上圖形化(510)以定義金屬柵極電極；以及將金屬柵極電極作為掩膜，以在硅襯底中形成源極和漏極區(qū)域(512)，由此在金屬柵極電極之下在源極和漏極區(qū)域之間定義溝道區(qū)域。
全文摘要
本發(fā)明是關(guān)于一種MOS晶體管結(jié)構(gòu)(200，210，400)，和一種制造方法(300，500)，提供高k電介質(zhì)柵極絕緣體(202，402)以降低柵極漏電流并同時(shí)減少遠(yuǎn)處散射，由此改善晶體管載流子遷移率。
文檔編號(hào)H01L29/51GK1656596SQ03811420
公開(kāi)日2005年8月17日 申請(qǐng)日期2003年5月13日 優(yōu)先權(quán)日2002年5月20日
發(fā)明者金鉉席, J·杰昂 申請(qǐng)人:先進(jìn)微裝置公司