專利名稱：移位寄存器陣列的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種移位寄存器(shift register)，特別是涉及一種液晶顯 示裝置的移位寄存器陣列。
背景技術(shù)：
現(xiàn)今的液晶顯示器大多于面板外設(shè)置柵極驅(qū)動(dòng)器(gate driver)以及源 極驅(qū)動(dòng)器(source driver)，分別用以產(chǎn)生柵極脈波信號(hào)(gate pulse signal) 以及數(shù)據(jù)信號(hào)(data signal)。然而，使用柵極驅(qū)動(dòng)器的成本較高，為了降 低成本， 一般是在玻璃基板上制作功能等同于柵極驅(qū)動(dòng)器的移位寄存器陣列， 即整合驅(qū)動(dòng)電路。主動(dòng)矩陣液晶顯示器(Active Matrix Liquid Crystal Display, AMLCD)通常采用非晶硅薄膜晶體管(thin film transistor, TFT) 的工藝技術(shù)；因此，在點(diǎn)亮面板之后，移位寄存器會(huì)因?yàn)閼?yīng)力(stress)的問 題而導(dǎo)致面板表現(xiàn)異常。
圖1顯示傳統(tǒng)移位寄存器的電路圖。在圖1中僅顯示單一級(jí)的移位寄存器， 而多個(gè)串接的移位寄存器即可構(gòu)成移位寄存器陣列，其功能等同于柵極驅(qū)動(dòng) 器。如圖1所示，移位寄存器100包括晶體管101、晶體管102、上拉(pull-up) 單元110、下拉(pull-down)單元120及晶體管106。晶體管101耦接于節(jié)點(diǎn) N10，并接收前一串接級(jí)的移位寄存器所輸出的柵極脈波信號(hào)Gatew。晶體管 102接收頻率信號(hào)CK，并根據(jù)節(jié)點(diǎn)N10的電位而輸出移位寄存器100的柵極脈 波信號(hào)GateN。下拉單元120耦接于晶體管102以及接地端VSS之間。上拉單 元110耦接于節(jié)點(diǎn)NIO以及接地端VSS之間，包括三個(gè)晶體管103、 104、 105。 晶體管103耦接于節(jié)點(diǎn)MO以及接地端VSS之間，其柵極耦接至節(jié)點(diǎn)Nll。晶 體管104耦接于節(jié)點(diǎn)Nll以及電源VDD之間，其柵極耦接至電源VDD而形成連 接成二極管的晶體管。晶體管105耦接于節(jié)點(diǎn)Nll以及接地端VSS之間，其柵 極耦接至節(jié)點(diǎn)N10。如此，晶體管105與晶體管104形成一個(gè)動(dòng)態(tài)反向器 (dynamic inverter)。
此外，晶體管106耦接于節(jié)點(diǎn)N10以及接地端VSS之間，其柵極用以接收 后一串接級(jí)的移位寄存器所輸出的柵極脈波信號(hào)Gate^。然而，對(duì)移位寄存器 100而言，無論柵極脈波信號(hào)Gate^i或是時(shí)序信號(hào)CK是否有信號(hào)輸入，晶體 管104—直處在導(dǎo)通的情況下，其容易降低元件的壽命而造成損壞。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題在于提供一種移位寄存器陣列，解決現(xiàn)有技術(shù) 中元件壽命低容易損壞的問題。
為實(shí)現(xiàn)上述目的，本發(fā)明提供一種移位寄存器陣列，具有多個(gè)串接級(jí)的移
位寄存器。上述移位寄存器包括 一第一晶體管，具有一第一柵極、 一第一端 以及一第二端，上述第一柵極以及上述第一端耦接至一第一輸入端，而上述第 二端耦接至一第一節(jié)點(diǎn)； 一第二晶體管，具有一第二柵極、 一第三端以及一第
四端，上述第三端耦接至一第一頻率輸入端，上述第二柵極耦接至上述第一節(jié)
點(diǎn)，而上述第四端耦接至一輸出端；以及一上拉單元，包括 一第三晶體管， 耦接于上述第一節(jié)點(diǎn)以及一接地端之間，具有一第三柵極耦接至一第二節(jié)點(diǎn)； 一第一電容，耦接于上述第一頻率輸入端以及上述第二節(jié)點(diǎn)之間；以及一第四 晶體管，耦接于上述第二節(jié)點(diǎn)以及上述接地端之間，具有一第四柵極耦接至上 述第一節(jié)點(diǎn)。
另外，本發(fā)明提供一種移位寄存器陣列，具有多個(gè)串接級(jí)的移位寄存器。 上述移位寄存器包括 一第一晶體管，具有一第一柵極、 一第一端以及一第二 端，上述第一柵極以及上述第一端耦接至一第一輸入端，而上述第二端耦接至 一第一節(jié)點(diǎn)； 一第二晶體管，具有一第二柵極、 一第三端以及一第四端，上述 第三端耦接至一第一頻率輸入端，上述第二柵極耦接至上述第一節(jié)點(diǎn)，而上述 第四端耦接至一輸出端； 一第一上拉單元，包括 一第三晶體管，耦接于上述 第一節(jié)點(diǎn)以及一接地端之間，具有一第三柵極耦接至一第二節(jié)點(diǎn)； 一第一電容， 耦接于上述第一頻率輸入端以及上述第二節(jié)點(diǎn)之間；以及一第四晶體管，耦接 于上述第二節(jié)點(diǎn)以及上述接地端之間，具有一第四柵極耦接至上述第一節(jié)點(diǎn)； 以及一第五晶體管，耦接于上述輸出端以及上述接地端之間，具有一第五柵極 耦接至一第二頻率輸入端。
采用本發(fā)明的移位寄存器陣列，元件的壽命高不易造成損壞。


圖1顯示傳統(tǒng)移位寄存器的電路圖2A根據(jù)本發(fā)明繪示移位寄存器陣列的實(shí)施例；
圖2B繪示圖2A中移位寄存器陣列的單一級(jí)移位寄存器；
圖2C根據(jù)本發(fā)明繪示移位寄存器的時(shí)序圖3A根據(jù)本發(fā)明繪示移位寄存器陣列的實(shí)施例；
圖3B繪示圖3A中移位寄存器陣列的單一級(jí)移位寄存器；
圖3C根據(jù)本發(fā)明繪示移位寄存器另一實(shí)施例的時(shí)序圖；以及
圖3D根據(jù)本發(fā)明繪示移位寄存器的另一實(shí)施例。
其中，附圖標(biāo)記
100:傳統(tǒng)移位寄存器
101-106、 201-207、 301-310:晶體管 110、 210、 320、 330:上拉單元 120:下拉單元 20、 30:移位寄存器陣列
22、 24、 26、 32、 34、 36、 38、 200、 300:移位寄存器 Cl、 C2:電容
CK、 CLK1、 CLK2、 CLK3、 XCK:頻率信號(hào) CId、 CK2、 CK3:頻率輸入端 GateN—i、 GateN、 Gate,、 GateN+2: 柵極脈波信號(hào) Im、 In2:輸入端
N10、 Nll、 N20、 N21、 N30、 N3(W N31、 N32:節(jié)點(diǎn) Out:輸出端 VDD:電源 VSS:接地端
具體實(shí)施例方式
為讓本發(fā)明的上述和其它目的、特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉出較
佳實(shí)施例，并配合所附附圖，作詳細(xì)說明如下 實(shí)施例 圖2A為根據(jù)本發(fā)明繪示移位寄存器陣列的實(shí)施例。移位寄存器陣列20 由多個(gè)串接的移位寄存器所組成，其中各移位寄存器具有相同的電路。單一級(jí) 的移位寄存器將詳細(xì)描述于后。如圖2A所示，對(duì)移位寄存器24而言，其輸入 端Iru耦接至前一串接級(jí)的移位寄存器22的輸出端Out以接收柵極脈波信號(hào) GateN—,，而其輸入端Iri2耦接至后一串接級(jí)的移位寄存器26的輸出端0ut以接 收柵極脈波信號(hào)Gate糾。此外，移位寄存器24的輸出端0ut耦接至后一串接 級(jí)的移位寄存器26的輸入端Im，以傳送柵極脈波信號(hào)GateN給后一串接級(jí)的 移位寄存器26。另外，移位寄存器24的頻率輸入端CKi、 CK2分別耦接于頻率 信號(hào)CK、 XCK，而后一串接級(jí)的移位寄存器26的頻率輸入端CId、 0(2分別耦 接于頻率信號(hào)XCK、 CK，其中頻率信號(hào)XCK為頻率信號(hào)CK的反相。
圖2B繪示圖2A中移位寄存器陣列的單一級(jí)移位寄存器。在此實(shí)施例中， 移位寄存器200以圖2A中的移位寄存器24當(dāng)作例子來說明。移位寄存器200 包括晶體管201、 202、 205、 206、 207以及上拉單元210。晶體管201耦接于 節(jié)點(diǎn)N20以及輸入端In,之間，用以接收前一串接級(jí)的移位寄存器(例如移位 寄存器22)所輸出的柵極脈波信號(hào)Gate^，其中晶體管201具有一柵極耦接 至輸入端Im。晶體管202耦接于頻率輸入端CId以及輸出端Out之間，具有 一柵極耦接至節(jié)點(diǎn)N20。晶體管202接收頻率信號(hào)CK，并根據(jù)節(jié)點(diǎn)N20的電位 而輸出移位寄存器200的柵極脈波信號(hào)GateN。晶體管205耦接于節(jié)點(diǎn)N20以 及接地端VSS之間，其柵極耦接至輸入端In2以接收后一串接級(jí)的移位寄存器 (例如移位寄存器26)所輸出的柵極脈波信號(hào)Gate糾。晶體管206耦接于輸 出端Out以及接地端VSS之間，其柵極耦接至頻率輸入端CK2，用以接收頻率 信號(hào)XCK。
上拉單元210包括晶體管203、電容C1以及晶體管204。晶體管203耦接 于節(jié)點(diǎn)N20以及接地端VSS之間，具有一柵極耦接至節(jié)點(diǎn)N21。電容Cl耦接 于頻率輸入端CK,以及節(jié)點(diǎn)N21之間，而晶體管204耦接于節(jié)點(diǎn)N21以及接地 端VSS之間，其柵極耦接至節(jié)點(diǎn)N20。晶體管207耦接于輸出端0ut以及接地 端VSS之間，具有一柵極耦接至上拉單元210的節(jié)點(diǎn)N21。此外，在圖2B中 的晶體管皆以N型薄膜晶體管為例。
圖2C根據(jù)本發(fā)明繪示移位寄存器實(shí)施例的時(shí)序圖。首先，在時(shí)間tl，前 一串接級(jí)的移位寄存器的柵極脈波信號(hào)GateH為高電壓位準(zhǔn)，并經(jīng)由輸入端
Im傳送至晶體管201以導(dǎo)通晶體管201，使得節(jié)點(diǎn)N20具有第一電壓準(zhǔn)位。 接著，在時(shí)間t2時(shí)，頻率信號(hào)CK從低電壓準(zhǔn)位切換成高電壓準(zhǔn)位，并傳送至 晶體管202的漏極端(即頻率輸入端CKJ ，使得柵極脈波信號(hào)GateN也由低 電壓準(zhǔn)位切換成高電壓準(zhǔn)位。對(duì)晶體管202而言，柵極端(即節(jié)點(diǎn)N20)為浮 接(floating)狀態(tài)。由于耦合(coupled)的影響，當(dāng)晶體管202的漏極端 的電位隨著頻率信號(hào)CK增加時(shí)，節(jié)點(diǎn)N20的電位會(huì)增加至第二電壓準(zhǔn)位。接 著，在時(shí)間t3時(shí)，后一串接級(jí)的移位寄存器所輸出的柵極脈波信號(hào)Gate^為 高電壓準(zhǔn)位并傳送至輸入端In2，使得晶體管205被導(dǎo)通而將節(jié)點(diǎn)N20電性連 接至接地端VSS。同時(shí)，頻率信號(hào)XCK從低電壓準(zhǔn)位切換成高電壓準(zhǔn)位，并傳 送至頻率輸入端CK2。因此，晶體管206被導(dǎo)通而將輸出端Out電性連接至接 地端VSS，使得柵極脈波信號(hào)Gatew變?yōu)榈碗妷簻?zhǔn)位。
在本發(fā)明實(shí)施例中，上拉單元使用電容來取代連接成二極管的晶體管(例 如圖1中晶體管104),并使用頻率耦合(clock coupling)的效應(yīng)來達(dá)到傳
統(tǒng)動(dòng)態(tài)反向器的功能，以解決應(yīng)力的問題。
圖3A根據(jù)本發(fā)明繪示移位寄存器陣列的實(shí)施例。移位寄存器陣列30由多
個(gè)串接的移位寄存器所組成，而單一級(jí)的移位寄存器將詳細(xì)描述于后。如圖 3A所示，對(duì)移位寄存器34而言，其輸入端I&耦接至前一串接級(jí)的移位寄存 器32的輸出端Out以接收柵極脈波信號(hào)Gate^，而其輸入端Iri2耦接至后二 串接級(jí)的移位寄存器38的輸出端0ut以接收柵極脈波信號(hào)Gate^。此外，移 位寄存器34的輸出端Out耦接至后一串接級(jí)的移位寄存器36的輸入端Im， 以傳送柵極脈波信號(hào)Gat^給后一串接級(jí)的移位寄存器36。另外，后一串接級(jí) 的移位寄存器36的輸出端Out耦接至后二串接級(jí)的移位寄存器38的輸入端 In"以傳送柵極脈波信號(hào)Gate^給第N+2級(jí)移位寄存器38。對(duì)移位寄存器34 而言，頻率輸入端CK,、 CK2、 a3分別耦接于頻率信號(hào)CLK1、 CLK2、 CLK3。此 外，前一串接級(jí)的移位寄存器32的頻率輸入端Cfc、 CK2、 CK3分別耦接于頻率 信號(hào)CLK3、 CLK1、 CLK2，而后一串接級(jí)的移位寄存器36的頻率輸入端(X、 CK2、 CK3分別耦接于頻率信號(hào)CLK2、 CLK3、 CLK1。
圖3B繪示圖3A中移位寄存器陣列的單一級(jí)移位寄存器。在此實(shí)施例中， 移位寄存器300以圖3A中的移位寄存器34當(dāng)作例子來說明。移位寄存器300 包括晶體管301、 302、 305-308以及上拉單元320、 330。晶體管301耦接于
節(jié)點(diǎn)N30以及輸入端Im之間，用以接收前一串接級(jí)的移位寄存器(例如移位 寄存器32)所輸出的柵極脈波信號(hào)GateN—"其中晶體管301具有一柵極耦接 至輸入端Im。晶體管302耦接于頻率輸入端(X以及輸出端Out之間，具有 一柵極耦接至節(jié)點(diǎn)N30。晶體管302接收頻率信號(hào)CLK1，并根據(jù)節(jié)點(diǎn)N30的電 位而輸出移位寄存器300的柵極脈波信號(hào)GateN。晶體管306耦接于節(jié)點(diǎn)N30 以及接地端VSS之間，其柵極耦接至輸入端In2以接收后二串接級(jí)的移位寄存 器(例如移位寄存器38)所輸出的柵極脈波信號(hào)Gate^。晶體管305耦接于 輸出端Out以及接地端VSS之間，其柵極耦接至頻率輸入端CK2，用以接收頻 率信號(hào)CLK2。此外，晶體管308也耦接于輸出端Out以及接地端VSS之間， 其柵極耦接至頻率輸入端CK3，用以接收頻率信號(hào)CLK3。
另外，上拉單元320包括晶體管303、電容CI以及晶體管304。晶體管 303耦接于節(jié)點(diǎn)N30以及接地端VSS之間，具有一柵極耦接至節(jié)點(diǎn)N31。電容 CI耦接于頻率輸入端CKi以及節(jié)點(diǎn)N31之間，而晶體管304耦接于節(jié)點(diǎn)N31以 及接地端VSS之間，其柵極耦接至節(jié)點(diǎn)N30。晶體管307耦接于輸出端0ut以 及接地端VSS之間，具有一柵極耦接至上拉單元320的節(jié)點(diǎn)N31。此外，另一 上拉單元330包括晶體管309、電容C2以及晶體管310。晶體管309耦接于節(jié) 點(diǎn)N30以及接地端VSS之間，具有一柵極耦接至節(jié)點(diǎn)N32。電容C2耦接于頻 率輸入端CK3以及節(jié)點(diǎn)N32之間，而晶體管310耦接于節(jié)點(diǎn)N32以及接地端VSS 之間，其柵極耦接至前一串接級(jí)的移位寄存器(例如移位寄存器32)的節(jié)點(diǎn) N30(w)。在圖3B中，全部的晶體管皆以N型薄膜晶體管為例。
圖3C根據(jù)本發(fā)明繪示移位寄存器另一實(shí)施例的時(shí)序圖。首先，在時(shí)間tl， 前一串接級(jí)的移位寄存器的柵極脈波信號(hào)Gate^為高電壓位準(zhǔn)，并經(jīng)由輸入 端Im傳送至晶體管301以導(dǎo)通晶體管301，使得節(jié)點(diǎn)N30具有第一電壓準(zhǔn)位。 接著，在時(shí)間t2時(shí)，頻率信號(hào)CLK1從低電壓準(zhǔn)位切換成高電壓準(zhǔn)位，并傳送 至晶體管302的漏極端(即頻率輸入端CIO ，使得柵極脈波信號(hào)Gat^也由 低電壓準(zhǔn)位切換成高電壓準(zhǔn)位。由于耦合的影響，當(dāng)晶體管302的漏極端的電 位隨著頻率信號(hào)CLK1增加時(shí)，晶體管302的柵極端(即節(jié)點(diǎn)N30)的電位會(huì) 增加至第二電壓準(zhǔn)位。接著，在時(shí)間t3時(shí)，頻率信號(hào)CLK1從高電壓準(zhǔn)位切換 回低電壓準(zhǔn)位。同樣地，由于耦合的影響，節(jié)點(diǎn)N30的電位會(huì)降低至第一電壓 準(zhǔn)位。同時(shí)，頻率信號(hào)CLK2從低電壓準(zhǔn)位切換成高電壓準(zhǔn)位，并傳送至頻率
輸入端CK2。因此，晶體管305被導(dǎo)通而將輸出端0ut電性連接至接地端VSS， 使得柵極脈波信號(hào)Ga1^變?yōu)榈碗妷簻?zhǔn)位。接著，在時(shí)間t4時(shí)，后二串接級(jí) 的移位寄存器(例如移位寄存器38)所輸出的柵極脈波信號(hào)Gate^為高電 壓準(zhǔn)位并傳送至輸入端In2，使得晶體管306被導(dǎo)通而將節(jié)點(diǎn)N30電性連接至 接地端VSS。同時(shí)，頻率信號(hào)CLK3從低電壓準(zhǔn)位切換成高電壓準(zhǔn)位而將晶體 管308導(dǎo)通，使得柵極脈波信號(hào)Gat"維持在低電壓準(zhǔn)位。
圖3D根據(jù)本發(fā)明繪示移位寄存器的另一實(shí)施例。相較于圖3B中的移位寄 存器300，移位寄存器400僅包括晶體管301 、302、 305-308以及上拉單元320。 如圖3D所顯示，為了減少電路的布局面積，移位寄存器400可僅使用一組上 拉單元320。
在本發(fā)明實(shí)施例中，增加頻率信號(hào)的數(shù)量可降低每一個(gè)晶體管的操作時(shí) 間，進(jìn)而增加移位寄存器的可靠度。如圖3C所示，頻率信號(hào)CLK1、 CLK2以及 CLK3具有相同的頻率以及工作周期(duty cycle)。根據(jù)本發(fā)明的較佳實(shí)施 例，各頻率信號(hào)的工作周期大約為33%。頻率信號(hào)CLK3的相位落后頻率信號(hào) CLK2且相位差為120° ，而頻率信號(hào)CLK2的相位落后頻率信號(hào)CLK1且相位差 為120° 。
當(dāng)然，本發(fā)明還可有其它多種實(shí)施例，在不背離本發(fā)明精神及其實(shí)質(zhì)的情 況下，熟悉本領(lǐng)域的普通技術(shù)人員當(dāng)可根據(jù)本發(fā)明做出各種相應(yīng)的改變和變 形，但這些相應(yīng)的改變和變形都應(yīng)屬于本發(fā)明所附的權(quán)利要求的保護(hù)范圍。
權(quán)利要求
1.一種移位寄存器陣列，具有多個(gè)串接級(jí)的移位寄存器，其特征在于，上述移位寄存器包括一第一晶體管，具有一第一柵極、一第一端以及一第二端，上述第一柵極以及上述第一端耦接至一第一輸入端，而上述第二端耦接至一第一節(jié)點(diǎn)；一第二晶體管，具有一第二柵極、一第三端以及一第四端，上述第三端耦接至一第一頻率輸入端，上述第二柵極耦接至上述第一節(jié)點(diǎn)，而上述第四端耦接至一輸出端；以及一上拉單元，包括一第三晶體管，耦接于上述第一節(jié)點(diǎn)以及一接地端之間，具有一第三柵極耦接至一第二節(jié)點(diǎn)；一第一電容，耦接于上述第一頻率輸入端以及上述第二節(jié)點(diǎn)之間；以及一第四晶體管，耦接于上述第二節(jié)點(diǎn)以及上述接地端之間，具有一第四柵極耦接至上述第一節(jié)點(diǎn)。
2. 根據(jù)權(quán)利要求1所述的移位寄存器陣列，其特征在于，上述移位寄存器 還包括一第五晶體管，耦接于上述第一節(jié)點(diǎn)以及上述接地端之間，具有一第五 柵極耦接至一第二輸入端。
3. 根據(jù)權(quán)利要求2所述的移位寄存器陣列，其特征在于，上述移位寄存器 還包括一第六晶體管，耦接于上述輸出端以及上述接地端之間，具有一第六柵 極耦接至一第二頻率輸入端。
4. 根據(jù)權(quán)利要求3所述的移位寄存器陣列，其特征在于，上述移位寄存器 還包括一第七晶體管，耦接于上述輸出端以及上述接地端之間，具有一第七柵 極耦接至上述第二節(jié)點(diǎn)。
5. 根據(jù)權(quán)利要求4所述的移位寄存器陣列，其特征在于，上述第一輸入端 耦接至前一串接級(jí)的移位寄存器的輸出端，而上述第二輸入端耦接至后一串接 級(jí)的移位寄存器的輸出端，以及上述輸出端耦接至上述后一串接級(jí)的移位寄存 器的第一輸入端。
6. 根據(jù)權(quán)利要求5所述的移位寄存器陣列，其特征在于，上述第一頻率輸 入端以及上述第二頻率輸入端分別耦接于一第一頻率信號(hào)以及一第二頻率信 號(hào)，以及上述第二頻率信號(hào)為上述第一頻率信號(hào)的反相。
7. 根據(jù)權(quán)利要求6所述的移位寄存器陣列，其特征在于，上述后一串接級(jí) 的移位寄存器的第一頻率輸入端以及第二頻率輸入端分別耦接于上述第二頻 率信號(hào)以及上述第一頻率信號(hào)。
8. 根據(jù)權(quán)利要求6所述的移位寄存器陣列，其特征在于，上述晶體管為N 型薄膜晶體管。
9. 一種移位寄存器陣列，具有多個(gè)串接級(jí)的移位寄存器，其特征在于，上述移位寄存器包括一第一晶體管，具有一第一柵極、 一第一端以及一第二端，上述第一柵極以及上述第一端耦接至一第一輸入端，而上述第二端耦接至一第一節(jié)點(diǎn)；一第二晶體管，具有一第二柵極、 一第三端以及一第四端，上述第三端耦接至一第一頻率輸入端，上述第二柵極耦接至上述第一節(jié)點(diǎn)，而上述第四端耦接至一輸出端；一第一上拉單元，包括一第三晶體管，耦接于上述第一節(jié)點(diǎn)以及一接地端之間，具有一第三柵極耦接至一第二節(jié)點(diǎn)；一第一電容，耦接于上述第一頻率輸入端以及上述第二節(jié)點(diǎn)之間；以及 一第四晶體管，耦接于上述第二節(jié)點(diǎn)以及上述接地端之間，具有一第四柵極耦接至上述第一節(jié)點(diǎn)；以及一第五晶體管，耦接于上述輸出端以及上述接地端之間，具有一第五柵極耦接至一第二頻率輸入端。
10. 根據(jù)權(quán)利要求9所述的移位寄存器陣列，其特征在于，上述移位寄存 器還包括一第六晶體管，耦接于上述第一節(jié)點(diǎn)以及上述接地端之間，具有一第 六柵極耦接至一第二輸入端，上述第一輸入端耦接至前一串接級(jí)的移位寄存器 的輸出端，上述第二輸入端耦接至后二串接級(jí)的移位寄存器的輸出端，上述輸 出端耦接至后一串接級(jí)的移位寄存器的第一輸入端，以及上述后一串接級(jí)的移 位寄存器的輸出端耦接至上述后二串接級(jí)的移位寄存器的第一輸入端。
11. 根據(jù)權(quán)利要求IO所述的移位寄存器陣列，其特征在于，上述移位寄存 器還包括一第七晶體管，耦接于上述輸出端以及上述接地端之間，具有一第七 柵極耦接至上述第二節(jié)點(diǎn)。
12. 根據(jù)權(quán)利要求11所述的移位寄存器陣列，其特征在于，上述移位寄存 器還包括一第八晶體管，耦接于上述輸出端以及上述接地端之間，具有一第八 柵極耦接至一第三頻率輸入端。
13. 根據(jù)權(quán)利要求12所述的移位寄存器陣列，其特征在于，上述第一頻率輸入端、上述第二頻率輸入端以及上述第三頻率輸入端分別耦接于一第一頻率 信號(hào)、 一第二頻率信號(hào)以及一第三頻率信號(hào)。
14. 根據(jù)權(quán)利要求13所述的移位寄存器陣列，其特征在于，上述移位寄存器還包括一第二上拉單元，上述第二上拉單元包括一第九晶體管，耦接于上述第一節(jié)點(diǎn)以及上述接地端之間，具有一第九柵極耦接至一第三節(jié)點(diǎn)；一第二電容，耦接于上述第三頻率輸入端以及上述第三節(jié)點(diǎn)之間；以及 一第十晶體管，耦接于上述第三節(jié)點(diǎn)以及上述接地端之間，具有一第十柵極耦接至上述前一串接級(jí)的移位寄存器的第一節(jié)點(diǎn)。
15. 根據(jù)權(quán)利要求13所述的移位寄存器陣列，其特征在于，上述第一頻率 信號(hào)、上述第二頻率信號(hào)以及上述第三頻率信號(hào)具有相同的頻率。
16. 根據(jù)權(quán)利要求15所述的移位寄存器陣列，其特征在于，上述第一頻率 信號(hào)、上述第二頻率信號(hào)以及上述第三頻率信號(hào)具有相同的工作周期。
17. 根據(jù)權(quán)利要求16所述的移位寄存器陣列，其特征在于，上述第一頻率 信號(hào)的工作周期為1/3。
18. 根據(jù)權(quán)利要求17所述的移位寄存器陣列，其特征在于，上述第三頻率 信號(hào)的相位落后上述第二頻率信號(hào)且相位差為120° ，而上述第二頻率信號(hào)的 相位落后上述第一頻率信號(hào)且相位差為120° 。
19. 根據(jù)權(quán)利要求13所述的移位寄存器陣列，其特征在于，上述前一串接 級(jí)的移位寄存器的第一頻率輸入端、第二頻率輸入端與第三頻率輸入端分別耦 接于上述第三頻率信號(hào)、上述第一頻率信號(hào)與上述第二頻率信號(hào)。
20. 根據(jù)權(quán)利要求13所述的移位寄存器陣列，其特征在于，上述后一串接 級(jí)的移位寄存器的第一頻率輸入端、第二頻率輸入端與第三頻率輸入端分別耦 接于上述第二頻率信號(hào)、上述第三頻率信號(hào)與上述第一頻率信號(hào)。2L根據(jù)權(quán)利要求14所述的移位寄存器陣列，其特征在于，上述晶體管 為N型薄膜晶體管。
全文摘要
本發(fā)明公開一種移位寄存器陣列，具有多個(gè)串接級(jí)的移位寄存器。移位寄存器包括第一晶體管，具有第一柵極、第一端以及第二端，第一柵極以及第一端耦接至第一輸入端，而第二端耦接至第一節(jié)點(diǎn)；第二晶體管，具有第二柵極、第三端以及第四端，第三端耦接至頻率輸入端，第二柵極耦接至第一節(jié)點(diǎn)，而第四端耦接至輸出端；以及上拉單元。上拉單元包括第三晶體管，耦接于第一節(jié)點(diǎn)以及接地端之間，具有第三柵極耦接至第二節(jié)點(diǎn)；第一電容，耦接于頻率輸入端以及第二節(jié)點(diǎn)之間；以及第四晶體管，耦接于第二節(jié)點(diǎn)以及接地端之間，具有第四柵極耦接至第一節(jié)點(diǎn)。
文檔編號(hào)G11C19/00GK101114525SQ20071014809
公開日2008年1月30日 申請(qǐng)日期2007年9月10日 優(yōu)先權(quán)日2007年9月10日
發(fā)明者簡志遠(yuǎn), 郭育如, 陳婉蓉 申請(qǐng)人:友達(dá)光電股份有限公司