專利名稱：用于修復半導體存儲器的設備和方法
技術領域：
本發(fā)明大體上涉及半導體存儲器，且更明確地說，涉及通過測試存儲器區(qū)塊且用未 指派的備用存儲器區(qū)塊重新映射失效存儲器區(qū)塊來動態(tài)檢測和修復半導體存儲器中的故 障。
背景技術：
半導體存儲器通常包括排列成行和列的許多存儲器單元。每一存儲器單元經構造以 用于以"1"或"0"位的形式存儲數字信息。為了將位寫入(即，存儲)到存儲器單元 中，向半導體存儲器中的尋址電路提供具有識別所述單元的行("行地址")和列("列地 址")的部分的二進制存儲器地址以激活所述單元，且接著向所述單元供應所述位。類似 地，為了從存儲器單元讀取(即，檢索)位，再次使用所述單元的存儲器地址來激活所 述單元，且接著從所述單元輸出所述位。通常在制作半導體存儲器之后對其進行測試以確定其是否含有任何缺陷存儲器單元 (即，不能可靠地向其寫入位或從其讀取位的單元)。 一般來說，當發(fā)現(xiàn)半導體存儲器含 有缺陷存儲器單元時，嘗試通過用存儲器中的冗余行或列中提供的冗余存儲器單元替代 缺陷存儲器單元來修復存儲器。常規(guī)上，當使用冗余行來修復含有缺陷存儲器單元的半導體存儲器時，通過編程芯 片上的非易失性元件(例如， 一群組熔絲、反熔絲或快閃存儲器單元)來將缺陷單元的 行地址永久存儲(通常以預解碼形式)在上面制作有半導體存儲器的芯片上。接著，在 半導體存儲器的正常操作期間，如果存儲器的尋址電路接收到包括對應于存儲在芯片上 行地址之行地址的存儲器地址時，存儲器中的冗余電路致使存取冗余行中的冗余存儲器 單元來代替所接收存儲器地址所識別的存儲器單元。由于缺陷單元的行中的每個存儲器 宇.元具有相同行地址，因而缺陷單元的行中的每個單元(操作的和缺陷的)均由冗余行 中的冗余存儲器單元替代。類似地，當使用冗余列來修復半導體存儲器時，通過編程芯片上的非易失性元件來 將缺陷單元的列地址永久存儲(通常以預解碼形式)在芯片上。接著，在半導體存儲器 的正常操作期間，如果存儲器的尋址電路接收到包括對應于存儲在芯片上列地址之列地8址的存儲器地址時，存儲器中的冗余電路致使存取冗余列中的冗余存儲器單元來代替所 接收存儲器地址所識別的存儲器單元。由于缺陷單元的列中的每個存儲器單元具有相同 列地址，因而缺陷單元的列中的每個單元(操作的和缺陷的)均由冗余列中的冗余存儲 器單元替代。上文描述的用于使用冗余行和列來修復半導體存儲器的過程在此項技術中是眾所周 知的，且在以下美國專利中以各種形式描述4,459,685; 4,598,388; 4，601，019; 5,031,151; 5,257,229; 5,268,866; 5,270,976; 5,287,310; 5,355,340; 5,396,124; 5,422,850; 5,471,426; 5,502,674; 5,511,028; 5,544,106; 5'572，470; 5,572,471; 5，583，463和6，199,177。第6,125,067 號和第6,005,813號美國專利揭示使用冗余子陣列來修復半導體存儲器。利用例如行、列、子行和子列等冗余存儲器元件來修復半導體存儲器產生的一個問 題是，通常在制作和測試過程的某點處進行此類修復。這通常是通過編程非易失性元件 (例如，若干群組的熔絲、反熔絲或快閃存儲器單元)重新映射冗余備用存儲器元件以替 代失效存儲器元件來進行的。為了編程這些非易失性元件，通常需要高于正常(例如，操作)的電壓。因此，可 選擇性地施加相對較高的電壓以"燒斷"熔絲或反熔絲或者編程快閃存儲器單元。此相 對較高的電壓通常需要將非易失性元件放置在與敏感裝置相距安全距離處，此類極高電 壓和/或電流可永久損壞所述敏感裝置。 一般來說，不會使用最小特征尺寸來形成這些非 易失性元件，且因此不會使得其在展現(xiàn)于連續(xù)代的存儲器單元上時尺寸減小。隨著存儲 器單元存取時間增加，用于比較的地址和數據值的傳播時間變得非常重要。因此，將需耍提供一種用于使得非易失性存儲的存儲器修復信息較迅速可用于存儲器尋址電路以便 降低冗余存儲器修復區(qū)塊的存儲器存取時間的方法和系統(tǒng)。發(fā)明內容本發(fā)明提供一種用于修復半導體存儲器的設備和方法。在本發(fā)明的一個實施例中， 一種修復存儲器裝置上的一序列存儲器單元的方法包括在存儲器裝置上非易失性編程一 群組可編程元件以存儲指示第一存儲器單元陣列中的至少一個缺陷存儲器單元的第一地 址。將指示所述至少一個缺陷存儲器單元的所述第一地址易失性地存儲作為第一高速緩 存地址。當第一存儲器存取對應于所述第一高速緩存地址時，用至少一個冗余存儲器單 元取代所述至少一個缺陷存儲器單元。在本發(fā)明的另一實施例中，提供一種存儲器裝置修復電路。所述修復電路包括多個反熔絲和編程邏輯，所述編程邏輯經配置以響應于對應于修復存儲器裝置上的一序列存 儲器單元的編程數據而非易失性編程所述多個反熔絲。所述修復電路進一步包括第一反熔絲邏輯，其經配置以非易失性存儲指示第一存儲器單元陣列中的至少一個缺陷存儲器 單元的第一地址，其中所述第一反熔絲邏輯進一步經配置以將指示所述至少一個缺陷存 儲器單元的所述第一地址分配給所述存儲器裝置上的第一易失性高速緩沖存儲器。在本發(fā)明的再一實施例中，提供一種存儲器裝置。所述存儲器裝置包括第一存儲器 單元陣列和第一冗余單元陣列。修復電路經配置以非易失性存儲指示所述第一存儲器單元陣列中的至少一個缺陷存儲器單元的第一地址。第一易失性高速緩沖存儲器經配置以 存儲對應于指示所述至少一個缺陷存儲器單元的所述第一地址的第一高速緩存地址。所 述修復電路進一步經配置以將指示所述第一存儲器單元陣列的所述至少一個缺陷存儲器 單元的所述第一地址分配給所述存儲器裝置上的第一易失性高速緩沖存儲器。所述存儲 器裝置進一步包括匹配電路，其經配置以當第一存儲器存取對應于所述第一高速緩存地 址時用來自所述第一冗余單元陣列的至少一個冗余存儲器單元取代所述第一存儲器單元 陣列中的所述至少一個缺陷存儲器單元。在本發(fā)明的又一實施例中，提供一種上面制作有存儲器裝置的半導體襯底。所述半 導體襯底包括存儲器裝置，其包含第一存儲器單元陣列、第一冗余單元陣列和修復電路， 所述修復電路經配置以非易失性存儲指示所述第一存儲器單元陣列中的至少一個缺陷存 儲器單元的第一地址。第一易失性高速緩沖存儲器存儲對應于指示所述至少一個缺陷存儲器單元的所述第一地址的第一高速緩存地址，且所述修復電路將指示所述第一存儲器 單元陣列的所述至少一個缺陷存儲器單元的所述第一地址分配給所述存儲器裝置上的第 一易失性高速緩沖存儲器。當第一存儲器存取對應于所述第一高速緩存地址時，匹配電 路用來自所述第一冗余單元陣列的至少一個冗余存儲器單元來取代所述第一存儲器單元 陣列中的所述至少一個缺陷存儲器單元。在本發(fā)明的再一實施例中，提供一種電子系統(tǒng)。所述電子系統(tǒng)包括輸入裝置、輸出 裝置、存儲器裝置和耦合到所述輸入、輸出和存儲器裝置的處理器裝置，其中所述輸入、 輸出、存儲器和處理器裝置中的至少一者包括存儲器裝置。


在附圖中，說明當前認為是用于執(zhí)行本發(fā)明的最佳模式的事物圖1是根據本發(fā)明實施例的存儲器裝置的方框圖；圖2是根據本發(fā)明實施例的存儲器裝置的存儲器區(qū)塊的方框圖；圖3是根據本發(fā)明實施例的修復邏輯電路的方框圖；圖4是根據本發(fā)明實施例的反熔絲邏輯和遠程反熔絲高速緩沖存儲器的邏輯圖； 圖5是根據本發(fā)明實施例配置的反熔絲邏輯的電路圖；圖6是根據本發(fā)明實施例的遠程反熔絲高速緩沖存儲器的高速緩沖存儲器鎖存器的電路圖；圖7說明包括根據本發(fā)明實施例配置的存儲器裝置的半導體晶片；以及 圖8是根據本發(fā)明實施例的包括存儲器裝置的電子系統(tǒng)的方框圖。
具體實施方式
在以下對本發(fā)明的詳細描述中，參看形成本文一部分的附圖，且在附圖中以說明方 式展示其中可實踐本發(fā)明的特定實施例。所述實施例希望充分詳細地描述本發(fā)明各方面以使得所屬領域的技術人員能夠實踐本發(fā)明。在不脫離本發(fā)明范圍的情況下，可利用其 它實施例且可作出多種改變。不應在限制意義上對待以下詳細描述，且本發(fā)明的范圍僅 由所附權利要求書界定。圖1是根據本發(fā)明實施例的存儲器裝置的方框圖。存儲器裝置100的各個方面類似于常規(guī)存儲器裝置，且因而未展示常規(guī)元件以免混淆本發(fā)明。存儲器裝置ioo包括存儲器區(qū)塊ioi，其每一者包括存儲器陣列(圖2)和冗余單元陣列(圖2)，采用所述冗余 單元陣列以替代存儲器陣列中的缺陷存儲器單元。在修復電路103中通過編程例如反熔 絲(圖3)等可編程裝置來完成缺陷存儲器單元到冗余存儲器陣列的重新映射。在本發(fā)明的一個實施例中，存儲器裝置100包括集中修復電路103，其經配置以接 收用于確定存儲器陣列內的缺陷存儲器單元的先前受管理測試過程中所確定的編程數據 107。用于確定缺陷存儲器單元的測試過程的細節(jié)是所屬領域的技術人員已知的且本文不 再作進一步論述。修復電路103包括識別存儲器裝置100內的每一存儲器陣列的缺陷存 儲器單元的位置的經存儲或經編程信息?？蓪⑿迯碗娐?03內的反熔絲分組以唯一識別 相應存儲器區(qū)塊。在本發(fā)明的示范性實施例中，存儲器裝置100包括分割成若干個單獨區(qū)或存儲器區(qū) 塊101的存儲容量。盡管本說明書展現(xiàn)四個單獨存儲器區(qū)塊101A到101D，但這個數量 只是說明性的且不應視為對本發(fā)明的范圍的限制。與存儲器裝置100內的存儲器區(qū)塊101 的分割一致，存儲器區(qū)塊101A到101D的每一者包括反熔絲高速緩沖存儲器131，示范性說明為相應反熔絲高速緩沖存儲器131A到131D。盡管修復電路103是可編程裝置且維持存儲器裝置100的存儲器區(qū)塊101A到101D 的每一者的缺陷存儲器裝置的非易失性編程識別，經由相應串行數據總線133A到133D 向相應存儲器區(qū)塊101A到l(HD發(fā)送存儲器區(qū)塊特定的缺陷存儲器單元重新映射信息以 進行局部易失性高速緩存。以實例方式而并非限制方式，存儲器裝置100包括同步動態(tài)隨機存取存儲器裝置 (SDRAM)。圖1的存儲器裝置包括一個或一個以上存儲器區(qū)塊101，如相對于圖2詳細 說明。圖2是根據本發(fā)明的存儲器區(qū)塊101的一個實施例的方框圖。如圖2所示，存儲 器區(qū)塊101包括存儲器陣列102。存儲器陣列102通常包括動態(tài)隨機存取存儲器(DRAM) 裝置，其可進一步分段成一個或一個以上存儲器庫。每一存儲器陣列102包括以多個存 儲單元(說明為存儲單元陣列104)和一個或一個以上冗余單元(本文說明為冗余單元 陣列106)的形式排列成行和列的存儲器單元。行解碼器108和列解碼器110響應于地址 總線112 (ADDRESS)上所提供的地址來存取存儲器陣列102的行和列。輸入/輸出緩沖 器114連接到數據總線116 (DATA)以與存儲器陣列102進行雙向數據通信。存儲器控 制電路118通過對控制線120 (CONTROL)上所提供的輸入時鐘信號(CLK)和控制信 號作出響應來控制存儲器區(qū)塊101與外部裝置之間的數據通信?？刂菩盘柊ǖ幌抻?芯片選擇(CS*)、行存取選通(RAS*)、列存取選通(CAS*)和寫入啟用(WE*)。存儲器區(qū)塊101進一步包括讀取/寫入電路122，其經由多個數字線DO到DN連接到 存儲單元且經由列選擇線127連接到列解碼器110。讀取/寫入電路122還通過讀取和寫 入寄存器(未圖示)連接到輸入/輸出緩沖器114。提供冗余讀取/寫入電路124,其經由 多個成對的冗余數字線DRO到DRX連接到冗余單元。另外，存儲器區(qū)塊101包括冗余地址匹配電路130，其從地址總線112接收當前地址， 且將所述地址與通過先前測試存儲器陣列已知含有缺陷存儲器單元的地址進行比較。將 識別缺陷存儲器單元的地址的信息本地存儲或高速緩存在存儲器區(qū)塊101內的反熔絲高 速緩沖存儲器131中。在當前地址與反熔絲高速緩沖存儲器131內所存儲的值匹配發(fā)生 時，匹配電路130產生指示當前地址中的存儲單元列內的壞位的匹配信號。盡管本說明 書識別列內的缺陷存儲器單元和冗余替代，但所屬領域的技術人員理解行與列和列與行 的互換性，且希望此類互換性涵蓋于本發(fā)明范圍內。在讀取操作中，控制電路118解碼線120上的控制信號與地址總線112上的當前地 址的組合以起始讀取操作。列選擇線127中的一者響應于地址總線112而激活特定列選擇(Col Sd X)以存取存儲單元陣列104中的一列存儲單元。將存儲單元的所存取數據 或位經由數字線D0到DN傳輸到讀取/寫入電路122。同時，控制電路118激活冗余地址 匹配電路130以將當前列地址與反熔絲高速緩沖存儲器131中所識別的具有壞存儲單元 的經編程列地址進行比較。如果當前列地址與反熔絲高速緩沖存儲器131中所存儲的經 編程列地址之間沒有匹配，那么將存儲單元的數據輸出到數據讀取寄存器(未圖示)且 隨后輸出到輸入/輸出緩沖器114和數據總線116。然而，匹配電路130中所識別的當前列地址之間的匹配指示正存取的列具有壞位。 在此情況下，冗余地址匹配電路130激活冗余列選擇信號，且將來自冗余單元陣列106 的冗余單元通過冗余數字線DR0到DRX中的一者連接到冗余讀取/寫入電路124且接著 連接到讀取/寫入電路122以從存儲單元陣列104取代缺陷存儲器單元。將來自存儲單元 陣列104的非缺陷存儲器單元的或來自冗余單元陣列106的替代或冗余存儲器單元的數 據輸出到數據讀取寄存器(未圖示)且隨后輸出到輸入/輸出緩沖器114和數據總線116。在寫入操作中，以相反路徑將數據寫入到存儲單元或冗余單元。將數據總線116處 的數據或位傳輸到輸入/輸出緩沖器114且接著傳輸到數據寫入寄存器(未圖示)。從數 據寫入寄存器，將數據傳輸到讀取/寫入電路122。如果在當前列地址與反熔絲高速緩沖 存儲器131中所存儲的編程地址之間沒有匹配，那么將數據傳輸到數字線D0到DN且傳 輸到存儲單元陣列104中。然而，匹配電路130中所識別的當前列地址之間的匹配指示正存取的列具有壞位。 在此情況下，冗余地址匹配電路130激活冗余列選擇信號，且將來自冗余單元陣列106 的冗余單元通過冗余數字線DR0到DRX中的一者連接到冗余讀取/寫入電路124且接著 連接到讀取/寫入電路122以從存儲單元陣列104取代缺陷存儲器單元。隨后將位寫入到 冗余單元或冗余單元陣列106的一者中。圖3說明根據本發(fā)明實施例的缺陷存儲器單元修復電路和方法。本發(fā)明的各種實施 例針對于通過使用冗余存儲器單元來修復缺陷存儲器陣列。所述修復方法通過測試存儲 器裝置的各種存儲器陣列且識別缺陷存儲器單元來修復存儲器裝置的一序列存儲器單 元。存儲器裝置包括非易失性可編程元件，其能夠存儲地址或可用于識別缺陷存儲器單 元的地址的其它指示符。在一個實施例中，可編程元件經配置為反熔絲，其具體制作和 功能是所屬領域的技術人員已知的。修復方法利用修復電路103來接收、保持識別缺陷存儲器單元的信息并使得各種存 儲器區(qū)塊可利用所述信息。在本發(fā)明的一個實施例中，修復電路103共同定位且可甚至在中心定位。眾所周知，技術進步使得減小了存儲器單元尺寸和基本支持電路(例如， 讀出放大器)的尺寸，而且降低了操作電壓和電流。另外，技術進步使得減小了存儲器 區(qū)塊的各種元件的尺寸。然而，還眾所周知，編程例如反熔絲等可編程元件需要使用較 大電壓和/或電流來有效改變存儲元件，從而致使存儲元件保持編程狀態(tài)。盡管可編程元 件還可在技術上發(fā)展到需要降低的電壓/或電流的較小尺寸，但在敏感存儲器區(qū)塊組件附 近設置較高電位是不理想的。參看圖3，修復電路103包括一個或一個以上反熔絲邏輯區(qū)塊109，其每一者含有一 個或一個以上可編程元件(本文描述為反熔絲)。為了編程所述可編程元件，編程反熔絲 邏輯105接收識別缺陷存儲器單元的地址的編程數據107。編程反熔絲邏輯105耦合到 反熔絲邏輯區(qū)塊109且將缺陷存儲器單元地址編程到相應可編程元件中。編程反熔絲邏 輯105可被配置為串行加載并行輸出寄存器，其耦合到相應反熔絲邏輯區(qū)塊109中的每 一者。本發(fā)明的缺陷存儲器單元修復方法進一步包括將每一反熔絲邏輯區(qū)塊的反熔絲數據 分配或傳輸到相應存儲器區(qū)塊和所述數據被施加至的相應存儲器陣列。因此，每一反熔 絲邏輯區(qū)塊109借助于串行數據總線133耦合到相應反熔絲高速緩沖存儲器131，其中 在一個實施例中根據時鐘1八和/或時鐘_2 111B來同時傳送相應反熔絲數據。根據圖3的 示范性說明，示范性數量的四個反熔絲邏輯區(qū)塊109A到109D被說明為經由相應串行數 據總線133A到133D耦合到反熔絲高速緩沖存儲器131A到131D。應了解，存在有效利用存儲器裝置上的可用區(qū)域的強大誘因。因此，本發(fā)明的一個 實施例將串行數據總線133實施為串行分配線，其中存儲在每一反熔絲邏輯區(qū)塊中的反 熔絲數據從并行存儲格式轉換為串行輸出格式。非易失性駐存在修復電路103中的反熔 絲數據的分配可在存儲器裝置的啟動階段期間(例如在對存儲器裝置通電之后)分配給 相應易失性反熔絲高速緩沖存儲器131。圖4說明根據本發(fā)明實施例的反熔絲邏輯區(qū)塊和反熔絲高速緩沖存儲器的方框圖。 經由編程反熔絲邏輯105 (圖3)的至少一部分105'的編程接口 119-1到119-X來非易失 性編程所述反熔絲邏輯區(qū)塊109中的每一者。所屬領域的技術人員了解到，與在存儲器 裝置的常規(guī)數據存儲和檢索功能期間所利用的電壓和/或電流相比，編程例如反熔絲等可 編程元件利用大得多的電壓和/或電流。因此，反熔絲113-1到113-X可通常被設置在最大限度減小且防止較大電壓和/或較 大電流對存儲器裝置的常規(guī)存儲器元件的有害影響的位置處。因此，本發(fā)明的反熔絲區(qū)塊邏輯區(qū)塊109包括配置有用于非易失性存儲相應邏輯狀態(tài)和從存儲元件檢索相應邏輯 狀態(tài)的電路和邏輯的反熔絲113。反熔絲113進一步經配置以檢索邏輯狀態(tài)并根據并行到 串行傳輸方法來傳達它們。具體地說，時鐘1即111同步地對反熔絲113-1到113-N的 每一者計時，直到存儲在反熔絲邏輯區(qū)塊109中的邏輯狀態(tài)的每一者經由串行數據總線 133從反熔絲邏輯區(qū)塊109串行傳送到相應反熔絲高速緩沖存儲器131為止。反熔絲高速緩沖存儲器131經配置以在通常鄰近于每一存儲器陣列的匹配電路130 且可由所述匹配電路130存取的位置中提供所存儲值的本地高速緩存。由于反熔絲高速 緩沖存儲器X 131不需要容納高反熔絲編程電壓和/或電流，因而反熔絲高速緩沖存儲器 131可實施為區(qū)域尺寸制作成類似于周圍存儲器區(qū)塊101組件的區(qū)域尺寸的存儲器存儲 元件。另外，由于反熔絲高速緩沖存儲器131包括具有周圍存儲器區(qū)塊電路的特征大小 和尺寸的電路和邏輯元件，因而反熔絲高速緩沖存儲器131還可經受工藝特征大小減小 和與相關存儲器單元陣列的集成。本發(fā)明的反熔絲高速緩沖存儲器131可經配置以包括設置為cashe latch—1到cashe latch一N的一連串存儲元件。在圖4的具體說明中，展示任意數量的5個latches—X且其 對應于相應數量的反熔絲113。不應將此類說明的數量視為限制性的。繼續(xù)參看圖4，高 速緩沖存儲器鎖存器115-1到高速緩沖存儲器鎖存器115-5經配置以串行加載有經由串行 數據總線133從非易失性反熔絲邏輯區(qū)塊109接收的反熔絲數據。在一個實施例中，反 熔絲數據由時鐘2即117串行加載，所述時鐘2即117將反熔絲數據依序輸出到相應鎖 存器。 一旦將反熔絲數據高速緩存在反熔絲高速緩沖存儲器131的相應高速緩沖存儲器 鎖存器115中，所述數據便可經由高速緩沖存儲器鎖存器輸出125-1到125-5而對匹配電 路130可用以進行地址比較。圖5說明根據本發(fā)明實施例的反熔絲。如所陳述的，反熔絲113經配置以進行編程 從而非易失性保持對應于所檢測缺陷存儲器單元的地址的一部分的經編程狀態(tài)。另外， 反熔絲113進一步經配置以將所存儲邏輯狀態(tài)加載到串行總線上且沿著所述串行總線通 過反熔絲113串行傳送所述數據的其它階段。具體地說，反熔絲113包括反熔絲存儲元 件200,其通過來自編程反熔絲邏輯部分105'的編程信號119來非易失性編程。以實例方 式而并非限制方式，反熔絲存儲元件200經說明為反熔絲電容器，但可經配置為任何數 目的可編程裝置，如所屬領域的技術人員已知的。一旦被非易失性編程，在(例如)存儲器裝置通電狀態(tài)時，加載信號202便將反熔 絲存儲元件200的阻抗切換到串行信號線121上，在一個實施例中，所述串行信號線121由預充電裝置204上拉。串行信號線121的所得邏輯電平輸入到第一鎖存器206且由時 鐘1計時以通過第一通門210而到達第二鎖存器208。 一旦反熔絲存儲元件200的邏輯值 "俘獲"在第一通門210與第二通門212之間，加載信號202便將反熔絲存儲元件200的 阻抗與串行信號線121斷開，以允許先前反熔絲(N-l) 113的邏輯電平在時鐘1的另一 階段上串行傳播通過第一鎖存器206。時鐘1的后續(xù)階段還提升第二鎖存器208處保持的 邏輯電平以傳遞到后續(xù)反熔絲(N+l) 113。時鐘1循環(huán)用于將每一反熔絲數據依序傳輸 通過反熔絲邏輯區(qū)塊109 (圖4)所必需的次數。圖6說明根據本發(fā)明實施例的高速緩沖存儲器鎖存器。如所陳述的，高速緩沖存儲 器鎖存器115經配置以易失性保持對應于所檢測缺陷存儲器單元的地址的一部分的編程 狀態(tài)。另外，高速緩沖存儲器鎖存器115進一步經配置以從串行總線接收所存儲的邏輯 狀態(tài)且沿著高速緩沖存儲器鎖存器的連續(xù)串行階段將反熔絲數據串行傳送通過高速緩沖 存儲器鎖存器115。具體地說，高速緩沖存儲器鎖存器115包括第一鎖存器220，其用于從串行信號線 135接收反熔絲數據。串行信號線135的所得邏輯電平輸入到第一鎖存器220且由時鐘2 計時以通過第一通門224而到達第二鎖存器222。 一旦反熔絲數據的邏輯電平"俘獲" 在第一通門224與第二通門226之間，便保持所述邏輯電平并將其在高速緩沖存儲器鎖 存器輸出125上輸出作為反熔絲高速緩沖存儲器數據，或如果整個串行序列的反熔絲數 據尚未完全加載到反熔絲高速緩沖存儲器131 (圖4)中，那么在時鐘2的后續(xù)階段上將 邏輯電平轉發(fā)到高速緩沖存儲器鎖存器(N+l) 115的后續(xù)者。時鐘2循環(huán)用于將每一反 熔絲數據依序傳輸通過反熔絲高速緩沖存儲器131 (圖4)所必需的次數。 一旦將整個序 列的反熔絲數據加載到反熔絲高速緩沖存儲器131的高速緩沖存儲器鎖存器115-1到 115-5，計時便停止且匹配電路130便可經由高速緩沖存儲器鎖存器輸出125-1到125-5 得到反熔絲數據。如圖7所示，如上文所述的存儲器裝置100制作在半導體晶片250上。應了解，存 儲器裝置IOO還可制作在各種各樣的其它半導體襯底上。存儲器裝置IOO進一步包括至 少一個存儲器區(qū)塊101和修復電路103，如上文描述。如圖8所示，電子系統(tǒng)260包括輸入裝置262、輸出裝置264、處理器裝置266和存 儲器裝置268，所述存儲器裝置268并入有存儲器裝置100，如參看本發(fā)明的一個或一個 以上實施例描述的。而且，應注意，存儲器裝置IOO可并入到輸入、輸出和處理器裝置 262、 264和266中的任一者中。雖然已經參看特定實施例描述了本發(fā)明，但本發(fā)明不限于這些描述的實施例。而是， 本發(fā)明僅由所附權利要求書限制，所述權利要求書在其范圍內包括所有根據所描述的本 發(fā)明原理進行操作的等效裝置或方法。
權利要求
1. 一種修復存儲器裝置上的一存儲器單元序列的方法，其包含在存儲器裝置上非易失性編程一可編程元件群組以存儲指示第一存儲器單元陣列中的至少一個缺陷存儲器單元的第一地址；易失性存儲對應于指示所述至少一個缺陷存儲器單元的所述第一地址的第一高速緩存地址；以及當第一存儲器存取對應于所述第一高速緩存地址時，用至少一個冗余存儲器單元取代所述至少一個缺陷存儲器單元。
2. 根據權利要求1所述的方法，其中所述非易失性編程包括編程反熔絲以存儲指示所 述至少一個缺陷存儲器單元的所述第一地址。
3. 根據權利要求1所述的方法，其中易失性存儲第一高速緩存地址包括將指示所述至 少一個缺陷存儲器單元的所述第一地址分配給所述存儲器裝置上的第一易失性高 速緩沖存儲器。
4. 根據權利要求3所述的方法，其中分配所述第一地址進一步包括將所述第一地址串 行轉發(fā)到所述第一易失性高速緩沖存儲器。
5. 根據權利要求l所述的方法，其進一步包含在所述存儲器裝置上非易失性編程所述可編程元件群組以存儲指示第二存儲器 單元陣列中的至少另一缺陷存儲器單元的第二地址；易失性存儲對應于指示所述至少另一缺陷存儲器單元的所述第二地址的第二高 速緩存地址；以及當第二存儲器存取對應于所述第二高速緩存地址時，用至少另一冗余存儲器單元 取代所述至少另一缺陷存儲器單元。
6. 根據權利要求5所述的方法，其中存儲所述第一高速緩存地址和存儲所述第二高速 緩存地址包含將所述第一和第二高速緩存地址存儲在所述第一和第二存儲器單元陣列的各自附近處。
7. 根據權利要求1所述的方法，其中易失性存儲所述第一高速緩存地址在所述存儲器 裝置啟動期間發(fā)生。
8. 根據權利要求5所述的方法，其進一步包含中心非易失性存儲所述第一和第二地址；以及 空間易失性存儲所述第一和第二高速緩存地址。
9. 一種存儲器裝置修復電路，其包含多個反熔絲；編程邏輯，其經配置以響應于對應于修復存儲器裝置上的一存儲器單元序列的編 程數據而非易失性編程所述多個反熔絲；以及第一反烙絲邏輯，其經配置以非易失性存儲指示第一存儲器單元陣列中的至少一 個缺陷存儲器單元的第一地址，所述第一反熔絲邏輯進一步經配置以將指示所述至 少一個缺陷存儲器單元的所述第一地址分配給所述存儲器裝置上的第一易失性高 速緩沖存儲器。
10. 根據權利要求9所述的存儲器裝置修復電路，其中所述第一反熔絲邏輯進一步包括 并行到串行電路，其經配置以將所述第一地址串行分配給所述第一易失性高速緩沖 存儲器。
11. 根據權利要求9所述的存儲器裝置修復電路，其進一步包含第二反熔絲邏輯，其經配置以非易失性存儲指示第二存儲器單元陣列中的至少另 一缺陷存儲器單元的第二地址，所述第二反熔絲邏輯進一步經配置以將指示所述至 少另一缺陷存儲器單元的所述第二地址分配給所述存儲器裝置上的第二易失性高 速緩沖存儲器。
12. 根據權利要求11所述的存儲器裝置修復電路，其中所述第一和第二反熔絲邏輯經配 置以分別將所述第一和第二地址分配給所述第一和第二存儲器單元陣列的各自附 近處的所述第一和第二易失性高速緩沖存儲器。
13. 根據權利要求9所述的存儲器裝置修復電路，其中所述第一反熔絲邏輯進一步經配 置以在所述存儲器裝置啟動期間將所述第一地址分配給所述第一易失性高速緩沖 存儲器。
14. 根據權利要求11所述的存儲器裝置修復電路，其中所述第一和第二反熔絲邏輯經中 心設置且所述第一和第二地址在空間上被分配給所述第一和第二易失性高速緩沖 存儲器。
15. —種存儲器裝置，其包含第一存儲器單元陣列和第一冗余單元陣列；修復電路，其經配置以非易失性存儲指示所述第一存儲器單元陣列中的至少一個 缺陷存儲器單元的第一地址；第一易失性高速緩沖存儲器，其經配置以存儲對應于指示所述至少一個缺陷存儲 器單元的所述第一地址的第一高速緩存地址，所述修復電路進一步經配置以將指示 所述第一存儲器單元陣列的所述至少一個缺陷存儲器單元的所述第一地址分配給所述存儲器裝置上的所述第一易失性高速緩沖存儲器；以及匹配電路，其經配置以當第一存儲器存取對應于所述第一高速緩存地址時，用來 自所述第一冗余單元陣列的至少一個冗余存儲器單元取代所述第一存儲器單元陣 列中的所述至少一個缺陷存儲器單元。
16. 根據權利要求15所述的存儲器裝置，其中所述修復電路包括多個反熔絲；編程邏輯，其經配置以響應于對應于修復存儲器裝置上的一存儲器單元序列的編 程數據而非易失性編程所述多個反熔絲；以及第一反熔絲邏輯，其經配置以非易失性存儲指示第一存儲器單元陣列中的至少一 個缺陷存儲器單元的第一地址，所述第一反熔絲邏輯進一步經配置以將指示所述至 少一個缺陷存儲器單元的所述第一地址分配給所述存儲器裝置上的第一易失性高 速緩沖存儲器。
17. 根據權利要求16所述的存儲器裝置，其中所述第一反熔絲邏輯進一步包括并行到 串行電路，其經配置以將所述第一地址串行分配給所述第一易失性高速緩沖存儲器。
18. 根據權利要求15所述的存儲器裝置，其進一步包含第二反熔絲邏輯，其經配置以非易失性存儲指示第二存儲器單元陣列中的至少另 一缺陷存儲器單元的第二地址，所述第二反熔絲邏輯進一步經配置以將指示所述至 少另一缺陷存儲器單元的所述第二地址分配給所述存儲器裝置上的第二易失性高 速緩沖存儲器。
19. 根據權利要求18所述的存儲器裝置，其中所述第一和第二反熔絲邏輯經配置以分 別將所述第一和第二地址分配給所述第一和第二存儲器單元陣列的各自附近處的 所述第一和第二易失性高速緩沖存儲器。
20. 根據權利要求16所述的存儲器裝置，其中所述第一反熔絲邏輯進一步經配置以在 所述存儲器裝置啟動期間將所述第一地址分配給所述第一易失性高速緩沖存儲器。
21. 根據權利要求18所述的存儲器裝置，其中所述第一和第二反熔絲邏輯經中心設置 且所述第一和第二地址在空間上被分配給所述第一和第二易失性高速緩沖存儲器。
22. —種上面制作有半導體存儲器裝置的半導體襯底，所述半導體存儲器裝置包含第一存儲器單元陣列和第一冗余單元陣列；修復電路，其經配置以非易失性存儲指示所述第一存儲器單元陣列中的至少一個 缺陷存儲器單元的第一地址；第一易失性高速緩沖存儲器，其經配置以存儲對應于指示所述至少一個缺陷存儲 器單元的所述第一地址的第一高速緩存地址，所述修復電路進一步經配置以將指示所述第一存儲器單元陣列的所述至少一個缺陷存儲器單元的所述第一地址分配給 所述存儲器裝置上的所述第一易失性高速緩沖存儲器；以及匹配電路，其經配置以當第一存儲器存取對應于所述第一高速緩存地址時，用來自所述第一冗余單元陣列的至少一個冗余存儲器單元來取代所述第一存儲器單元 陣列中的所述至少一個缺陷存儲器單元。
23. 根據權利要求22所述的半導體襯底，其中所述修復電路包括多個反熔絲；編程邏輯，其經配置以響應于對應于修復存儲器裝置上的一存儲器單元序列的編 程數據而非易失性編程所述多個反熔絲；以及第一反熔絲邏輯，其經配置以非易失性存儲指示第一存儲器單元陣列中的至少一 個缺陷存儲器單元的第一地址，所述第一反熔絲邏輯進一步經配置以將指示所述至 少一個缺陷存儲器單元的所述第一地址分配給所述存儲器裝置上的第一易失性高 速緩沖存儲器。
24. 根據權利要求22所述的半導體襯底，其中所述第一反熔絲邏輯進一步包括并行到 串行電路，其經配置以將所述第一地址串行分配給所述第一易失性高速緩沖存儲 器。
25. 根據權利要求22所述的半導體襯底，其進一步包含第二反熔絲邏輯，其經配置以非易失性存儲指示第二存儲器單元陣列中的至少另 一缺陷存儲器單元的第二地址，所述第二反熔絲邏輯進一步經配置以將指示所述至 少另一缺陷存儲器單元的所述第二地址分配給所述存儲器裝置上的第二易失性高 速緩沖存儲器。
26. 根據權利要求24所述的半導體襯底，其中所述第一和第二反熔絲邏輯經配置以分 別將所述第一和第二地址分配給所述第一和第二存儲器單元陣列的各自附近處的 所述第一和第二易失性高速緩沖存儲器。
27. 根據權利要求22所述的半導體襯底，其中所述第一反熔絲邏輯進一步經配置以在 所述存儲器裝置啟動期間將所述第一地址分配給所述第一易失性高速緩沖存儲器。
28. 根據權利要求24所述的半導體襯底，其中所述第一和第二反熔絲邏輯經中心設置 且所述第一和第二地址在空間上被分配給所述第一和第二易失性高速緩沖存儲器。
29. —種電子系統(tǒng)，其包含輸入裝置、輸出裝置、存儲器裝置和耦合到所述輸入、輸出 和存儲器裝置的處理器裝置，所述輸入、輸出、存儲器和處理器裝置中的至少一者 包括存儲器裝置，所述存儲器裝置包含第一存儲器單元陣列和第一冗余單元陣列；修復電路，其經配置以非易失性存儲指示所述第一存儲器單元陣列中的至少一個 缺陷存儲器單元的第一地址；第一易失性高速緩沖存儲器，其經配置以存儲對應于指示所述至少一個缺陷存儲 器單元的所述第一地址的第一高速緩存地址，所述修復電路進一步經配置以將指示 所述第一存儲器單元陣列的所述至少一個缺陷存儲器單元的所述第一地址分配給 所述存儲器裝置上的所述第一易失性高速緩沖存儲器；以及匹配電路，其經配置以當第一存儲器存取對應于所述第一高速緩存地址時，用來自所述第一冗余單元陣列的至少一個冗余存儲器單元取代所述第一存儲器單元陣 列中的所述至少一個缺陷存儲器單元。
全文摘要
本發(fā)明提供一種用于修復半導體存儲器裝置的設備和方法，其包括第一存儲器單元陣列、第一冗余單元陣列和修復電路，所述修復電路經配置以非易失性地存儲指示所述第一存儲器單元陣列中的至少一個缺陷存儲器單元的第一地址。第一易失性高速緩沖存儲器存儲對應于指示所述至少一個缺陷存儲器單元的所述第一地址的第一高速緩存地址。所述修復電路將指示所述第一存儲器單元陣列的所述至少一個缺陷存儲器單元的所述第一地址分配給所述第一易失性高速緩沖存儲器。當第一存儲器存取對應于所述第一高速緩存地址時，匹配電路用來自所述第一冗余單元陣列的至少一個冗余存儲器單元來取代所述第一存儲器單元陣列中的所述至少一個缺陷存儲器單元。
文檔編號G11C29/00GK101253576SQ200680032046
公開日2008年8月27日 申請日期2006年6月14日 優(yōu)先權日2005年6月29日
發(fā)明者克里斯·G·馬丁, 布倫特·基斯, 特洛伊·A·曼寧 申請人:美光科技公司