[相關(guān)申請(qǐng)]

本申請(qǐng)享有以日本專利申請(qǐng)2016-38942號(hào)(申請(qǐng)日：2016年3月1日)為基礎(chǔ)申請(qǐng)的優(yōu)先權(quán)。本申請(qǐng)通過(guò)參照該基礎(chǔ)申請(qǐng)而包含基礎(chǔ)申請(qǐng)的全部?jī)?nèi)容。

實(shí)施方式涉及一種半導(dǎo)體存儲(chǔ)裝置及存儲(chǔ)器系統(tǒng)。

背景技術(shù)：

已知有如下存儲(chǔ)器系統(tǒng)：具備半導(dǎo)體存儲(chǔ)裝置及控制器，所述半導(dǎo)體存儲(chǔ)裝置具有使用存儲(chǔ)1比特的數(shù)據(jù)的存儲(chǔ)器單元的高速緩存區(qū)域與使用存儲(chǔ)2比特以上的存儲(chǔ)器單元的存儲(chǔ)區(qū)域。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的實(shí)施方式提供一種能夠使動(dòng)作高速化的半導(dǎo)體存儲(chǔ)裝置及存儲(chǔ)器系統(tǒng)。

實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置具備：第1存儲(chǔ)器單元，能夠存儲(chǔ)n比特(n為1以上的自然數(shù))的數(shù)據(jù)；第2存儲(chǔ)器單元，能夠存儲(chǔ)m比特(m為2以上的自然數(shù)，m＞n)的數(shù)據(jù)；以及讀出放大器，對(duì)第1及第2存儲(chǔ)器單元進(jìn)行數(shù)據(jù)的讀取及寫入。在半導(dǎo)體存儲(chǔ)裝置從控制器接收到第1命令時(shí)，讀出放大器將第1數(shù)據(jù)寫入至第1存儲(chǔ)器單元。然后，讀出放大器在寫入后從第1存儲(chǔ)器單元讀取第1數(shù)據(jù)，并將第1數(shù)據(jù)與所讀取出的第1數(shù)據(jù)進(jìn)行比較。在半導(dǎo)體存儲(chǔ)裝置從控制器接收到第2命令的情況下，讀出放大器將從第1存儲(chǔ)器單元讀取出的第1數(shù)據(jù)或從控制器接收到的第2數(shù)據(jù)寫入至第2存儲(chǔ)器單元。

附圖說(shuō)明

圖1是第1實(shí)施方式的存儲(chǔ)器系統(tǒng)的框圖。

圖2是第1實(shí)施方式的存儲(chǔ)器系統(tǒng)所具備的半導(dǎo)體存儲(chǔ)裝置的框圖。

圖3是第1實(shí)施方式的存儲(chǔ)器系統(tǒng)所具備的半導(dǎo)體存儲(chǔ)裝置所包含的存儲(chǔ)器單元陣列及讀出放大器模塊的電路圖。

圖4是第1實(shí)施方式的存儲(chǔ)器系統(tǒng)中的寫入動(dòng)作的流程圖。

圖5是第1實(shí)施方式的存儲(chǔ)器系統(tǒng)中的第1寫入動(dòng)作的流程圖。

圖6是第1實(shí)施方式的存儲(chǔ)器系統(tǒng)中的第1寫入動(dòng)作時(shí)的狀態(tài)讀取結(jié)果。

圖7是存儲(chǔ)在第1實(shí)施方式的存儲(chǔ)器系統(tǒng)所具備的控制器中的錯(cuò)誤訂正標(biāo)記信息的數(shù)據(jù)表。

圖8是第1實(shí)施方式的存儲(chǔ)器系統(tǒng)中的第1寫入動(dòng)作的時(shí)序圖。

圖9是第1實(shí)施方式的存儲(chǔ)器系統(tǒng)中的第1寫入動(dòng)作的指令順序。

圖10是第1實(shí)施方式的存儲(chǔ)器系統(tǒng)中的第2寫入動(dòng)作的流程圖。

圖11是第1實(shí)施方式的存儲(chǔ)器系統(tǒng)中的第2寫入動(dòng)作的指令順序。

圖12是第1實(shí)施方式的存儲(chǔ)器系統(tǒng)中的第2寫入動(dòng)作的說(shuō)明圖。

圖13是第1實(shí)施方式的存儲(chǔ)器系統(tǒng)中的第2寫入動(dòng)作的說(shuō)明圖。

圖14是說(shuō)明第2實(shí)施方式的存儲(chǔ)器系統(tǒng)所具備的半導(dǎo)體存儲(chǔ)裝置所包含的存儲(chǔ)器單元晶體管的閾值分布的圖。

圖15是第2實(shí)施方式的存儲(chǔ)器系統(tǒng)中的第1寫入動(dòng)作的流程圖。

圖16是第2實(shí)施方式的存儲(chǔ)器系統(tǒng)中的第1寫入動(dòng)作時(shí)的狀態(tài)讀取結(jié)果。

圖17是第2實(shí)施方式的存儲(chǔ)器系統(tǒng)中的第2寫入動(dòng)作的流程圖。

圖18是第1實(shí)施方式的存儲(chǔ)器系統(tǒng)中的第2寫入動(dòng)作的指令順序。

具體實(shí)施方式

以下，參照附圖對(duì)實(shí)施方式進(jìn)行說(shuō)明。此外，在以下的說(shuō)明中，對(duì)于具有相同功能及構(gòu)成的要素標(biāo)注共通的參照符號(hào)。

[1]第1實(shí)施方式

以下，對(duì)第1實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置及存儲(chǔ)器系統(tǒng)進(jìn)行說(shuō)明。

[1-1]存儲(chǔ)器系統(tǒng)1的構(gòu)成

首先，使用圖1對(duì)存儲(chǔ)器系統(tǒng)的構(gòu)成進(jìn)行說(shuō)明。在圖1中示出存儲(chǔ)器系統(tǒng)的框圖。如圖1所示，存儲(chǔ)器系統(tǒng)1具備半導(dǎo)體存儲(chǔ)裝置10及控制器20。

半導(dǎo)體存儲(chǔ)裝置10是非易失地存儲(chǔ)數(shù)據(jù)的nand(notand，與非)型閃存。在下文中對(duì)半導(dǎo)體存儲(chǔ)裝置10的構(gòu)成的詳細(xì)內(nèi)容進(jìn)行敘述。

控制器20響應(yīng)來(lái)自外部的主機(jī)機(jī)器的命令而命令半導(dǎo)體存儲(chǔ)裝置10執(zhí)行讀取、寫入及刪除等。另外，控制器20對(duì)半導(dǎo)體存儲(chǔ)裝置10中的存儲(chǔ)器空間進(jìn)行管理。如圖1所示，控制器20具備處理器(cpu)21、內(nèi)置存儲(chǔ)器(ram)22、寄存器23、ecc(errorcheckingandcorrecting，錯(cuò)誤檢查與訂正)電路24、nand接口電路25、緩沖存儲(chǔ)器26及主機(jī)接口電路27。

處理器21對(duì)控制器20整體的動(dòng)作進(jìn)行控制。例如，處理器21響應(yīng)從主機(jī)機(jī)器接收的寫入命令，發(fā)布基于nand接口的寫入命令。該動(dòng)作在讀取及刪除的情況下也同樣。

內(nèi)置存儲(chǔ)器22及寄存器23例如為dram(dynamicrandomaccessmemory，動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)等半導(dǎo)體存儲(chǔ)器，且被用作處理器21的作業(yè)區(qū)域。內(nèi)置存儲(chǔ)器22保存用來(lái)管理半導(dǎo)體存儲(chǔ)裝置10的固件或各種管理表等。寄存器23保存在高速緩存寫入動(dòng)作時(shí)從半導(dǎo)體存儲(chǔ)裝置10接收的錯(cuò)誤訂正標(biāo)記。

ecc電路24進(jìn)行數(shù)據(jù)的錯(cuò)誤訂正(ecc：errorcheckingandcorrecting)處理。具體來(lái)說(shuō)，ecc電路24在寫入數(shù)據(jù)時(shí)基于寫入數(shù)據(jù)而產(chǎn)生奇偶校驗(yàn)(parity)。然后，ecc電路24在讀取數(shù)據(jù)時(shí)根據(jù)奇偶校驗(yàn)產(chǎn)生校驗(yàn)子來(lái)檢測(cè)錯(cuò)誤，并對(duì)所檢測(cè)出的錯(cuò)誤進(jìn)行訂正。

nand接口電路25與半導(dǎo)體存儲(chǔ)裝置10連接，并負(fù)責(zé)與半導(dǎo)體存儲(chǔ)裝置10的通信。例如，nand接口電路25根據(jù)處理器21的指示將指令cmd、地址信息add及數(shù)據(jù)dat發(fā)送至半導(dǎo)體存儲(chǔ)裝置10。另外，nand接口電路25從半導(dǎo)體存儲(chǔ)裝置10接收狀態(tài)信息sts及數(shù)據(jù)dat。該狀態(tài)信息sts例如包含錯(cuò)誤訂正標(biāo)記或待命/忙碌信息。錯(cuò)誤訂正標(biāo)記及待命/忙碌信息的詳細(xì)內(nèi)容在下文中進(jìn)行敘述。

緩沖存儲(chǔ)器26暫時(shí)保存控制器20從半導(dǎo)體存儲(chǔ)裝置10及主機(jī)機(jī)器接收的數(shù)據(jù)等。

主機(jī)接口電路27經(jīng)由未圖示的主機(jī)總線與主機(jī)機(jī)器連接，并負(fù)責(zé)與主機(jī)機(jī)器的通信。例如，主機(jī)接口電路27將從主機(jī)機(jī)器接收的命令及數(shù)據(jù)分別傳輸至處理器21及緩沖存儲(chǔ)器26。

此外，也可為在所述構(gòu)成中未設(shè)置ecc電路24，處理器21具有ecc電路24的功能。另外，內(nèi)置存儲(chǔ)器22及寄存器23也可由1個(gè)半導(dǎo)體存儲(chǔ)器構(gòu)成。另外，nand總線所含之信號(hào)線dq的條數(shù)并不限定于此，可以進(jìn)行各種變更。

[1-1-1]半導(dǎo)體存儲(chǔ)裝置10的構(gòu)成

接下來(lái)，使用圖2對(duì)半導(dǎo)體存儲(chǔ)裝置10的構(gòu)成進(jìn)行說(shuō)明。在圖2中示出半導(dǎo)體存儲(chǔ)裝置10的框圖。如圖2所示，半導(dǎo)體存儲(chǔ)裝置10具備存儲(chǔ)器單元陣列11、讀出放大器模塊12、行解碼器13、輸入輸出電路14、寄存器15、邏輯控制電路16、定序器17、待命/忙碌控制電路18及電壓產(chǎn)生電路19。

存儲(chǔ)器單元陣列11具備多個(gè)區(qū)塊blk，在圖2中例示多個(gè)區(qū)塊blk中的區(qū)塊blk0～blk3。區(qū)塊blk是與比特線及字線建立關(guān)聯(lián)的多個(gè)非易失性存儲(chǔ)器單元的集合，例如成為數(shù)據(jù)的刪除單位。在半導(dǎo)體存儲(chǔ)裝置10中，例如區(qū)塊blk0被用作高速緩存區(qū)域，區(qū)塊blk1～blk3被用作存儲(chǔ)區(qū)域。

高速緩存區(qū)域是暫時(shí)保存寫入數(shù)據(jù)的存儲(chǔ)區(qū)域。該高速緩存區(qū)域應(yīng)用使存儲(chǔ)器單元存儲(chǔ)1比特的數(shù)據(jù)的slc(single-levelcell，單級(jí)單元)方式。相對(duì)于此，存儲(chǔ)區(qū)域是每單位面積的存儲(chǔ)容量大于高速緩存區(qū)域的存儲(chǔ)區(qū)域，是數(shù)據(jù)的保存區(qū)域。該存儲(chǔ)區(qū)域應(yīng)用使存儲(chǔ)器單元存儲(chǔ)2比特以上的數(shù)據(jù)的mlc(multi-levelcell，多級(jí)單元)方式。因此，關(guān)于高速地寫入數(shù)據(jù)，高速緩存區(qū)域比存儲(chǔ)區(qū)域更優(yōu)異。相對(duì)于此，就保存大容量的數(shù)據(jù)的方面來(lái)說(shuō)，存儲(chǔ)區(qū)域比高速緩存區(qū)域更優(yōu)異。

因此，在從控制器20接收數(shù)據(jù)的寫入命令時(shí)，數(shù)據(jù)首先被暫時(shí)寫入至高速緩存區(qū)域。其后，在任意時(shí)間點(diǎn)(例如空白時(shí)間)將寫入至高速緩存區(qū)域的數(shù)據(jù)傳輸至存儲(chǔ)區(qū)域。由此，能夠兼顧數(shù)據(jù)的高速寫入與大容量化。

本實(shí)施方式是以應(yīng)用使存儲(chǔ)區(qū)域的存儲(chǔ)器單元存儲(chǔ)3比特的數(shù)據(jù)的tlc(triple-levelcell，三級(jí)單元)方式的情況為例進(jìn)行說(shuō)明。

讀出放大器模塊12從存儲(chǔ)器單元陣列11讀取數(shù)據(jù)dat，并視需要經(jīng)由輸入輸出電路14將所讀取出的數(shù)據(jù)dat輸出至控制器20。另外，讀出放大器模塊12將從控制器20經(jīng)由輸入輸出電路14接收的寫入數(shù)據(jù)dat傳輸至存儲(chǔ)器單元陣列11。

行解碼器13選擇與進(jìn)行讀取及寫入的對(duì)象的存儲(chǔ)器單元對(duì)應(yīng)的字線。然后，行解碼器13對(duì)所選擇的字線及非選擇的字線分別施加所需的電壓。

輸入輸出電路14從控制器20接收指令cmd、地址信息add及寫入數(shù)據(jù)dat，并分別傳輸至指令寄存器15c、地址寄存器15b及讀出放大器模塊12。另外，輸入輸出電路14將從狀態(tài)寄存器15a及讀出放大器模塊12傳輸?shù)臓顟B(tài)信息sts及讀出數(shù)據(jù)dat發(fā)送至控制器20。所述多個(gè)輸入輸出信號(hào)例如經(jīng)由8比特寬的輸入輸出端子i/o1～i/o8而被收發(fā)。以下，將收發(fā)該8比特的數(shù)據(jù)的各條信號(hào)線稱為信號(hào)線dq0～dq7。

寄存器15包含狀態(tài)寄存器15a、地址寄存器15b、指令寄存器15c。狀態(tài)寄存器15a保存狀態(tài)信息sts。另外，狀態(tài)寄存器15a根據(jù)定序器17的指示而將該狀態(tài)信息sts傳輸至輸入輸出電路14。地址寄存器15b保存地址信息add。并且，地址寄存器15b將地址信息add所包含之列地址信號(hào)ca及行地址信號(hào)ra分別傳輸至讀出放大器模塊12及行解碼器13。指令寄存器15c保存指令cmd。并且，指令寄存器15c將指令cmd傳輸至定序器17。

邏輯控制電路16從控制器20接收各種控制信號(hào)以控制輸入輸出電路14及定序器17。作為該控制信號(hào)，例如使用芯片使能信號(hào)/ce、指令鎖存使能信號(hào)cle、地址鎖存使能信號(hào)ale、寫入使能信號(hào)/we、讀取使能信號(hào)/re及寫入保護(hù)信號(hào)/wp。信號(hào)/ce是用來(lái)使半導(dǎo)體存儲(chǔ)裝置10使能的信號(hào)。信號(hào)cle及ale分別是將輸入信號(hào)為指令及地址信號(hào)通知給輸入輸出電路14的信號(hào)。信號(hào)/we及/re分別是例如對(duì)輸入輸出電路14指示經(jīng)由輸入輸出端子i/o1～i/o8輸入及輸出信號(hào)的信號(hào)。信號(hào)/wp例如是用來(lái)在接通/斷開電源時(shí)使半導(dǎo)體存儲(chǔ)裝置10為保護(hù)狀態(tài)的信號(hào)。

定序器17控制半導(dǎo)體存儲(chǔ)裝置10整體的動(dòng)作。具體來(lái)說(shuō)，定序器17基于從指令寄存器15c傳輸?shù)闹噶頲md來(lái)控制讀出放大器模塊12、行解碼器13、電壓產(chǎn)生電路19等，而執(zhí)行數(shù)據(jù)的寫入、讀取動(dòng)作等。

待命/忙碌控制電路18基于定序器17的動(dòng)作狀態(tài)產(chǎn)生待命/忙碌信號(hào)ry/(/by)，并將該信號(hào)發(fā)送至控制器20。信號(hào)ry/(/by)是將半導(dǎo)體存儲(chǔ)裝置10為待命狀態(tài)(受理來(lái)自控制器20的命令的狀態(tài))抑或是忙碌狀態(tài)(未受理來(lái)自控制器20的命令的狀態(tài))通知給控制器20的信號(hào)。另外，信號(hào)ry/(/by)是通過(guò)由待命/忙碌控制電路18控制連接在其輸出的晶體管tr的接通斷開而產(chǎn)生。例如，信號(hào)ry/(/by)在半導(dǎo)體存儲(chǔ)裝置10讀取數(shù)據(jù)等的動(dòng)作中被設(shè)為“l(fā)”電平(忙碌狀態(tài))，當(dāng)這些動(dòng)作結(jié)束時(shí)被設(shè)為“h”電平(待命狀態(tài))。

電壓產(chǎn)生電路19產(chǎn)生適合于存儲(chǔ)器單元陣列11、讀出放大器模塊12及行解碼器13的電壓。

此外，存儲(chǔ)器單元陣列11所具備的區(qū)塊blk數(shù)并不限定于此，可以設(shè)為任意的數(shù)量。另外，在多個(gè)區(qū)塊blk中，被分配至高速緩存區(qū)域的區(qū)塊blk的個(gè)數(shù)與被分配至存儲(chǔ)區(qū)域的區(qū)塊blk的個(gè)數(shù)也并不限定于此，可以分別設(shè)為任意的數(shù)量。

另外，作為控制器20獲知半導(dǎo)體存儲(chǔ)裝置10的動(dòng)作狀態(tài)的機(jī)構(gòu)，也可以不使用待命/忙碌控制電路18。在該情況下，定序器17將與待命/忙碌信號(hào)對(duì)應(yīng)的待命/忙碌信息存儲(chǔ)至狀態(tài)寄存器15a。因此，如果控制器20發(fā)布狀態(tài)讀取指令，那么該信息從狀態(tài)寄存器15a被讀出，并從輸入輸出電路14被輸出。由此，控制器20能夠獲知半導(dǎo)體存儲(chǔ)裝置10的動(dòng)作狀態(tài)。

[1-1-2]區(qū)塊blk的構(gòu)成

接下來(lái)，使用圖3對(duì)區(qū)塊blk的構(gòu)成進(jìn)行說(shuō)明。在圖3中示出區(qū)塊blk及讀出放大器模塊12的電路圖。如圖3所示，區(qū)塊blk具備多個(gè)nand串ns。

各nand串ns與比特線bl0～bl(l－1)((l－1)為1以上的自然數(shù))對(duì)應(yīng)地設(shè)置，例如包含8個(gè)存儲(chǔ)器單元晶體管mt(mt0～mt7)及選擇晶體管st1、st2。

存儲(chǔ)器單元晶體管mt具備控制柵極及電荷儲(chǔ)存層，且非易失地保存數(shù)據(jù)。另外，存儲(chǔ)器單元晶體管mt串聯(lián)連接在選擇晶體管st1的源極與選擇晶體管st2的漏極之間。同一區(qū)塊內(nèi)的選擇晶體管st1及st2的柵極分別共通地連接在選擇柵極線sgd及sgs。同樣地，同一區(qū)塊內(nèi)的存儲(chǔ)器單元晶體管mt0～mt7的控制柵極分別共通地連接在字線wl0～wl7。

另外，在存儲(chǔ)器單元陣列11內(nèi)位于同一列的nand串ns的選擇晶體管st1的漏極共通地連接在比特線bl。也就是說(shuō)，比特線bl將多個(gè)區(qū)塊blk間位于同一列的nand串ns共通地連接。進(jìn)而，多個(gè)選擇晶體管st2的源極共通地連接在源極線sl。

在以上構(gòu)成中，將連接在共通的字線wl的多個(gè)存儲(chǔ)器單元所保存的1比特?cái)?shù)據(jù)的集合稱為“頁(yè)”。因此，在應(yīng)用slc方式的情況下，在連接在1條字線wl的多個(gè)存儲(chǔ)器單元的集合中存儲(chǔ)1頁(yè)量的數(shù)據(jù)。另一方面，在應(yīng)用tlc方式的情況下，各存儲(chǔ)器單元能夠保存3比特?cái)?shù)據(jù)，因此在連接在1條字線wl的多個(gè)存儲(chǔ)器單元的集合中存儲(chǔ)了3頁(yè)量的數(shù)據(jù)(作為3比特中的上位比特?cái)?shù)據(jù)的集合的上位頁(yè)、作為中位比特?cái)?shù)據(jù)的集合的中位頁(yè)、及作為下位比特?cái)?shù)據(jù)的集合的下位頁(yè)這3頁(yè))。

換句話說(shuō)，所謂“頁(yè)”，也可以定義為由連接在同一字線的存儲(chǔ)器單元所形成的存儲(chǔ)器空間的一部分。數(shù)據(jù)的寫入及讀取可以針對(duì)每一該頁(yè)進(jìn)行(將該方式稱為page-by-pagereading/writing(逐頁(yè)讀取/寫入))。在該情況下，每次寫入或讀取1頁(yè)數(shù)據(jù)時(shí)，控制器20均對(duì)半導(dǎo)體存儲(chǔ)裝置10發(fā)布指令。

或者，數(shù)據(jù)的寫入及讀取也可以針對(duì)每條字線wl進(jìn)行。在該情況下，應(yīng)用slc方式時(shí)的動(dòng)作與針對(duì)每頁(yè)進(jìn)行的情況相同，但在應(yīng)用tlc方式的情況下，通過(guò)1次指令輸入而統(tǒng)括地寫入或讀取被分配至1條字線wl的3頁(yè)量的數(shù)據(jù)(將該方式稱為sequentialreading/writing(順序讀取/寫入))。

以下，以page-by-pagereading/writing的情況為例進(jìn)行說(shuō)明，但在sequentialreading/writing的情況下也可以應(yīng)用。

此外，在所述構(gòu)成中，1個(gè)nand串ns所包含的存儲(chǔ)器單元晶體管mt的數(shù)量并不限定于此，可以設(shè)為任意的數(shù)量。

[1-1-3]讀出放大器模塊12的構(gòu)成

接下來(lái)，接著使用圖3對(duì)讀出放大器模塊12的構(gòu)成進(jìn)行說(shuō)明。如圖3所示，讀出放大器模塊12具備設(shè)置在每條比特線bl的讀出放大器單元sau(sau0～sau(l－1))。并且，各讀出放大器單元sau具備讀出放大器部sa、鎖存電路sdl、dl1、dl2及xdl、以及運(yùn)算部op。這些讀出放大器部sa、鎖存電路sdl、dl1、dl2及xdl、以及運(yùn)算部op是以能夠相互收發(fā)數(shù)據(jù)的方式連接。

讀出放大器部sa在讀取時(shí)讀出已被讀取至對(duì)應(yīng)的比特線bl的數(shù)據(jù)，并判斷讀取數(shù)據(jù)是“0”還是“1”。另外，在寫入時(shí)，基于寫入數(shù)據(jù)對(duì)比特線bl施加電壓。

鎖存電路sdl、dl1及dl2暫時(shí)保存讀取數(shù)據(jù)及寫入數(shù)據(jù)。讀取時(shí)讀出放大器部sa所確定的讀取數(shù)據(jù)、及寫入時(shí)被傳輸至鎖存電路xdl的寫入數(shù)據(jù)例如被傳輸至鎖存電路sdl、dl1及dl2的任一個(gè)。

鎖存電路xdl用于讀出放大器單元sau與控制器20之間的數(shù)據(jù)的輸入輸出。也就是說(shuō)，從控制器20接收的數(shù)據(jù)經(jīng)由鎖存電路xdl傳輸至鎖存電路sdl、dl1或者dl2、或讀出放大器部sa。另外，鎖存電路sdl、dl1或者dl2、或讀出放大器部sa的數(shù)據(jù)經(jīng)由鎖存電路xdl傳輸至控制器20。

運(yùn)算部op基于保存在鎖存電路sdl、dl1及dl2的數(shù)據(jù)進(jìn)行與門(and)運(yùn)算、與非門(nand)運(yùn)算、或門(or)運(yùn)算、或非門(nor)運(yùn)算、及異或非門(xnor)運(yùn)算等各種邏輯運(yùn)算。

此外，讀出放大器單元sau所具備的鎖存電路的個(gè)數(shù)并不限定于此。例如，基于1個(gè)存儲(chǔ)器單元所存儲(chǔ)的比特?cái)?shù)進(jìn)行設(shè)定。另外，也可以不在讀出放大器單元sau設(shè)置運(yùn)算部op。在該情況下，運(yùn)算部op的功能是通過(guò)鎖存電路sdl、dl1及dl2間的數(shù)據(jù)傳輸而實(shí)現(xiàn)。

[1-2]寫入動(dòng)作

[1-2-1]寫入動(dòng)作的概略

接下來(lái)，使用圖4對(duì)存儲(chǔ)器系統(tǒng)1的寫入動(dòng)作的概略進(jìn)行說(shuō)明。在圖4中示出存儲(chǔ)器系統(tǒng)1中的寫入動(dòng)作的流程圖。

首先，半導(dǎo)體存儲(chǔ)裝置10將從控制器20傳輸?shù)妮斎霐?shù)據(jù)以slc方式寫入至高速緩存區(qū)域(步驟s10)。接下來(lái)，半導(dǎo)體存儲(chǔ)裝置10將在步驟s10中寫入至高速緩存區(qū)域的3頁(yè)量的數(shù)據(jù)從該高速緩存區(qū)域讀取出(步驟s11)。此處從高速緩存區(qū)域讀取出的頁(yè)數(shù)是基于應(yīng)用于存儲(chǔ)區(qū)域的寫入方式而設(shè)定，且與在存儲(chǔ)區(qū)域中1個(gè)存儲(chǔ)器單元能夠存儲(chǔ)的數(shù)據(jù)的比特?cái)?shù)對(duì)應(yīng)。在本例的情況下，存儲(chǔ)區(qū)域應(yīng)用tlc方式，因此從高速緩存區(qū)域讀取3頁(yè)量的數(shù)據(jù)。

接下來(lái)，半導(dǎo)體存儲(chǔ)裝置10將從高速緩存區(qū)域讀取出的3頁(yè)量的數(shù)據(jù)以tlc方式寫入至存儲(chǔ)區(qū)域(步驟s12)。

接下來(lái)，半導(dǎo)體存儲(chǔ)裝置10確認(rèn)從控制器20傳輸?shù)娜枯斎霐?shù)據(jù)是否被寫入至存儲(chǔ)區(qū)域(步驟s13)。在全部輸入數(shù)據(jù)未被寫入至存儲(chǔ)區(qū)域的情況下(步驟s13、no(否))，返回至步驟s11，半導(dǎo)體存儲(chǔ)裝置10進(jìn)行剩余輸入數(shù)據(jù)的寫入處理。此處，在剩余輸入數(shù)據(jù)量小于3頁(yè)的情況下，將剩余的1頁(yè)或2頁(yè)量的數(shù)據(jù)從高速緩存區(qū)域讀出，并將讀出的數(shù)據(jù)的1比特或2比特量以tlc方式寫入至存儲(chǔ)區(qū)域。另一方面，在全部輸入數(shù)據(jù)已被寫入至存儲(chǔ)區(qū)域的情況下(步驟s13、yes(是))，存儲(chǔ)器系統(tǒng)1結(jié)束寫入動(dòng)作。

如上所述，在存儲(chǔ)器系統(tǒng)1的寫入動(dòng)作中，半導(dǎo)體存儲(chǔ)裝置10將從控制器20輸入的數(shù)據(jù)首先寫入至高速緩存區(qū)域。接下來(lái)，半導(dǎo)體存儲(chǔ)裝置10在結(jié)束對(duì)高速緩存區(qū)域的寫入后，將寫入的數(shù)據(jù)從高速緩存區(qū)域讀取并寫回至存儲(chǔ)區(qū)域。

在以上的動(dòng)作中，將步驟s10中的數(shù)據(jù)的寫入稱作第1寫入動(dòng)作，將步驟s11及s12稱作第2寫入動(dòng)作，以下對(duì)這些動(dòng)作的詳細(xì)內(nèi)容進(jìn)行說(shuō)明。

[1-2-2]第1寫入動(dòng)作

[1-2-2-1]第1寫入動(dòng)作的詳細(xì)內(nèi)容

首先，使用圖5對(duì)第1寫入動(dòng)作的詳細(xì)內(nèi)容進(jìn)行說(shuō)明。在圖5中示出第1寫入動(dòng)作的流程圖。

如圖5所示，首先，控制器20將寫入指令、地址及1頁(yè)量的數(shù)據(jù)發(fā)送至半導(dǎo)體存儲(chǔ)裝置10(步驟s30)。那么，在接收了這些信號(hào)的半導(dǎo)體存儲(chǔ)裝置10中，定序器17控制讀出放大器模塊12及行解碼器13等，并將所接收的1頁(yè)量的數(shù)據(jù)以slc方式寫入至高速緩存區(qū)域的存儲(chǔ)器單元(步驟s20)。該slc方式的寫入動(dòng)作也包含寫入數(shù)據(jù)后的錯(cuò)誤確認(rèn)動(dòng)作。所謂錯(cuò)誤確認(rèn)動(dòng)作是指通過(guò)讀取所寫入的數(shù)據(jù)并將其與保存在讀出放大器內(nèi)的寫入數(shù)據(jù)進(jìn)行比較而判斷是否產(chǎn)生寫入錯(cuò)誤的動(dòng)作。錯(cuò)誤確認(rèn)動(dòng)作的詳細(xì)內(nèi)容在下文中進(jìn)行敘述。

在步驟s20之后，如果半導(dǎo)體存儲(chǔ)裝置從忙碌狀態(tài)轉(zhuǎn)變成待命狀態(tài)，那么控制器發(fā)布狀態(tài)讀取指令“xxh”(步驟s31)，并將其保存在半導(dǎo)體存儲(chǔ)裝置10的指令寄存器15c。指令“xxh”是命令包含錯(cuò)誤訂正標(biāo)記的狀態(tài)信息的讀取的指令。當(dāng)指令“xxh”被儲(chǔ)存至寄存器15c時(shí)，定序器17從狀態(tài)寄存器15a讀取包含錯(cuò)誤訂正標(biāo)記的狀態(tài)信息(步驟s21)。

使用圖6對(duì)在所述步驟s21中讀取的狀態(tài)信息進(jìn)行說(shuō)明。如圖示那樣，狀態(tài)信息例如為8比特的數(shù)據(jù)，且包含錯(cuò)誤訂正標(biāo)記及待命/忙碌信息。也就是說(shuō)，錯(cuò)誤訂正標(biāo)記保存在8比特?cái)?shù)據(jù)的最上位比特，待命/忙碌信息保存在最下位比特。在本例中，未使用第2比特至第7比特，但這些比特中也可以包含其它信息。

錯(cuò)誤訂正標(biāo)記例如在不需要進(jìn)行對(duì)象頁(yè)的錯(cuò)誤訂正的情況下變成“0”，在需要進(jìn)行對(duì)象頁(yè)的錯(cuò)誤訂正的情況下變成“1”。待命/忙碌信息表示半導(dǎo)體存儲(chǔ)裝置10能否從控制器20接收指令，例如在半導(dǎo)體存儲(chǔ)裝置10為忙碌狀態(tài)的情況下變成“0”，在待命狀態(tài)的情況下變成“1”。

并且，所述8比特?cái)?shù)據(jù)從最上位比特依序與信號(hào)線dq0～dq7配對(duì)，并使用這些信號(hào)線將其輸出至控制器20(步驟s22)。然后，控制器20將所接收的狀態(tài)信息所含的錯(cuò)誤訂正標(biāo)記以表的形式保存在寄存器23(步驟s32)。

使用圖7對(duì)所述步驟s32中由錯(cuò)誤訂正標(biāo)記而產(chǎn)生的表進(jìn)行說(shuō)明。圖7是表的概念圖，存儲(chǔ)器單元陣列11的高速緩存區(qū)域具備分別包含n(n為1以上的自然數(shù))頁(yè)pg的m個(gè)(m為1以上的自然數(shù))區(qū)塊blk，并將該高速緩存區(qū)域的錯(cuò)誤訂正標(biāo)記制成表。

如圖示那樣，表是(n×m)的矩陣，列表示字線wl的位置(頁(yè)pg0～pg(n－1))，行表示區(qū)塊blk的位置(區(qū)塊blk0～blk(m－1))。

例如，在區(qū)塊blk0中不包含需要錯(cuò)誤訂正的頁(yè)的情況下，如圖7所示，與區(qū)塊blk0對(duì)應(yīng)的列中全部保存“0”。另一方面，在區(qū)塊blk1中第(n－2)頁(yè)pg(n－2)中需要錯(cuò)誤訂正的情況下，如圖7所示，與區(qū)塊blk1的頁(yè)pg(n－2)對(duì)應(yīng)的單元中保存“1”，與其它不需要錯(cuò)誤訂正的頁(yè)pg對(duì)應(yīng)的單元中保存“0”。以下的區(qū)塊blk也同樣。

該表例如是通過(guò)處理器21的處理而制作。具體來(lái)說(shuō)，首先，nand接口電路25將從半導(dǎo)體存儲(chǔ)裝置10接收的狀態(tài)信息傳輸至緩沖存儲(chǔ)器26。接下來(lái)，處理器21從存儲(chǔ)在緩沖存儲(chǔ)器26中的狀態(tài)信息中提取錯(cuò)誤訂正標(biāo)記。接下來(lái)，處理器21將所提取的錯(cuò)誤訂正標(biāo)記與對(duì)應(yīng)的字線wl及區(qū)塊blk建立關(guān)聯(lián)而制成表，并將其保存在寄存器23。

并且，通過(guò)參照該表，處理器21能夠獲得哪一區(qū)塊的哪一頁(yè)中需要錯(cuò)誤訂正的信息。

在步驟s22之后，在已寫入的數(shù)據(jù)并非為最后1頁(yè)量的情況下(步驟s23、否)，返回至步驟s20，半導(dǎo)體存儲(chǔ)裝置10進(jìn)行剩余輸入數(shù)據(jù)的寫入處理。另一方面，在已寫入的數(shù)據(jù)為最后1頁(yè)量的情況下(步驟s23、是)，存儲(chǔ)器系統(tǒng)1結(jié)束第1寫入動(dòng)作。

[1-2-2-2]錯(cuò)誤確認(rèn)動(dòng)作

接下來(lái)，使用圖8對(duì)錯(cuò)誤確認(rèn)動(dòng)作的詳細(xì)內(nèi)容進(jìn)行說(shuō)明。在圖8中示出第1寫入動(dòng)作的時(shí)序圖，且示出各動(dòng)作的處理狀態(tài)與保存在鎖存電路sdl、dl1及xdl的數(shù)據(jù)。

如圖8所示，第1寫入動(dòng)作大體包含寫入動(dòng)作與錯(cuò)誤確認(rèn)動(dòng)作。以下，為了與包含第1寫入動(dòng)作及第2寫入動(dòng)作的“廣義的寫入動(dòng)作”進(jìn)行區(qū)分，將第1寫入動(dòng)作所含的寫入動(dòng)作稱為“狹義的寫入動(dòng)作”。

首先，在時(shí)刻t0，開始進(jìn)行基于slc方式的狹義的寫入動(dòng)作。該寫入例如包含3次編程循環(huán)操作及在3次編程循環(huán)操作后進(jìn)行的檢測(cè)動(dòng)作。編程循環(huán)操作是編程動(dòng)作與編程驗(yàn)證動(dòng)作的組合，所述編程動(dòng)作是將電子注入至電荷儲(chǔ)存層而使閾值電壓變動(dòng)(如果是非寫入對(duì)象單元，那么例如通過(guò)自升壓技術(shù)等而抑制閾值電壓的變動(dòng))，所述編程驗(yàn)證動(dòng)作判斷通過(guò)該編程動(dòng)作而變動(dòng)后的閾值電壓是否處于適當(dāng)?shù)碾娖?。另外，檢測(cè)動(dòng)作是如下動(dòng)作：對(duì)第3次編程循環(huán)操作中的驗(yàn)證動(dòng)作結(jié)果進(jìn)行確認(rèn)，并判斷驗(yàn)證失敗的比特?cái)?shù)(失敗比特?cái)?shù))是否變成某閾值以上。

如圖示那樣，在重復(fù)進(jìn)行編程循環(huán)操作的期間，鎖存電路sdl保存驗(yàn)證結(jié)果，鎖存電路dl1保存對(duì)所選擇的頁(yè)的寫入數(shù)據(jù)，鎖存電路xdl保存寫入至下一頁(yè)的數(shù)據(jù)。

接下來(lái)，在時(shí)刻t1，定序器17參照讀出放大器模塊的鎖存電路sdl確認(rèn)失敗比特?cái)?shù)。此處，在失敗比特?cái)?shù)變成閾值以上的情況下，返回至?xí)r刻t0，并再次進(jìn)行編程循環(huán)操作。另一方面，在失敗比特?cái)?shù)小于閾值的情況下，移行至?xí)r刻t2的動(dòng)作。此外，確認(rèn)該失敗比特?cái)?shù)的動(dòng)作可以在每次編程循環(huán)操作中執(zhí)行，也可以在規(guī)定次數(shù)的編程循環(huán)操作后執(zhí)行。另外，在執(zhí)行了規(guī)定次數(shù)的該確認(rèn)動(dòng)作后失敗比特?cái)?shù)小于閾值的情況下，定序器17將對(duì)象頁(yè)的寫入設(shè)為失敗，并將表示該頁(yè)的寫入失敗的信息保存在狀態(tài)寄存器15a。

接下來(lái)，在時(shí)刻t2，定序器17開始進(jìn)行錯(cuò)誤確認(rèn)動(dòng)作。錯(cuò)誤確認(rèn)動(dòng)作大體包含讀取動(dòng)作、數(shù)據(jù)運(yùn)算動(dòng)作及檢測(cè)動(dòng)作這3個(gè)步驟。以下，對(duì)它們的詳細(xì)內(nèi)容進(jìn)行說(shuō)明。

如圖示那樣，首先，在時(shí)刻t2，定序器17開始進(jìn)行讀取動(dòng)作。也就是說(shuō)，各讀出放大器單元sau將寫入數(shù)據(jù)保存在鎖存電路dl1，并直接將剛寫入的數(shù)據(jù)(在時(shí)刻t0～t1寫入的數(shù)據(jù))從存儲(chǔ)器單元陣列11讀出。從存儲(chǔ)器單元陣列11讀出的數(shù)據(jù)被保存在鎖存電路sdl。

接下來(lái)，在時(shí)刻t3，開始進(jìn)行數(shù)據(jù)運(yùn)算動(dòng)作。也就是說(shuō)，各讀出放大器單元sau的運(yùn)算部op進(jìn)行保存在鎖存電路sdl的數(shù)據(jù)與保存在鎖存電路dl1的數(shù)據(jù)的xnor運(yùn)算。也就是說(shuō)，運(yùn)算部op判定寫入數(shù)據(jù)與來(lái)自寫入對(duì)象頁(yè)的讀取數(shù)據(jù)是否一致。該運(yùn)算結(jié)果被保存在鎖存電路dl1，此處，表示運(yùn)算結(jié)果不一致的比特表示在讀取時(shí)被作為錯(cuò)誤而檢測(cè)出的可能性高。

接下來(lái)，在時(shí)刻t4，開始進(jìn)行檢測(cè)動(dòng)作。也就是說(shuō)，定序器17對(duì)表示xnor運(yùn)算結(jié)果不一致的讀出放大器單元sau的數(shù)量(錯(cuò)誤比特?cái)?shù))進(jìn)行確認(rèn)。具體來(lái)說(shuō)，定序器17在該錯(cuò)誤比特?cái)?shù)小于閾值的情況下，將錯(cuò)誤訂正標(biāo)記設(shè)為“0”(無(wú)需對(duì)象頁(yè)的錯(cuò)誤訂正)，在錯(cuò)誤比特?cái)?shù)超過(guò)閾值的情況下，將錯(cuò)誤訂正標(biāo)記設(shè)為“1”(必需對(duì)象頁(yè)的錯(cuò)誤訂正)。該錯(cuò)誤訂正標(biāo)記如上所述那樣存儲(chǔ)在狀態(tài)寄存器15a。

此外，在所述動(dòng)作中保存各數(shù)據(jù)的鎖存電路并不限定于此，可以進(jìn)行各種變更。例如，也可以使xnor運(yùn)算結(jié)果保存在未圖示的鎖存電路dl2。

[1-2-2-3]第1寫入動(dòng)作的指令順序

接下來(lái)，使用圖9對(duì)第1寫入動(dòng)作的指令順序進(jìn)行說(shuō)明。在圖9中示出第1寫入動(dòng)作的指令順序的一例。以下，以將3頁(yè)量的數(shù)據(jù)寫入至高速緩存區(qū)域的情況為例進(jìn)行說(shuō)明。此外，在以下的說(shuō)明中，由控制器20發(fā)布的地址及指令分別被存儲(chǔ)在地址寄存器15b及指令寄存器15c。

如圖9所示，首先控制器20發(fā)布指令“a2h”，并發(fā)送至半導(dǎo)體存儲(chǔ)裝置10。指令“a2h”是對(duì)半導(dǎo)體存儲(chǔ)裝置10命令以slc方式進(jìn)行處理的指令。接下來(lái)，控制器20發(fā)布寫入指令“80h”，并發(fā)送至半導(dǎo)體存儲(chǔ)裝置10。指令“80h”是命令寫入的指令。

接下來(lái)，控制器20例如跨及5個(gè)循環(huán)發(fā)布地址信息add，并發(fā)送至半導(dǎo)體存儲(chǔ)裝置10。該地址信息add是指定高速緩存區(qū)域的地址的信息。接下來(lái)，控制器20跨及多個(gè)循環(huán)將寫入數(shù)據(jù)din輸出至半導(dǎo)體存儲(chǔ)裝置10(圖5、步驟s30)。此處所輸出的數(shù)據(jù)din合計(jì)相當(dāng)于1頁(yè)量的數(shù)據(jù)，例如被保存在讀出放大器模塊12的鎖存電路xdl。

接下來(lái)，控制器20發(fā)布指令“10h”，并發(fā)送至半導(dǎo)體存儲(chǔ)裝置10。指令“10h”是基于剛發(fā)送來(lái)的地址信息及數(shù)據(jù)din而用來(lái)使半導(dǎo)體存儲(chǔ)裝置10執(zhí)行數(shù)據(jù)寫入的指令。如果指令“10h”被保存至寄存器15c，那么定序器17控制讀出放大器模塊12及行解碼器13等，并開始進(jìn)行包含錯(cuò)誤確認(rèn)動(dòng)作的slc方式的寫入動(dòng)作(圖5、步驟s20)。此時(shí)，讀出放大器模塊12對(duì)寄存器內(nèi)的地址信息中的列地址信號(hào)ca進(jìn)行解碼，并將保存在鎖存電路xdl的數(shù)據(jù)din傳輸至各比特線bl。另外，行解碼器13對(duì)寄存器內(nèi)的地址信息中的行地址信息ra進(jìn)行解碼，并對(duì)選擇字線及非選擇字線施加所需的電壓。此時(shí)，待命/忙碌控制電路18將待命/忙碌信號(hào)設(shè)為“l(fā)”電平，并將半導(dǎo)體存儲(chǔ)裝置10為忙碌狀態(tài)通知給控制器20。接下來(lái)，如果半導(dǎo)體存儲(chǔ)裝置10結(jié)束寫入動(dòng)作，那么待命/忙碌控制電路18將待命/忙碌信號(hào)設(shè)為“h”電平，并將半導(dǎo)體存儲(chǔ)裝置10為待命狀態(tài)通知給控制器20。圖示的tprog(slc)表示進(jìn)行該slc方式的寫入動(dòng)作的期間。

接下來(lái)，控制器20發(fā)布指令“xxh”，并將其發(fā)送至半導(dǎo)體存儲(chǔ)裝置10(圖5、步驟s31)。指令“xxh”是用來(lái)從狀態(tài)寄存器15a讀取狀態(tài)信息的指令。如果指令“xxh”被保存至寄存器15c，那么定序器17讀取存儲(chǔ)在寄存器15a的包含錯(cuò)誤訂正標(biāo)記的狀態(tài)信息(圖5、步驟s21)，并將包含狀態(tài)信息的數(shù)據(jù)dout輸出至控制器20(圖5、步驟s22)。當(dāng)控制器20接收數(shù)據(jù)dout時(shí)，從數(shù)據(jù)dout提取錯(cuò)誤訂正標(biāo)記并將其存儲(chǔ)在寄存器23(圖5、步驟s32)。

以上的動(dòng)作與將1頁(yè)量的數(shù)據(jù)寫入至高速緩存區(qū)域相對(duì)應(yīng)。關(guān)于以下的第2頁(yè)及第3頁(yè)的數(shù)據(jù)的寫入，僅地址信息add及數(shù)據(jù)din、dout的內(nèi)容不同，指令順序相同，因此省略說(shuō)明。

[1-2-3]第2寫入動(dòng)作

[1-2-3-1]第2寫入動(dòng)作的詳細(xì)內(nèi)容

接下來(lái)，使用圖10對(duì)第2寫入動(dòng)作的詳細(xì)內(nèi)容進(jìn)行說(shuō)明。在圖10中示出第2寫入動(dòng)作的流程圖。

如圖10所示，首先控制器20發(fā)布讀取指令，并將其發(fā)送至半導(dǎo)體存儲(chǔ)裝置10(步驟s40)。該讀取指令是命令半導(dǎo)體存儲(chǔ)裝置10從存儲(chǔ)器單元陣列11向讀出放大器模塊讀取1頁(yè)量的指令。接下來(lái)，控制器20發(fā)送成為讀取對(duì)象的區(qū)域的地址。該地址相當(dāng)于存儲(chǔ)器單元陣列11的高速緩存區(qū)域的任一頁(yè)。

定序器17基于所接收的讀取指令，從存儲(chǔ)器單元陣列11的高速緩存區(qū)域讀取1頁(yè)量的數(shù)據(jù)(步驟s41)。具體來(lái)說(shuō)，行解碼器13對(duì)寄存器15內(nèi)的地址信息中的行地址信息ra進(jìn)行解碼，并對(duì)選擇字線及非選擇字線施加所需的電壓。然后，讀出放大器模塊12讀出已被讀取至比特線的數(shù)據(jù)。此時(shí)所讀出的數(shù)據(jù)例如保存在各讀出放大器單元sau的鎖存電路sdl。

接下來(lái)，控制器20的例如處理器21參照存儲(chǔ)在寄存器23的表，對(duì)與剛將數(shù)據(jù)讀出后的頁(yè)對(duì)應(yīng)的錯(cuò)誤訂正標(biāo)記進(jìn)行確認(rèn)(步驟s42)。

此處，在所參照的錯(cuò)誤訂正標(biāo)記為“1”的情況下(步驟s43、是)、也就是對(duì)象數(shù)據(jù)為必需錯(cuò)誤訂正的數(shù)據(jù)的情況下，控制器20發(fā)布數(shù)據(jù)輸出指令，并將其發(fā)送至半導(dǎo)體存儲(chǔ)裝置10(步驟s44)。該數(shù)據(jù)輸出指令是命令從讀出放大器模塊12向控制器20輸出數(shù)據(jù)的指令。接下來(lái)，控制器20發(fā)送成為讀取對(duì)象的讀出放大器單元的地址。

定序器17基于所接收的數(shù)據(jù)輸出指令，從由地址指定的讀出放大器單元sau的鎖存電路sdl經(jīng)由鎖存電路xdl傳輸至控制器20(步驟s45)。該數(shù)據(jù)例如保存在緩沖存儲(chǔ)器26。

接下來(lái)，控制器20的ecc電路24執(zhí)行所接收到的讀取數(shù)據(jù)的錯(cuò)誤訂正處理(步驟s46)。

接下來(lái)，控制器20發(fā)布指令“80h”并將其發(fā)送至半導(dǎo)體存儲(chǔ)裝置10，接著將作為寫入數(shù)據(jù)的錯(cuò)誤訂正后的讀取數(shù)據(jù)傳輸至半導(dǎo)體存儲(chǔ)裝置10(步驟s47)。

另一方面，在步驟s43中所參照的錯(cuò)誤訂正標(biāo)記為“0”的情況下(步驟s43、否)、也就是對(duì)象數(shù)據(jù)為無(wú)需錯(cuò)誤訂正的數(shù)據(jù)的情況下，控制器20發(fā)布指令“80h”并將其發(fā)送至半導(dǎo)體存儲(chǔ)裝置10(步驟s48)。此時(shí)，未從控制器20向半導(dǎo)體存儲(chǔ)裝置10發(fā)送寫入數(shù)據(jù)。

在步驟s47或s48之后，控制器20判定從高速緩存區(qū)域讀取出的數(shù)據(jù)是否達(dá)到以tlc方式寫入至在存儲(chǔ)區(qū)域中連接在同一字線的存儲(chǔ)器單元的3頁(yè)量(步驟s49)。

在從高速緩存區(qū)域讀取出的數(shù)據(jù)未達(dá)到3頁(yè)量的情況下(步驟s49、否)，控制器20以將讀取數(shù)據(jù)傳輸至并未保存從高速緩存區(qū)域讀取出的數(shù)據(jù)的鎖存電路dl1或dl2的方式對(duì)半導(dǎo)體存儲(chǔ)裝置10進(jìn)行命令(步驟s50)，并返回至步驟s40的動(dòng)作。

另一方面，在從高速緩存區(qū)域讀出的數(shù)據(jù)達(dá)到3頁(yè)量的情況下(步驟s49、是)，控制器20發(fā)布寫入指令并將其發(fā)送至半導(dǎo)體存儲(chǔ)裝置10(步驟s51)。該寫入指令是用來(lái)使半導(dǎo)體存儲(chǔ)裝置10開始實(shí)際地對(duì)存儲(chǔ)器單元寫入數(shù)據(jù)的指令。

于是，定序器17根據(jù)步驟s51中所接收到的寫入指令，將保存在各讀出放大器單元sau的鎖存電路sdl、dl1及dl2的3比特量的數(shù)據(jù)以tlc方式寫入至在存儲(chǔ)區(qū)域連接在同一字線wl的存儲(chǔ)器單元(步驟s52)。具體來(lái)說(shuō)，行解碼器13對(duì)寄存器15內(nèi)的地址信息中的行地址信息ra進(jìn)行解碼，并對(duì)選擇字線及非選擇字線施加所需的電壓。另外，讀出放大器模塊12將保存在鎖存電路sdl、dl1及dl2的數(shù)據(jù)傳輸至各比特線bl。更具體來(lái)說(shuō)，將與這些數(shù)據(jù)對(duì)應(yīng)的電壓施加至比特線bl。以此方式，當(dāng)3比特量的數(shù)據(jù)寫入結(jié)束時(shí)，存儲(chǔ)器系統(tǒng)1結(jié)束第2寫入動(dòng)作。

在以上的說(shuō)明中，步驟s40至步驟s50的動(dòng)作與圖4所示的步驟s11的動(dòng)作對(duì)應(yīng)，步驟s51及步驟s52的動(dòng)作與圖4所示的步驟s12的動(dòng)作對(duì)應(yīng)。

此外，在進(jìn)行對(duì)存儲(chǔ)區(qū)域的數(shù)據(jù)寫入之前，保存在各讀出放大器單元sau的數(shù)據(jù)的頁(yè)數(shù)基于存儲(chǔ)區(qū)域所應(yīng)用的寫入方式而變化。也就是說(shuō)，基于存儲(chǔ)區(qū)域的存儲(chǔ)器單元所存儲(chǔ)的數(shù)據(jù)的比特?cái)?shù)，各讀出放大器單元所必需的鎖存電路dl的個(gè)數(shù)也會(huì)發(fā)生變化。

[1-2-3-2]第2寫入動(dòng)作的指令順序

接下來(lái)，使用圖11～圖13對(duì)第2寫入動(dòng)作的指令順序進(jìn)行說(shuō)明。在圖11中示出第2寫入動(dòng)作的指令順序的一例，在圖12及圖13中分別示出錯(cuò)誤訂正標(biāo)記為“1”及“0”的情況下的數(shù)據(jù)的傳輸路徑的一例。以下，以在從高速緩存區(qū)域讀出的3頁(yè)量的數(shù)據(jù)中第1頁(yè)的錯(cuò)誤訂正標(biāo)記為“1”、第2頁(yè)及第3頁(yè)的錯(cuò)誤訂正標(biāo)記為“0”的情況為例進(jìn)行說(shuō)明。

如圖11所示，首先，控制器20持續(xù)發(fā)布指令“a2h”及“00h”，并分別發(fā)送至半導(dǎo)體存儲(chǔ)裝置10(圖10、步驟s40)。指令“00h”相當(dāng)于步驟s40中所說(shuō)明的用于讀取的地址輸入受理指令，是命令半導(dǎo)體存儲(chǔ)裝置10讀取數(shù)據(jù)的指令。接下來(lái)，控制器20例如跨及5個(gè)循環(huán)發(fā)布地址信息add，并將其發(fā)送至半導(dǎo)體存儲(chǔ)裝置10。該地址信息add是指定高速緩存區(qū)域的地址的信息。接下來(lái)，控制器20發(fā)布指令“30h”，并將其發(fā)送至半導(dǎo)體存儲(chǔ)裝置10。指令“30h”是基于剛發(fā)送來(lái)的地址信息而用來(lái)使半導(dǎo)體存儲(chǔ)裝置10執(zhí)行數(shù)據(jù)讀取的指令。如果指令“30h”被儲(chǔ)存至寄存器15c，那么定序器17控制讀出放大器模塊12及行解碼器13等，并開始進(jìn)行讀取動(dòng)作(圖10、步驟s41)。此時(shí)，待命/忙碌控制電路18將待命/忙碌信號(hào)設(shè)為“l(fā)”電平，并將半導(dǎo)體存儲(chǔ)裝置10為忙碌狀態(tài)通知給控制器20。并且，當(dāng)半導(dǎo)體存儲(chǔ)裝置10結(jié)束讀出動(dòng)作時(shí)，待命/忙碌控制電路18將待命/忙碌信號(hào)設(shè)為“h”電平，并將半導(dǎo)體存儲(chǔ)裝置10為待命狀態(tài)通知給控制器20。圖示的tread表示進(jìn)行該讀取動(dòng)作的期間。

在數(shù)據(jù)訂正標(biāo)記為“1”的情況下(圖10、步驟s43、是)，控制器20在結(jié)束讀取動(dòng)作后發(fā)布指令“05h”，并將其發(fā)送至半導(dǎo)體存儲(chǔ)裝置10(圖10、步驟s44)。指令“5h”相當(dāng)于步驟s44中說(shuō)明的數(shù)據(jù)輸出指令，是命令從半導(dǎo)體存儲(chǔ)裝置10向控制器20輸出數(shù)據(jù)的指令。并且，控制器20例如跨及5個(gè)循環(huán)發(fā)布地址信息add后發(fā)布指令“e0h”，并分別發(fā)送至半導(dǎo)體存儲(chǔ)裝置10。該地址信息add與剛進(jìn)行讀取的數(shù)據(jù)的地址對(duì)應(yīng)。指令“e0h”是基于剛發(fā)送來(lái)的地址信息而用來(lái)使半導(dǎo)體存儲(chǔ)裝置10執(zhí)行向控制器20輸出數(shù)據(jù)的指令。如果指令“e0h”被儲(chǔ)存至寄存器15c，那么儲(chǔ)存在讀出放大器模塊12的包含錯(cuò)誤的讀出數(shù)據(jù)dout被輸出至控制器20(圖10、步驟s45)。然后，控制器20使用ecc電路24對(duì)所輸出的讀取數(shù)據(jù)dout的錯(cuò)誤進(jìn)行訂正(圖10、步驟s46)。

接下來(lái)，控制器20持續(xù)發(fā)布指令“01h”及“80h”，并分別發(fā)送至半導(dǎo)體存儲(chǔ)裝置10(圖10、步驟s47)。指令“01h”表示為第1頁(yè)的寫入數(shù)據(jù)，是命令向?qū)?yīng)的鎖存電路傳輸數(shù)據(jù)的指令。然后，控制器20例如跨及5個(gè)循環(huán)發(fā)布地址信息add，并將其發(fā)送至半導(dǎo)體存儲(chǔ)裝置10。該地址信息add是指定存儲(chǔ)區(qū)域的地址的信息。進(jìn)而，控制器20將對(duì)錯(cuò)誤進(jìn)行了訂正后的讀取數(shù)據(jù)din輸出至半導(dǎo)體存儲(chǔ)裝置10，接著發(fā)布指令“1ah”并將其發(fā)送至半導(dǎo)體存儲(chǔ)裝置10。如果指令“1ah”被儲(chǔ)存至寄存器15c，那么定序器17將所輸入的讀取數(shù)據(jù)din傳輸至對(duì)應(yīng)的讀出放大器單元sau的鎖存電路dl1(圖10、步驟s50)。此時(shí)，待命/忙碌控制電路18將待命/忙碌信號(hào)設(shè)為“l(fā)”電平，并將半導(dǎo)體存儲(chǔ)裝置10為忙碌狀態(tài)通知給控制器20。接下來(lái)，當(dāng)數(shù)據(jù)傳輸結(jié)束時(shí)，待命/忙碌控制電路18將待命/忙碌信號(hào)設(shè)為“h”電平，并將半導(dǎo)體存儲(chǔ)裝置10為待命狀態(tài)通知給控制器20。圖示的tdltrans表示進(jìn)行數(shù)據(jù)傳輸?shù)钠陂g。

以上的說(shuō)明與在第1頁(yè)的數(shù)據(jù)讀取中錯(cuò)誤訂正標(biāo)記為“1”的情況下的指令順序?qū)?yīng)。圖12圖示了該動(dòng)作中的讀取數(shù)據(jù)的傳輸路徑。

在第2頁(yè)以后的數(shù)據(jù)讀取中錯(cuò)誤訂正標(biāo)記為“0”的情況下的指令順序相對(duì)于錯(cuò)誤訂正標(biāo)記為“1”的情況的不同點(diǎn)是未發(fā)布與錯(cuò)誤訂正處理相關(guān)的指令。以下，關(guān)于第2頁(yè)以后的數(shù)據(jù)讀取及數(shù)據(jù)寫入，對(duì)與錯(cuò)誤訂正標(biāo)記為“1”的情況的不同點(diǎn)詳細(xì)地進(jìn)行說(shuō)明。

如圖11所示，在第2頁(yè)數(shù)據(jù)讀取中，首先控制器20發(fā)布指令“a2h”至結(jié)束數(shù)據(jù)讀取(直至tread的期間結(jié)束)與錯(cuò)誤訂正標(biāo)記為“1”的情況同樣。

接下來(lái)，控制器20持續(xù)發(fā)布指令“02h”及“80h”，并分別發(fā)送至半導(dǎo)體存儲(chǔ)裝置10(圖10、步驟s48)。指令“02h”表示為第2頁(yè)的寫入數(shù)據(jù)，是命令向?qū)?yīng)的鎖存電路傳輸數(shù)據(jù)的指令。然后，控制器20例如跨及5個(gè)循環(huán)發(fā)布地址信息add，并將其發(fā)送至半導(dǎo)體存儲(chǔ)裝置10。進(jìn)而，控制器20發(fā)布指令“1ah”，并將其發(fā)送至半導(dǎo)體存儲(chǔ)裝置10。如果半導(dǎo)體存儲(chǔ)裝置10接收到指令“1ah”，那么將讀取數(shù)據(jù)傳輸至鎖存電路dl2。

圖13圖示了在該第2頁(yè)的數(shù)據(jù)讀取中錯(cuò)誤訂正標(biāo)記為“0”的情況下的讀取數(shù)據(jù)的傳輸路徑。如圖13所示，錯(cuò)誤訂正標(biāo)記為“0”的情況下的動(dòng)作并不經(jīng)由讀出放大器單元sau與控制器20之間的數(shù)據(jù)傳輸。

第3頁(yè)的數(shù)據(jù)讀取與相對(duì)于如圖11所示在第2頁(yè)的數(shù)據(jù)讀取中發(fā)布指令“02h”及“1ah”而發(fā)布指令“03h”及“10h”的情況相同。指令“03h”是表示為第3頁(yè)的寫入數(shù)據(jù)的指令，指令“10h”是命令tlc方式的寫入的指令。

如果指令“10h”被儲(chǔ)存至寄存器15c，那么定序器17控制讀出放大器模塊12及行解碼器13等，并進(jìn)行tlc方式的寫入動(dòng)作(圖10、步驟s44)。此時(shí)，待命/忙碌控制電路18將待命/忙碌信號(hào)設(shè)為“l(fā)”電平，并將半導(dǎo)體存儲(chǔ)裝置10為忙碌狀態(tài)通知給控制器20。然后，當(dāng)半導(dǎo)體存儲(chǔ)裝置10結(jié)束寫入動(dòng)作時(shí)，待命/忙碌控制電路18將待命/忙碌信號(hào)設(shè)為“h”電平，并將半導(dǎo)體存儲(chǔ)裝置10為待命狀態(tài)通知給控制器20。圖示的tprog(tlc)表示進(jìn)行該tlc方式的寫入動(dòng)作的期間。

通過(guò)以上的動(dòng)作，從高速緩存區(qū)域讀出的3頁(yè)量的數(shù)據(jù)被寫入至在存儲(chǔ)區(qū)域連接在同一字線wl的存儲(chǔ)器單元。

[1-3]第1實(shí)施方式的效果

接下來(lái)，對(duì)第1實(shí)施方式的效果進(jìn)行說(shuō)明。根據(jù)第1實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置10，能夠一邊維持?jǐn)?shù)據(jù)的可靠性，一邊使寫入動(dòng)作高速化。以下，對(duì)該效果的詳細(xì)內(nèi)容進(jìn)行說(shuō)明。

在具備使用存儲(chǔ)1比特的數(shù)據(jù)的存儲(chǔ)器單元的高速緩存區(qū)域與使用存儲(chǔ)2比特以上的存儲(chǔ)器單元的存儲(chǔ)區(qū)域的半導(dǎo)體存儲(chǔ)裝置中，首先將寫入數(shù)據(jù)寫入至高速緩存區(qū)域后寫回至存儲(chǔ)區(qū)域，由此比直接將數(shù)據(jù)寫入至存儲(chǔ)區(qū)域的情況更能使寫入速度高速化。

然而，如果因微細(xì)化等的影響而導(dǎo)致從高速緩存區(qū)域讀出的數(shù)據(jù)所包含的錯(cuò)誤比特?cái)?shù)增加，那么必需錯(cuò)誤訂正處理。并且，在進(jìn)行錯(cuò)誤訂正處理的情況下，會(huì)在半導(dǎo)體存儲(chǔ)裝置與控制器之間產(chǎn)生數(shù)據(jù)的交換，進(jìn)而錯(cuò)誤訂正處理本身耗費(fèi)時(shí)間，因此寫入速度減慢。

因此，第1實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置10在進(jìn)行對(duì)高速緩存區(qū)域的寫入時(shí)進(jìn)行錯(cuò)誤確認(rèn)動(dòng)作，并根據(jù)該確認(rèn)結(jié)果判斷是否需要寫回時(shí)的錯(cuò)誤訂正處理。

具體來(lái)說(shuō)，在錯(cuò)誤確認(rèn)動(dòng)作中，半導(dǎo)體存儲(chǔ)裝置10在剛對(duì)高速緩存區(qū)域?qū)懭牒?，確認(rèn)所寫入的數(shù)據(jù)是否被正確地讀取。然后，半導(dǎo)體存儲(chǔ)裝置10在錯(cuò)誤比特?cái)?shù)達(dá)到指定值以上的情況下確立錯(cuò)誤訂正標(biāo)記，并將該標(biāo)記信息發(fā)送至控制器20。控制器20根據(jù)所接收的標(biāo)記信息制作表，并將其保存在控制器20內(nèi)的寄存器23。由此控制器20能夠獲知存儲(chǔ)器單元陣列11內(nèi)必需錯(cuò)誤訂正的頁(yè)的地址。

進(jìn)而，控制器20在寫回?cái)?shù)據(jù)時(shí)，基于錯(cuò)誤訂正標(biāo)記進(jìn)行錯(cuò)誤訂正。具體來(lái)說(shuō)，當(dāng)在錯(cuò)誤訂正標(biāo)記為“1”的頁(yè)寫回時(shí)，控制器20將數(shù)據(jù)從半導(dǎo)體存儲(chǔ)裝置10讀出，并通過(guò)ecc電路24對(duì)錯(cuò)誤進(jìn)行訂正。接下來(lái)，將經(jīng)訂正后的數(shù)據(jù)發(fā)送至半導(dǎo)體存儲(chǔ)裝置10，且半導(dǎo)體存儲(chǔ)裝置10將該數(shù)據(jù)寫回至存儲(chǔ)器單元陣列11。另一方面，當(dāng)在錯(cuò)誤訂正標(biāo)記為“0”的頁(yè)寫回時(shí)，控制器20并不特別讀取數(shù)據(jù)，而由半導(dǎo)體存儲(chǔ)裝置10將已讀取至讀出放大器模塊12的數(shù)據(jù)直接寫回至存儲(chǔ)器單元陣列11。

由此，第1實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置10在為了寫回至存儲(chǔ)區(qū)域而從高速緩存區(qū)域讀出的數(shù)據(jù)的錯(cuò)誤比特?cái)?shù)多的情況下進(jìn)行錯(cuò)誤訂正，因此能夠提高數(shù)據(jù)的可靠性。另外，在寫回至存儲(chǔ)區(qū)域時(shí)，僅在必需的情況下進(jìn)行錯(cuò)誤訂正處理，因此能夠使寫入動(dòng)作高速化。

[2]第2實(shí)施方式

接下來(lái)，對(duì)第2實(shí)施方式的存儲(chǔ)器系統(tǒng)1進(jìn)行說(shuō)明。第2實(shí)施方式將所述第1實(shí)施方式中說(shuō)明的錯(cuò)誤訂正標(biāo)記變更為移位讀取(shiftread)標(biāo)記。并且，在第2寫入動(dòng)作中的從高速緩存區(qū)域讀取數(shù)據(jù)時(shí)，基于移位讀取標(biāo)記進(jìn)行移位讀取。以下，對(duì)與第1實(shí)施方式的不同點(diǎn)進(jìn)行說(shuō)明。

[2-1]關(guān)于移位讀取

首先，使用圖14對(duì)移位讀取進(jìn)行說(shuō)明。在圖14中示出存儲(chǔ)1比特的數(shù)據(jù)的存儲(chǔ)器單元的閾值分布，圖14的縱軸及橫軸分別與存儲(chǔ)器單元的數(shù)量及閾值電壓vth對(duì)應(yīng)。

如圖14所示，存儲(chǔ)1比特的數(shù)據(jù)的存儲(chǔ)器單元能夠獲取2個(gè)閾值的任一個(gè)。圖14所示的低閾值分布“er”為刪除狀態(tài)，例如被分配數(shù)據(jù)“1”。另一方面，高閾值分布“a”為寫入狀態(tài)，例如被分配數(shù)據(jù)“0”。在讀取這種存儲(chǔ)在存儲(chǔ)器單元的數(shù)據(jù)的情況下，通過(guò)將讀取電壓vr設(shè)定在閾值分布“er”與閾值分布“a”之間，而判定存儲(chǔ)在存儲(chǔ)器單元的數(shù)據(jù)。

然而，在存儲(chǔ)器單元劣化的情況下或具有不良的情況下，如圖14的虛線所示，存在閾值分布擴(kuò)大的情況。例如，如圖14所示，如果擴(kuò)大后的閾值分布“er”的下擺超過(guò)讀取電壓vr，那么存在在預(yù)先設(shè)定的讀取電壓vr下讀取數(shù)據(jù)的錯(cuò)誤比特?cái)?shù)增加的情況。

因此，對(duì)錯(cuò)誤比特?cái)?shù)增加后的頁(yè)進(jìn)行變更用于數(shù)據(jù)讀取的電壓的移位讀取。具體來(lái)說(shuō)，在移位讀取中，例如，如圖14所示，用于讀取數(shù)據(jù)的電壓從讀取電壓vr變更為向增高的方向移位后的讀取電壓vr'。該讀取電壓vr的移位量被最佳化為擴(kuò)大后的閾值分布。

使用如所述那樣最佳化后的讀取電壓vr'的移位讀取在讀取劣化或具有不良的存儲(chǔ)器單元的數(shù)據(jù)的情況下，能夠降低讀取數(shù)據(jù)的錯(cuò)誤比特?cái)?shù)。

在第2實(shí)施方式的存儲(chǔ)器系統(tǒng)1中，進(jìn)行基于移位讀取標(biāo)記的移位讀取。移位讀取標(biāo)記是基于第1實(shí)施方式中說(shuō)明的錯(cuò)誤確認(rèn)動(dòng)作的結(jié)果而設(shè)定，例如在錯(cuò)誤確認(rèn)動(dòng)作中，在錯(cuò)誤比特?cái)?shù)小于閾值的情況下將移位讀取標(biāo)記設(shè)為“0”，在錯(cuò)誤比特?cái)?shù)超過(guò)閾值的情況下將移位讀取標(biāo)記設(shè)為“1”。在該情況下，移位讀取標(biāo)記“0”表示無(wú)需對(duì)象頁(yè)的移位讀取，移位讀取標(biāo)記“1”表示必需對(duì)象頁(yè)的移位讀取。

此外，使讀取電壓vr'從讀取電壓vr移位的量及方向能夠適當(dāng)進(jìn)行變更。例如，在擴(kuò)大后的閾值分布“a”的下擺小于讀取電壓vr的情況下，讀取電壓vr向降低的方向移位。

[2-2]寫入動(dòng)作

接下來(lái)，對(duì)第2實(shí)施方式的存儲(chǔ)器系統(tǒng)1的寫入動(dòng)作進(jìn)行說(shuō)明。寫入動(dòng)作的概略與第1實(shí)施方式相同，第1及第2寫入動(dòng)作的詳細(xì)內(nèi)容的一部分與第1實(shí)施方式不同。以下，對(duì)第2實(shí)施方式的存儲(chǔ)器系統(tǒng)1的第1及第2寫入動(dòng)作與第1實(shí)施方式的不同點(diǎn)進(jìn)行說(shuō)明。

[2-2-1]第1寫入動(dòng)作的詳細(xì)內(nèi)容

首先，使用圖15及圖16對(duì)第1寫入動(dòng)作進(jìn)行說(shuō)明。在圖15中示出高速緩存區(qū)域?qū)懭雱?dòng)作的流程圖，在圖16中示出高速緩存寫入動(dòng)作時(shí)的狀態(tài)讀取結(jié)果。第2實(shí)施方式的存儲(chǔ)器系統(tǒng)1的第1寫入動(dòng)作是在第1實(shí)施方式中說(shuō)明的圖5中，將與錯(cuò)誤訂正標(biāo)記相關(guān)的動(dòng)作替換成與移位讀取標(biāo)記相關(guān)的動(dòng)作。

如圖15所示，首先，半導(dǎo)體存儲(chǔ)裝置10及控制器20分別進(jìn)行所述步驟s20及步驟s30的動(dòng)作。此外，在步驟s20中的錯(cuò)誤確認(rèn)動(dòng)作中，基于錯(cuò)誤確認(rèn)結(jié)果的移位讀取標(biāo)記被儲(chǔ)存在狀態(tài)寄存器15a。

接下來(lái)，半導(dǎo)體存儲(chǔ)裝置10接收控制器20所發(fā)布的狀態(tài)讀取指令“yyh”(步驟s70)，并將所接收到的指令“yyh”存儲(chǔ)至指令寄存器15c。指令“yyh”是命令讀取包含移位讀取標(biāo)記的狀態(tài)信息的指令。如果指令“yyh”儲(chǔ)存至指令寄存器15c，那么定序器17將包含移位讀取標(biāo)記的狀態(tài)信息從狀態(tài)寄存器15a讀出(步驟s60)。

然后，所讀出的狀態(tài)信息經(jīng)由信號(hào)線dq0～dq7被輸出至控制器20(步驟s61)，控制器20將所接收到的狀態(tài)信息所包含的移位讀取標(biāo)記以表的形式保存至寄存器23(步驟s71)。以下的動(dòng)作與第1實(shí)施方式中說(shuō)明的圖5相同，因此省略說(shuō)明。

此外，在所述步驟s61中從半導(dǎo)體存儲(chǔ)裝置10輸出的狀態(tài)信息成為例如圖16所示的信息。如圖16所示，包含移位讀取標(biāo)記的狀態(tài)信息與相對(duì)于圖6中說(shuō)明的包含錯(cuò)誤訂正標(biāo)記的狀態(tài)信息而將錯(cuò)誤訂正標(biāo)記替換成移位讀取標(biāo)記的情況相同。

另外，保存在寄存器23的移位讀取標(biāo)記的表的構(gòu)成及制作方法與例如圖7中說(shuō)明的錯(cuò)誤訂正標(biāo)記的表相同。

[2-2-2]第2寫入動(dòng)作

[2-2-2-1]第2寫入動(dòng)作的詳細(xì)內(nèi)容

接下來(lái)，使用圖17對(duì)第2寫入動(dòng)作進(jìn)行說(shuō)明。在圖17中示出第2寫入動(dòng)作的流程圖。第2實(shí)施方式的存儲(chǔ)器系統(tǒng)1的第2寫入動(dòng)作是在第1實(shí)施方式中說(shuō)明的圖10中，將與錯(cuò)誤訂正標(biāo)記相關(guān)的動(dòng)作替換成與移位讀取標(biāo)記相關(guān)的動(dòng)作。

如圖17所示，首先，控制器20的例如處理器21參照存儲(chǔ)在寄存器23的表，對(duì)與此后讀取的頁(yè)對(duì)應(yīng)的移位讀取標(biāo)記進(jìn)行確認(rèn)(步驟s80)。

此處，在所參照的移位讀取標(biāo)記為“1”的情況下(步驟s81、是)、也就是此后讀取對(duì)象的頁(yè)中必需移位讀取的情況下，控制器20發(fā)布移位讀取指令，并將其發(fā)送至半導(dǎo)體存儲(chǔ)裝置10(步驟s82)。該移位讀取指令是命令半導(dǎo)體存儲(chǔ)裝置10從存儲(chǔ)器單元陣列11向讀出放大器模塊12利用移位讀取來(lái)讀取1頁(yè)量的指令。

另一方面，在步驟s81中所參照的移位讀取標(biāo)記為“0”的情況下(步驟s81、否)、也就是在讀取對(duì)象的頁(yè)中無(wú)需移位讀取的情況下，控制器20發(fā)布通常的讀取指令并將其發(fā)送至半導(dǎo)體存儲(chǔ)裝置10(步驟s83)。

在步驟s82或s83之后，控制器20發(fā)送成為讀取對(duì)象的區(qū)域的地址。該地址相當(dāng)于存儲(chǔ)器單元陣列11的高速緩存區(qū)域的任一頁(yè)。

定序器17基于所接收到的移位讀取指令或讀取指令，將1頁(yè)量的數(shù)據(jù)從存儲(chǔ)器單元陣列11的高速緩存區(qū)域讀出(步驟s84)。也就是說(shuō)，在步驟s84中，在經(jīng)由步驟s82的情況下進(jìn)行移位讀取，在經(jīng)由步驟s83的情況下進(jìn)行通常讀取。在該移位讀取與通常讀取中，讀取動(dòng)作時(shí)施加至字線wl的電壓不同。

在步驟s84之后，存儲(chǔ)器系統(tǒng)1的動(dòng)作移行至所述步驟s48。以下的動(dòng)作與第1實(shí)施方式中說(shuō)明的圖10相同，僅圖17中從步驟s50移行至步驟s80的方面不同。

[2-2-2-2]第2寫入動(dòng)作的指令順序

接下來(lái)，使用圖18對(duì)第2寫入動(dòng)作的指令順序進(jìn)行說(shuō)明。在圖18中示出第2寫入動(dòng)作的指令順序的一例。以下，以在從高速緩存區(qū)域讀取的3頁(yè)量的數(shù)據(jù)中第1頁(yè)的移位讀取標(biāo)記為“1”、第2頁(yè)及第3頁(yè)的移位讀取標(biāo)記為“0”的情況為例進(jìn)行說(shuō)明。

如圖18所示，首先，控制器20持續(xù)發(fā)布指令“a2h”及移位讀取指令“zzh”，并分別發(fā)送至半導(dǎo)體存儲(chǔ)裝置10(圖17、步驟s82)。指令“zzh”相當(dāng)于步驟s82中說(shuō)明的移位讀取指令。

接下來(lái)，控制器20例如跨及5個(gè)循環(huán)發(fā)布地址信息add，并將其發(fā)送至半導(dǎo)體存儲(chǔ)裝置10。該地址信息add是指定高速緩存區(qū)域的地址的信息。接下來(lái)，控制器20發(fā)布指令“30h”，并將其發(fā)送至半導(dǎo)體存儲(chǔ)裝置10。如果指令“30h”被儲(chǔ)存至寄存器15c，那么定序器17控制讀出放大器模塊12及行解碼器13等，并開始進(jìn)行移位讀取。當(dāng)進(jìn)行移位讀取時(shí)，數(shù)據(jù)被讀取至各讀出放大器單元sau的讀出放大器部sa，且所讀出的數(shù)據(jù)從讀出放大器部sa被傳輸至鎖存電路sdl。

接下來(lái)，控制器20持續(xù)發(fā)布指令“01h”及“80h”，并分別發(fā)送至半導(dǎo)體存儲(chǔ)裝置10。然后，控制器20例如跨及5個(gè)循環(huán)發(fā)布地址信息add，并將其發(fā)送至半導(dǎo)體存儲(chǔ)裝置10。接下來(lái)，控制器20發(fā)布指令“1ah”，并將其發(fā)送至半導(dǎo)體存儲(chǔ)裝置10。當(dāng)半導(dǎo)體存儲(chǔ)裝置10接收到指令“1ah”時(shí)，將讀取數(shù)據(jù)傳輸至鎖存電路dl1(圖17、步驟s50)。

以下的動(dòng)作與第1實(shí)施方式中說(shuō)明的圖11相同，因此省略說(shuō)明。也就是說(shuō)，移位讀取標(biāo)記為“0”的情況下的指令順序與在第1實(shí)施方式中說(shuō)明的圖11中錯(cuò)誤訂正標(biāo)記為“0”的情況下的指令順序相同。

[2-3]第2實(shí)施方式的效果

接下來(lái)，對(duì)第2實(shí)施方式的效果進(jìn)行說(shuō)明。根據(jù)第2實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置10，能夠比第1實(shí)施方式更提高寫入速度。以下，對(duì)該詳細(xì)內(nèi)容進(jìn)行說(shuō)明。

在半導(dǎo)體存儲(chǔ)裝置中，存在能夠通過(guò)進(jìn)行移位讀取而降低從高速緩存區(qū)域讀取數(shù)據(jù)時(shí)所產(chǎn)生的錯(cuò)誤比特?cái)?shù)的情況。

因此，第2實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置10是在第1實(shí)施方式中的錯(cuò)誤確認(rèn)動(dòng)作中，在錯(cuò)誤比特?cái)?shù)成為特定值以上的情況下確立移位讀取標(biāo)記，并基于該移位讀取標(biāo)記制作表。該表是表示在存儲(chǔ)器單元陣列11內(nèi)哪一頁(yè)中必需移位讀取的信息。然后，通過(guò)將該表發(fā)送至控制器20，控制器20能夠獲得必需移位讀取的地址。

進(jìn)而，控制器20在寫回?cái)?shù)據(jù)時(shí)，當(dāng)從高速緩存區(qū)域讀取數(shù)據(jù)時(shí)，基于移位讀取標(biāo)記發(fā)布移位讀取指令。具體來(lái)說(shuō)，當(dāng)在移位讀取標(biāo)記為“1”的頁(yè)寫回時(shí)發(fā)布移位讀取指令，接收到移位讀取指令的半導(dǎo)體存儲(chǔ)裝置10通過(guò)移位讀取從高速緩存區(qū)域讀取數(shù)據(jù)。另一方面，當(dāng)在移位讀取標(biāo)記為“0”的頁(yè)寫回時(shí)發(fā)布通常的讀取指令，接收到通常的讀取指令的半導(dǎo)體存儲(chǔ)裝置10通過(guò)通常的讀取動(dòng)作從高速緩存區(qū)域讀取數(shù)據(jù)。然后，所讀出的數(shù)據(jù)被寫入至存儲(chǔ)區(qū)域。

由此，第2實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置10與第1實(shí)施方式同樣地能夠提高數(shù)據(jù)的可靠性。另外，移位讀取不會(huì)像進(jìn)行錯(cuò)誤訂正處理的情況那樣在半導(dǎo)體存儲(chǔ)裝置10與控制器20之間產(chǎn)生數(shù)據(jù)的交換，因此比第1實(shí)施方式更能使寫入動(dòng)作高速化。

[3]變化例等

所述實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置《10、圖1》具備：第1存儲(chǔ)器單元《高速緩存區(qū)域、圖2》，能夠存儲(chǔ)n比特(n為1以上的自然數(shù))的數(shù)據(jù)；第2存儲(chǔ)器單元《存儲(chǔ)區(qū)域、圖2》，能夠存儲(chǔ)m比特(m為2以上的自然數(shù)，m＞n)的數(shù)據(jù)；以及讀出放大器《12、圖2》，對(duì)第1及第2存儲(chǔ)器單元進(jìn)行數(shù)據(jù)的讀取及寫入。當(dāng)半導(dǎo)體存儲(chǔ)裝置從外部的控制器《20、圖1》接收到第1命令《80h、圖9》時(shí)，讀出放大器將第1數(shù)據(jù)寫入至所述第1存儲(chǔ)器單元《program、圖8》。然后，讀出放大器在寫入后從第1存儲(chǔ)器單元讀取第1數(shù)據(jù)《read、圖8》，并將第1數(shù)據(jù)與所讀出的第1數(shù)據(jù)進(jìn)行比較《xnor、圖8》。當(dāng)半導(dǎo)體存儲(chǔ)裝置接收第1命令后接收到與第1命令不同的第2命令《80h、圖11》時(shí)，基于所述比較結(jié)果，讀出放大器將從第1存儲(chǔ)器單元讀出的第1數(shù)據(jù)寫入至第2存儲(chǔ)器單元或?qū)目刂破鹘邮盏牡?數(shù)據(jù)寫入至第2存儲(chǔ)器單元。

另外，所述實(shí)施方式的存儲(chǔ)器系統(tǒng)具備所述半導(dǎo)體存儲(chǔ)裝置、及能夠輸出第1及第2命令的控制器。

由此，能夠提供一種能使動(dòng)作高速化的半導(dǎo)體存儲(chǔ)裝置及存儲(chǔ)器系統(tǒng)。

此外，實(shí)施方式并不限定于所述第1及第2實(shí)施方式，可以進(jìn)行各種變化。例如關(guān)于所述實(shí)施方式，使用具備1個(gè)平面的半導(dǎo)體存儲(chǔ)裝置10進(jìn)行了說(shuō)明，所述1個(gè)平面設(shè)置著1個(gè)存儲(chǔ)器單元陣列11及與其對(duì)應(yīng)的讀出放大器模塊12及行解碼器13，但并不限定于此。也就是說(shuō)，半導(dǎo)體存儲(chǔ)裝置10也可以具備由1個(gè)定序器17控制的2個(gè)以上的平面。在該情況下，錯(cuò)誤訂正標(biāo)記及移位讀取標(biāo)記針對(duì)各平面分別設(shè)定，狀態(tài)信息所包含的各平面的各標(biāo)記根據(jù)狀態(tài)讀取指令而經(jīng)由不同的信號(hào)線dq輸出。

另外，所述第1及第2實(shí)施方式通過(guò)將在錯(cuò)誤確認(rèn)動(dòng)作中確立標(biāo)記的錯(cuò)誤比特?cái)?shù)的閾值在錯(cuò)誤訂正標(biāo)記與移位讀取標(biāo)記中設(shè)為不同的值而能夠同時(shí)地應(yīng)用。例如關(guān)于確立標(biāo)記的閾值，將錯(cuò)誤訂正標(biāo)記設(shè)定為比移位讀取標(biāo)記高。在該情況下，在錯(cuò)誤確認(rèn)動(dòng)作中檢測(cè)出的錯(cuò)誤比特?cái)?shù)少而期待由移位讀取改善的情況下能夠應(yīng)用移位讀取，在錯(cuò)誤確認(rèn)動(dòng)作中檢測(cè)出的錯(cuò)誤比特?cái)?shù)多而必需錯(cuò)誤訂正的情況下能夠應(yīng)用錯(cuò)誤訂正。由此，能夠一邊維持?jǐn)?shù)據(jù)的可靠性，一邊比第1實(shí)施方式更提高寫入速度。此外，在進(jìn)行此種處理的情況下，半導(dǎo)體存儲(chǔ)裝置10也可以根據(jù)1次狀態(tài)讀取指令將錯(cuò)誤訂正標(biāo)記與移位讀取標(biāo)記同時(shí)地輸出至控制器20。

另外，控制器20分別在圖5所示的步驟s31中發(fā)布狀態(tài)讀取指令“xxh”，在圖15所示的步驟s70中發(fā)布狀態(tài)讀取指令“yyh”，相對(duì)于此，也可以發(fā)布狀態(tài)讀取指令“70h”。也就是說(shuō)，半導(dǎo)體存儲(chǔ)裝置10也可以將在接收到狀態(tài)讀取指令“70h”的情況下讀取的寫入通過(guò)/失敗信息與錯(cuò)誤訂正標(biāo)記及移位讀取標(biāo)記一起讀取。

另外，表示了在所述實(shí)施方式中分別對(duì)高速緩存區(qū)域及存儲(chǔ)區(qū)域的存儲(chǔ)器單元應(yīng)用slc方式及tlc方式的寫入的例，但并不限定于此，只要存儲(chǔ)在高速緩存區(qū)域的存儲(chǔ)器單元的比特?cái)?shù)比存儲(chǔ)在存儲(chǔ)區(qū)域的存儲(chǔ)器單元的比特?cái)?shù)少即可。

另外，在所述實(shí)施方式中輸出各狀態(tài)信息的信號(hào)線dq的分配并不限定于此，可以進(jìn)行各種變更。另外，在所述實(shí)施方式中錯(cuò)誤訂正標(biāo)記及移位讀取標(biāo)記的數(shù)字的分配并不限定于此，可以進(jìn)行各種變更。

另外，在所述說(shuō)明中，所謂“連接”表示電連接，不僅包含直接連接的情況，也包含經(jīng)由任意的元件連接的情況。

此外，存儲(chǔ)器單元陣列11也可為存儲(chǔ)器單元晶體管mt三維積層在半導(dǎo)體襯底的上方而成的構(gòu)成。關(guān)于此種構(gòu)成，例如記載在名為“三次元積層非易失性半導(dǎo)體存儲(chǔ)器”且在2009年3月19日申請(qǐng)的美國(guó)專利申請(qǐng)12/407,403號(hào)。另外，記載在名為“三次元積層非易失性半導(dǎo)體存儲(chǔ)器”且在2009年3月18日申請(qǐng)的美國(guó)專利申請(qǐng)12/406,524號(hào)、名為“非易失性半導(dǎo)體存儲(chǔ)裝置及其制造方法”且在2010年3月25日申請(qǐng)的美國(guó)專利申請(qǐng)12/679,991號(hào)、名為“半導(dǎo)體存儲(chǔ)器及其制造方法”且在2009年3月23日申請(qǐng)的美國(guó)專利申請(qǐng)12/532,030號(hào)。這些專利申請(qǐng)的整體通過(guò)參照而引用在本說(shuō)明書中。

另外，在所述實(shí)施方式中，區(qū)塊blk也可以不成為數(shù)據(jù)的刪除單位。例如其它刪除動(dòng)作記載在名為“非易失性半導(dǎo)體存儲(chǔ)裝置”且在2011年9月18日申請(qǐng)的美國(guó)專利申請(qǐng)13/235,389號(hào)、名為“非易失性半導(dǎo)體存儲(chǔ)裝置”且在2010年1月27日申請(qǐng)的美國(guó)專利申請(qǐng)12/694,690號(hào)。這些專利申請(qǐng)的整體通過(guò)參照而引用在本說(shuō)明書中。

此外，對(duì)本發(fā)明的若干實(shí)施方式進(jìn)行了說(shuō)明，但這些實(shí)施方式是作為例子而提出的，并不意圖限定發(fā)明的范圍。這些實(shí)施方式能夠以其它各種方式實(shí)施，且能夠在不脫離發(fā)明主旨的范圍內(nèi)進(jìn)行各種省略、替換、變更。這些實(shí)施方式或其變化包含在發(fā)明的范圍或主旨中，并且包含在權(quán)利要求書所記載的發(fā)明與其均等的范圍內(nèi)。

[符號(hào)的說(shuō)明]

1存儲(chǔ)器系統(tǒng)

10半導(dǎo)體存儲(chǔ)裝置

11存儲(chǔ)器單元陣列

12讀出放大器模塊

13行解碼器

14輸入輸出電路

15寄存器

16邏輯控制電路

17定序器

18待命/忙碌控制電路

19電壓產(chǎn)生電路

20控制器

21處理器

22內(nèi)置存儲(chǔ)器

23寄存器

24ecc電路

25nand接口電路

26緩沖存儲(chǔ)器

27主機(jī)接口電路