本申請案享有以日本專利申請案2015-213299號(申請日：2015年10月29日)為基礎申請案的優(yōu)先權。本申請案通過參照該基礎申請案而包含基礎申請案的全部內容。

技術領域

本發(fā)明的實施方式涉及一種非易失性半導體存儲裝置及存儲器系統(tǒng)。

背景技術：

作為非易失性半導體存儲裝置，已知有NAND(Not AND，與非)型閃速存儲器。

技術實現(xiàn)要素：

本發(fā)明的實施方式提供一種能夠提高處理能力的非易失性半導體存儲裝置及存儲器系統(tǒng)。

實施方式的存儲器系統(tǒng)包括第1非易失性半導體存儲裝置與控制器?？刂破髂軌驅⒌?信號及控制讀出動作中讀出數(shù)據(jù)的時序的第2信號發(fā)送至第1非易失性半導體存儲裝置。第1非易失性半導體存儲裝置包含：第1端子，連接于控制器，且接收第2信號；第1電路，包含連接于第1端子的第1及第2電阻元件、將第1電阻元件與電源電壓線電連接的第1開關元件、及將第2電阻元件與接地電壓線電連接的第2開關元件；及第2電路，使用第1信號控制第1電路。第2電路在當切換第1信號的邏輯電平時第2信號處于第1邏輯電平的情況下，將第1及第2開關元件斷開，且在第2信號處于第2邏輯電平的情況下，將第1及第2開關元件接通。

附圖說明

圖1是第1實施方式的存儲器系統(tǒng)的框圖。

圖2是第1實施方式的非易失性半導體存儲裝置的剖視圖。

圖3是第1實施方式的非易失性半導體存儲裝置的框圖。

圖4是示意性地表示第1實施方式的非易失性半導體存儲裝置中的輸入輸出端子與輸入輸出控制電路的連接的電路圖。

圖5是示意性地表示第1實施方式的非易失性半導體存儲裝置中的輸入輸出端子與邏輯電路的連接的電路圖。

圖6是表示第1實施方式的存儲器系統(tǒng)中的ODT電路的控制的流程圖。

圖7是表示第1實施方式的存儲器系統(tǒng)中的ODT電路的控制模式與各種控制信號的邏輯狀態(tài)的關系的圖。

圖8是第1實施方式的存儲器系統(tǒng)中的Set Feature時的各種信號的時序圖。

圖9是第1實施方式的存儲器系統(tǒng)中的寫入動作時的各種信號的時序圖。

圖10是第1實施方式的存儲器系統(tǒng)中的讀出動作時的各種信號的時序圖。

圖11是表示第1實施方式的存儲器系統(tǒng)中的各種控制信號與ODT電路的動作時序的關系的時序圖。

圖12是第2實施方式的非易失性半導體存儲裝置的剖視圖。

圖13是第2實施方式的非易失性半導體存儲裝置中的存儲器芯片的框圖。

圖14是表示第3實施方式的存儲器系統(tǒng)中的ODT電路的控制模式與各種控制信號的邏輯狀態(tài)的關系的圖。

圖15是第3實施方式的存儲器系統(tǒng)中的寫入動作時的各種信號的時序圖。

圖16是第3實施方式的存儲器系統(tǒng)中的讀出動作時的各種信號的時序圖。

圖17是表示第3實施方式的存儲器系統(tǒng)中的各種控制信號與ODT電路的動作時序的關系的時序圖。

圖18是表示第4實施方式的存儲器系統(tǒng)中的ODT電路的控制模式與各種控制信號的邏輯狀態(tài)的關系的圖。

圖19是表示第4實施方式的存儲器系統(tǒng)中的各種控制信號與ODT電路的動作時序的關系的時序圖。

圖20是表示第5實施方式的第1例的非易失性半導體存儲裝置的動作狀態(tài)與寫入保護信號的關系的表格。

圖21是表示第5實施方式的第2例的存儲器系統(tǒng)中的ODT電路的控制模式與各種控制信號的邏輯狀態(tài)的關系的圖。

圖22是第5實施方式的第2例的存儲器系統(tǒng)中的寫入動作時的各種信號的時序圖。

圖23是第5實施方式的第2例的存儲器系統(tǒng)中的讀出動作時的各種信號的時序圖。

圖24是表示第5實施方式的第2例的存儲器系統(tǒng)中的各種控制信號與ODT電路的動作時序的關系的時序圖。

圖25是表示第6實施方式的存儲器系統(tǒng)中的ODT電路的控制模式與各種控制信號的邏輯狀態(tài)的關系的圖。

圖26是第6實施方式的自存儲器系統(tǒng)中的ODT電路斷開后至轉變?yōu)閷懭氡Ｗo狀態(tài)為止的時序圖。

圖27是表示第7實施方式的存儲器系統(tǒng)中的第1動作與第2動作的關系的圖。

圖28是表示第8實施方式的存儲器系統(tǒng)中的ODT的動作對象的說明圖。

具體實施方式

以下，參照附圖對實施方式進行說明。在該說明時，在所有圖中對共通的部分標注共通的參照符號。

1.第1實施方式

對第1實施方式的非易失性半導體存儲裝置及存儲器系統(tǒng)進行說明。以下，作為非易失性半導體存儲裝置，列舉NAND型閃速存儲器為例進行說明。

1.1關于構成

1.1.1關于存儲器系統(tǒng)的整體構成

首先，利用圖1對本實施方式的存儲器系統(tǒng)的整體構成進行說明。

如圖1所示，存儲器系統(tǒng)1包括例如多個存儲器10(10_0、10_1、10_2、…)、及1個控制器100。

多個存儲器10經(jīng)由NAND總線而連接于控制器100。存儲器10為非易失性半導體存儲裝置，例如為NAND型閃速存儲器。存儲器10分別能夠包括多個存儲器芯片。此處，存儲器10能夠使用任意的存儲器芯片，更具體而言，例如，能夠使用所有類型的NAND型閃速存儲器芯片。另外，在圖1中，存儲器10配置有3個，但并不限定于3個，能夠適當進行變更。另外，在本實施方式中，使用NAND型閃速存儲器作為非易失性半導體存儲裝置，但并不限定于此。

控制器100連接于主機設備200?？刂破?00是根據(jù)例如來自主機設備200的指令而進行各存儲器10的控制或數(shù)據(jù)的接收發(fā)送等。

1.1.2關于存儲器的構成

其次，利用圖2及圖3對存儲器10的構成進行說明。以下，對存儲器10_0進行說明，但其他存儲器10(10_1、10_2、…)也為相同的構成。

首先，對存儲器10_0的剖面構成進行說明。

如圖2所示，存儲器10_0包括封裝襯底40、接口芯片20、及多個(例如8個)存儲器芯片30(30a～30f)。例如接口芯片20及多個存儲器芯片30利用模具樹脂(未圖示)而密封在封裝襯底40上。

封裝襯底40安裝接口芯片20及存儲器芯片30。封裝襯底40對存儲器芯片30及接口芯片20供給例如電源電壓VCC及接地電壓VSS。另外，封裝襯底40在控制器100與接口芯片20之間傳輸數(shù)據(jù)等。

接口芯片20在封裝襯底40與各存儲器芯片30之間傳輸數(shù)據(jù)等。

存儲器芯片30存儲來自控制器100的數(shù)據(jù)等。另外，在圖2中，存儲器芯片30(30a～30f)積層有8個，但并不限定于8個，能夠適當進行變更。

其次，對存儲器10_0的剖面構成更具體地進行說明。

在封裝襯底(半導體襯底)40的下表面設置有凸塊41。在非易失性半導體存儲裝置為BGA(Ball Grid Array，球柵陣列)封裝的情況下，凸塊41為焊球。封裝襯底40經(jīng)由凸塊41而與控制器100電連接。

在封裝襯底40的上表面設置有接口芯片(半導體芯片)20。

在接口芯片20及封裝襯底40的上表面的上方設置有8個存儲器芯片30(30a～30f)。8個存儲器芯片30a～30h從下方側依次積層。在除最上層的存儲器芯片30h以外的各存儲器芯片30a～30g的各者設置有從其上表面到達至下表面的貫通電極(TSV：through silicon via，硅穿孔)31。而且，在鄰接的2個存儲器芯片30之間，用以將各存儲器芯片30的TSV31電連接而設置有凸塊32。此外，最上層的存儲器芯片30h也可包含TSV31。

在最下層的存儲器芯片30a的下表面上設置有配線33。在該配線33與接口芯片20之間設置有凸塊21。在配線33與封裝襯底40之間設置有凸塊42。

其次，對接口芯片20及存儲器芯片30的構成進行說明。

如圖3所示，接口芯片20及各存儲器芯片30經(jīng)由TSV31而連接。而且，各存儲器芯片30經(jīng)由接口芯片20而與控制器接收發(fā)送數(shù)據(jù)等。

存儲器芯片30包含用來存儲數(shù)據(jù)等的存儲單元陣列53。例如，存儲器芯片30可為包含將存儲單元二維地配置在半導體襯底上而成的存儲單元陣列53的平面型NAND型閃速存儲器，也可為包含將存儲單元三維地配置在半導體襯底上方而成的存儲單元陣列53的三維積層型NAND型閃速存儲器。

此外，關于三維積層型NAND型閃速存儲器中的存儲單元陣列53的構成，例如記載在題為“三維積層非易失性半導體存儲器(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”的在2009年3月19日提出申請的美國專利申請案12/407,403號。另外，記載在題為“三維積層非易失性半導體存儲器(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”的在2009年3月18日提出申請的美國專利申請案12/406,524號、題為“非易失性半導體存儲裝置及其制造方法(NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME)”的在2010年3月25日提出申請的美國專利申請案12/679,991號、題為“半導體存儲器及其制造方法(SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME)”的在2009年3月23日提出申請的美國專利申請案12/532,030號。這些專利申請案的全部內容通過參照而引用在本申請案的說明書中。

接口芯片20包含輸入輸出控制電路50、邏輯電路51、及ODT(on die termination，片內終結器)控制電路52。另外，接口芯片20是用以與外部(控制器100)進行包含數(shù)據(jù)的各信號的接收發(fā)送而包含與8位的數(shù)據(jù)線DQ[7：0]、時鐘信號DQS、DQSn、讀出賦能信號RE、REn、芯片賦能信號CEn、指令鎖存賦能信號CLE、地址鎖存賦能信號ALE、寫入賦能信號WEn、寫入保護信號WPn、及ODT賦能信號ODTEN對應的多個端子。

邏輯電路51從控制器100接收各控制信號、例如讀出賦能信號RE及REn、芯片賦能信號CEn、指令鎖存賦能信號CLE、地址鎖存賦能信號ALE、寫入賦能信號WEn、寫入保護信號WPn、以及ODT賦能信號ODTEN。邏輯電路51連接于與多個控制信號對應的多個端子。邏輯電路51包含連接于接收例如讀出賦能信號RE及REn的端子的未圖示的ODT電路(詳細情況將在下文進行敘述)。ODT電路是在信號的輸入輸出中使在與外部(控制器100)之間產(chǎn)生的信號的反射終結的電路。另外，邏輯電路51將接收到的信號傳輸至ODT控制電路52。

芯片賦能信號CEn是用來對存儲器10賦能的信號，且以低(“L”)電平被斷定。指令鎖存賦能信號CLE是表示輸入輸出信號I/O為指令的信號，且以高(“H”)電平被斷定。地址鎖存賦能信號ALE是表示輸入輸出信號I/O為地址的信號，且以“H”電平被斷定。寫入賦能信號WEn是用來將接收到的信號擷取到存儲器10內的信號，且每當從控制器100接收到指令、地址、及數(shù)據(jù)等時以“L”電平被斷定。由此，每當觸發(fā)WEn時，信號被擷取到存儲器10。讀出賦能信號RE及REn是用來使控制器100從存儲器10讀出各數(shù)據(jù)的信號。讀出賦能信號REn是信號RE的反轉信號。例如，讀出賦能信號REn以“L”電平被斷定。寫入保護信號WPn是用來命令寫入動作的禁止的信號，且以“L”電平被斷定。ODT賦能信號ODTEN是控制存儲器10內的ODT電路的接通/斷開(ON/OFF)狀態(tài)的信號，且以“H”電平被斷定。

輸入輸出控制電路50和與數(shù)據(jù)線DQ[7：0]、以及時鐘信號DQS及DQSn對應的端子連接。輸入輸出控制電路50包含和與數(shù)據(jù)線DQ[7：0]、以及時鐘信號DQS及DQSn對應的端子連接的ODT電路。輸入輸出控制電路50是對在控制器100與存儲器10之間經(jīng)由數(shù)據(jù)線DQ[7：0]接收發(fā)送的8位的輸入輸出數(shù)據(jù)信號IO[7：0]、以及時鐘信號DQS及DQSn的輸入輸出進行控制。輸入輸出數(shù)據(jù)信號IO[7：0]是8位的數(shù)據(jù)信號，包含各種指令、地址、數(shù)據(jù)等。另外，輸入輸出數(shù)據(jù)信號IO并不限定于8位，能夠適當進行設定。時鐘信號DQS及DQSn是數(shù)據(jù)的輸入輸出時所使用的時鐘信號，時鐘信號DQSn是時鐘信號DQS的反轉信號。

以下，只要不特別限定，則各種信號是經(jīng)由將控制器100與各存儲器10共通地連接的信號線(以下，稱為“共通信號線”)而接收發(fā)送。

另外，在本實施方式中，關于芯片賦能信號CEn、指令鎖存賦能信號CLE、地址鎖存賦能信號ALE、寫入賦能信號WEn、及ODT賦能信號ODTEN，既可使用共通信號線，也可使用將控制器100與各存儲器10個別地連接的信號線(以下，稱為“個別信號線”)。

ODT控制電路52包含參數(shù)存儲部54。ODT控制電路52是根據(jù)存儲在參數(shù)存儲部54的參數(shù)的設定、及從邏輯電路51發(fā)送的ODT賦能信號及其他信號，而對輸入輸出控制電路50及邏輯電路51所包含的ODT電路進行控制。

參數(shù)存儲部54存儲與ODT電路相關的參數(shù)。此外，ODT控制電路52也可不包含存儲區(qū)域，也可將參數(shù)保存在其他存儲區(qū)域。

1.1.3關于ODT電路的構成

其次，利用圖4及圖5對ODT電路的構成進行說明。

首先，對輸入輸出控制電路50中所包含的ODT電路進行說明。

如圖4所示，輸入輸出控制電路50是針對所對應的每一端子而包含ODT電路60、輸入接收器64、及輸出驅動器65。

輸入接收器64是作為例如緩沖器發(fā)揮功能，將來自控制器100的輸入信號轉換為例如用來在存儲器10內進行處理的恰當?shù)碾妷弘娖蕉鴤鬏斨两涌谛酒?0內的其他電路、及存儲器芯片30。

輸出驅動器65是作為例如緩沖器發(fā)揮功能，將從存儲器芯片30傳輸?shù)男盘栟D換為恰當?shù)碾妷弘娖蕉敵鲋量刂破?00。

ODT電路60設置在端子與輸入接收器64之間。ODT電路60包含p通道MOS(Metal Oxide Semiconductor，金屬氧化物半導體)晶體管61、n通道MOS晶體管62、以及可變電阻元件63a及63b。

p通道MOS晶體管61是柵極被輸入信號ODTSn，源極被施加電源電壓VCC，且漏極連接于可變電阻元件63a的一端。p通道MOS晶體管61是作為用來將被施加電源電壓VCC的電壓線(電源電壓線)與可變電阻元件63a連接的第1開關元件發(fā)揮功能。

可變電阻元件63a的另一端連接于將端子與輸入接收器連接的配線、及可變電阻元件63b的一端。ODT控制電路52是根據(jù)設置特征(Set Feature)時所寫入的參數(shù)而設定可變電阻元件63a及63b的電阻值。

n通道MOS晶體管62是柵極被輸入信號ODTS，漏極連接于可變電阻元件63b的另一端，且源極被施加接地電壓VSS。n通道MOS晶體管62是作為用來將被施加接地電壓VSS的電壓線(接地電壓線)與可變電阻元件63b連接的第2開關元件發(fā)揮功能。

信號ODTS及信號ODTSn是用以控制ODT電路60而從ODT控制電路52賦予的信號。信號ODTSn是信號ODTS的反轉信號。ODT控制電路52是在將ODT電路60接通的情況下，使信號ODTS為“H”電平，且使信號ODTSn為“L”電平。

其次，對邏輯電路51中所包含的ODT電路60進行說明。

如圖5所示，邏輯電路51是針對所對應的每一端子(圖5的參照符號“PAD”)而包含輸入接收器64。而且，在與讀出賦能信號REn及RE對應的端子與輸入接收器64之間設置有ODT電路60。

此外，也可不設置和與讀出賦能信號REn及RE對應的端子連接的ODT電路60，也可設置連接于其他端子的ODT電路60，能夠任意進行設定。

1.2關于ODT電路的動作

其次，對ODT電路60的動作進行說明。ODT控制電路52具有稱為“DIN模式”與“DOUT模式”的2種控制模式。ODT控制電路52根據(jù)各控制模式而選擇接通的ODT電路60。DIN模式是在任一存儲器10進行數(shù)據(jù)的寫入動作時控制器100輸出數(shù)據(jù)的情況下選擇的模式。另一方面，DOUT模式是在任一存儲器10進行數(shù)據(jù)的讀出動作時成為對象的存儲器10輸出數(shù)據(jù)的情況下選擇的模式。以下，在本實施方式中，對如下情況進行說明，即，在DIN模式時，將與數(shù)據(jù)線DQ[7：0]、以及時鐘信號DQS及DQSn對應的ODT電路60接通，在DOUT模式時，將與數(shù)據(jù)線DQ[7：0]、時鐘信號DQS及DQSn、以及讀出賦能信號REn及RE對應的ODT電路60接通。

1.2.1關于ODT電路的控制流程

首先，利用圖6對ODT電路60的控制流程進行說明。

如圖6所示，對于ODT電路60的控制，如果大致劃分則存在2個動作。首先，在第1動作中，控制器100設定ODT電路60的參數(shù)(步驟S1)。以下，將參數(shù)的寫入動作稱為“Set Feature”。在Set Feature時，也進行ODT電路60以外的各種參數(shù)的寫入。

更具體而言，控制器100例如在電源接通后，在第1動作中執(zhí)行Set Feature而設定各種參數(shù)。此時，控制器100對是否在各存儲器10的接口芯片20使用ODT電路60進行設定。例如，設定為如下，即，僅將控制器100與存儲器10連接的信號線(NAND總線)的長度最長的存儲器10的接口芯片20使用ODT電路60，而其他存儲器10的接口芯片20不使用ODT電路60。然后，控制器100對使用ODT電路60的接口芯片20分別設定DIN模式及DOUT模式時的可變電阻元件63a及63b的電阻值。各接口芯片20的ODT控制電路52將與ODT電路60的使用可否、及可變電阻元件63a及63b的電阻值相關的參數(shù)信息保存在參數(shù)存儲部54。

其次，在第2動作中，控制器100發(fā)送ODT賦能信號ODTEN。各存儲器10的接口芯片20的ODT控制電路52是根據(jù)利用第1動作所設定的參數(shù)信息、及ODT賦能信號ODTEN，而控制ODT電路60的接通/斷開。

更具體而言，首先，控制器100將ODT賦能信號ODTEN設為“H”電平而發(fā)送至各存儲器10(步驟S2)。

接收到ODT賦能信號的各存儲器10的ODT控制電路52于在步驟S1中設為能夠使用ODT電路60的情況下(步驟S3_是(Yes))，選擇ODT電路60的控制模式。另一方面，在設為不可使用ODT電路60的情況下(步驟S3_否(No))，省略步驟S3之后的ODT電路60的控制動作。

ODT控制電路52是在任一存儲器10執(zhí)行寫入動作的情況下(步驟S4_是)選擇DIN模式。

其次，ODT控制電路52將與數(shù)據(jù)線DQ[7：0]、以及時鐘信號DQS及DQSn對應的ODT電路60接通(步驟S5)。更具體而言，ODT控制電路52是使對應的ODT電路60的信號ODTS為“H”電平且使信號ODTSn為“L”電平。由此，晶體管61及62接通，且ODT電路60接通。

另一方面，ODT控制電路52是在任一存儲器10均不執(zhí)行寫入動作的情況下，也就是說，在讀出動作的情況下，選擇DOUT模式，并將與數(shù)據(jù)線DQ[7：0]、時鐘信號DQS及DQSn、以及讀出賦能信號REn及RE對應的ODT電路60接通(步驟S6)。

其次，控制器100使ODT賦能信號ODTEN為“L”電平。對應于此，ODT控制電路52將ODT電路60斷開(步驟S7)。

控制器100是在無須變更參數(shù)的情況下，對應于寫入及讀出動作而重復第2動作，對ODT電路60進行控制。

1.2.2關于ODT電路的控制模式選擇

其次，利用圖7對ODT電路60的控制模式的選擇進行說明。

如圖7所示，存儲器10(ODT控制電路52)是在ODT賦能信號ODTEN從“L”切換為“H”電平的時序，將讀出賦能信號REn鎖存。然后，在讀出賦能信號REn為“H”電平的情況下，存儲器10選擇DIN模式并將對應的ODT電路60接通。另一方面，在讀出賦能信號REn為“L”電平的情況下，存儲器10選擇DOUT模式并將對應的ODT電路60接通。也就是說，控制器100是在寫入動作的情況下，使讀出賦能信號REn為“H”電平，并將ODT賦能信號ODTEN從“L”切換為“H”電平，在讀出動作的情況下，將讀出賦能信號REn設為“L”電平，并將ODT賦能信號ODTEN從“L”切換為“H”電平。

另外，在ODT賦能信號ODTEN為“L”電平的期間，存儲器10將ODT電路60斷開。

1.2.3關于Set Feature

其次，利用圖8對Set Feature時的控制器100與各存儲器10之間的信號的接收發(fā)送進行說明。

如圖8所示，首先，控制器100斷定芯片賦能信號CEn(“L”電平)。

其次，控制器100發(fā)行通知執(zhí)行Set Feature的指令、例如“D5h”，并且斷定指令鎖存賦能信號CLE(“H”電平)。

其次，控制器100發(fā)行地址數(shù)據(jù)“xxh”及“yyh”，并且斷定地址鎖存賦能信號ALE(“H”電平)。例如，地址數(shù)據(jù)“xxh”是與Set Feature的設定相關的地址數(shù)據(jù)，“yyh”是表示對應的存儲器10的地址數(shù)據(jù)。另外，地址數(shù)據(jù)的詳細情況及循環(huán)數(shù)并無特別限定。

這些指令及地址是每當觸發(fā)寫入賦能信號WEn時，分別存儲在對應的存儲器10。

其次，控制器100發(fā)送時鐘信號DQS及DQSn，并且發(fā)行數(shù)據(jù)“W-B0”～“W-B3”。例如，“W-B0”表示與ODT電路60的使用可否及可變電阻元件63a及63b的設定相關的數(shù)據(jù)，數(shù)據(jù)“W-B1”～“W-B3”表示與其他參數(shù)相關的數(shù)據(jù)。另外，數(shù)據(jù)的循環(huán)數(shù)能夠根據(jù)必須設定的參數(shù)而任意地設定。

存儲器10開始參數(shù)的寫入而成為忙碌狀態(tài)。存儲器10是在忙碌狀態(tài)的期間，使通知處于不受理各種信號的狀態(tài)的就緒/忙碌信號R/Bn為“L”電平而發(fā)送至控制器100。

當存儲器10完成寫入動作時，就緒/忙碌信號R/Bn恢復為“H”電平。

1.2.4關于寫入動作時的ODT電路的控制

其次，針對寫入動作時的控制器100與各存儲器10之間的信號的接收發(fā)送，尤其著眼于非選擇存儲器10中的ODT電路60的控制而利用圖9進行說明。在圖9中，省略指令鎖存賦能信號CLE、地址鎖存賦能信號ALE等。

如圖9所示，首先，控制器100斷定芯片賦能信號CEn(“L”電平)。另外，控制器100是在寫入動作時，將讀出賦能信號REn維持為“H”電平。

其次，控制器100發(fā)行通知執(zhí)行寫入動作的指令、例如“80h”及地址數(shù)據(jù)“AD1”、“AD2”、“AD3”、“AD4”、及“AD5”。例如，地址數(shù)據(jù)“AD1”及“AD2”表示存儲器芯片30中的列地址，地址數(shù)據(jù)“AD3”、“AD4”、及“AD5”表示行地址。在選擇存儲器10，每當觸發(fā)寫入賦能信號WEn時，將指令及地址數(shù)據(jù)保持在存儲器10內。

另外，地址數(shù)據(jù)的循環(huán)數(shù)并不限定于5循環(huán)，能夠任意地進行設定。進而，地址數(shù)據(jù)也可包含指定存儲器10的地址、指定存儲器10內的存儲器芯片30的芯片地址(CADD)。進而，行地址也可包含區(qū)塊地址、頁面地址。進而，頁面地址也可包含例如與字線WL、奇數(shù)/偶數(shù)位線(E/O)、串地址、或低階頁面/中間頁面/高階頁面(L/M/U)等相關的信息。

關于頁面地址的構成，例如記載在題為“非易失性半導體存儲裝置及其控制方法(NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND CONTROL METHOD THEREOF)”的在2013年3月4日提出申請的美國專利申請案13/784,753號。本專利申請案的全部內容通過參照而引用在本申請案的說明書中。

其次，控制器100使ODT賦能信號ODTEN為“H”電平。此時，在能夠使用ODT電路60、即利用第1動作(Set Feature)而設定有ODT電路60的參數(shù)的非選擇存儲器10，由于讀出賦能信號REn為“H”電平，所以ODT控制電路52選擇DIN模式而將對應的ODT電路60接通。另一方面，在未使用ODT電路60、即未利用第1動作(Set Feature)設定ODT電路60的參數(shù)的非選擇存儲器10，ODT控制電路52不管ODT賦能信號ODTEN而均不將ODT電路60接通。

其次，控制器100發(fā)送時鐘信號DQS及DQSn，并且發(fā)行寫入數(shù)據(jù)“WD”。

當選擇存儲器10中的寫入動作完成時，控制器100使芯片賦能信號CEn為“H”電平，并使ODT賦能信號ODTEN為“L”電平。能夠使用ODT電路60的非選擇存儲器10當使ODT賦能信號ODTEN為“L”電平時將ODT電路60斷開。

1.2.5關于讀出動作時的ODT電路的控制

其次，針對讀出動作時的控制器100與各存儲器10之間的信號的接收發(fā)送，尤其著眼于非選擇存儲器10中的ODT電路60的控制而利用圖10進行說明。在圖10中，省略指令鎖存賦能信號CLE、地址鎖存賦能信號ALE等。

如圖10所示，控制器100斷定芯片賦能信號CEn(“L”電平)。

其次，控制器100依次發(fā)行通知執(zhí)行讀出動作的指令、例如“05h”、地址數(shù)據(jù)“AD1”～“AD5”、及執(zhí)行讀出動作的指令、例如“E0h”。在選擇存儲器10，每當觸發(fā)寫入賦能信號WEn時，將指令及地址數(shù)據(jù)保持在存儲器10內。

其次，控制器100使讀出賦能信號REn在某個期間為“L”電平。而且，控制器100在該期間內使ODT賦能信號ODTEN從“L”為“H”電平。此時，在能夠使用ODT電路60的非選擇存儲器10，由于讀出賦能信號REn為“L”電平，所以，ODT控制電路52選擇DOUT模式并將對應的ODT電路60接通。另一方面，在未使用ODT電路60的非選擇存儲器10，ODT控制電路52不管ODT賦能信號ODTEN而均不將ODT電路60接通。

其次，在選擇存儲器10執(zhí)行讀出動作，對應于讀出賦能信號REn及RE的觸發(fā)而輸出讀出數(shù)據(jù)“RD”及時鐘信號DQS及DQSn。

當選擇存儲器10中的讀出動作完成時，控制器100使芯片賦能信號CEn為“H”電平，并使ODT賦能信號ODTEN為“L”電平。能夠使用ODT電路60的非選擇存儲器10當使ODT賦能信號ODTEN為“L”電平時將ODT電路60斷開。

1.2.6關于ODT電路的動作時序

其次，利用圖11對ODT賦能信號ODTEN與ODT電路60的接通/斷開的切換的時序進行說明。

如圖11所示，存儲器10以如下方式設定，即，在寫入賦能信號WEn從“L”切換為“H”電平之后，在預先所設定的期間不受理包含讀出賦能信號REn的各種信號?；蛘撸刂破?00也能以在該期間不自發(fā)地發(fā)行各種信號之方式設定。以下，將預先所設定的期間、即自寫入賦能信號WEn從“L”切換為“H”電平后至能夠受理讀出賦能信號REn為止的待機期間稱為“tWHR”。例如，在寫入動作中，在輸入地址數(shù)據(jù)“AD5”后(圖9)設定該待機期間tWHR，在讀出動作中，在輸入指令“30h”后(圖10)設定該待機期間tWHR。

經(jīng)過待機期間tWHR后，存儲器10受理讀出賦能信號REn(讀出賦能信號REn成為有效)?？刂破?00在從待機期間tWHR結束后25nsec以上的期間，在寫入動作的情況下以“H”電平維持讀出賦能信號REn，在讀出動作的情況下以“L”電平維持讀出賦能信號REn(以下，將該期間稱為“REn維持期間”)?？刂破?00在從自REn維持期間開始(即待機期間tWHR結束)經(jīng)過5nsec以上后至REn維持期間結束為止的期間(例如20nsec的期間)，將ODT賦能信號ODTEN從“L”切換為“H”電平。也就是說，控制器100只要從REn維持期間開始后經(jīng)過5nsec以上，則能夠與其他信號不同步地切換ODT賦能信號ODTEN。

ODT控制電路52是在ODT賦能信號ODTEN從“L”切換為“H”電平的時序，將讀出賦能信號REn鎖存，并選擇ODT電路60的控制模式。而且，ODT控制電路52在ODT賦能信號ODTEN從“L”切換為“H”電平后經(jīng)過例如25nsec后，將對應的ODT電路60接通。另外，ODT控制電路52在ODT賦能信號ODTEN從“H”切換為“L”電平后經(jīng)過例如25nsec后，將對應的ODT電路60斷開。

1.3關于本實施方式的效果

利用本實施方式的構成，能夠提高處理能力。以下，對本效果進行說明。

在利用總線將控制器100與多個存儲器10共通地連接的存儲器系統(tǒng)1中，來自非選擇存儲器10的信號的反射傳遞至作為信號的輸入目的地的選擇存儲器10或者控制器100，因此，該反射信號成為輸入信號中的干擾。因此，已知有使用ODT電路60抑制信號的反射的方法。

例如，存在如下方法，即，在非選擇存儲器10控制ODT電路60的接通/斷開動作的情況下，在寫入或讀出動作的前后，對非選擇存儲器10分別發(fā)送通知ODT電路60的使用開始與結束的指令(及地址數(shù)據(jù))。但是，在該情況下，必須與寫入或讀出動作不同地對非選擇存儲器10進行通知，因此，寫入及讀出動作的處理時間變長，存儲器系統(tǒng)1的處理能力降低。

另外，在寫入動作與讀出動作中，在控制器100與選擇存儲器10間接收發(fā)送的信號的狀態(tài)不同。更具體而言，例如，在讀出動作中，對應于讀出賦能信號REn的觸發(fā)而讀出數(shù)據(jù)，與此相對，在寫入動作中，讀出賦能信號REn維持于“H”電平。因此，與讀出賦能信號REn對應的ODT電路60優(yōu)選在讀出動作時使用而不在寫入動作時使用。必須如此般根據(jù)存儲器系統(tǒng)的動作狀態(tài)而控制ODT電路60的接通/斷開。

相對于此，在本實施方式的構成中，控制器100能夠發(fā)行用來控制ODT電路60的信號(ODT賦能信號ODTEN)。而且，控制器100能夠在寫入及讀出動作中將ODT賦能信號ODTEN發(fā)送至各存儲器10。另外，各存儲器10能夠根據(jù)ODT賦能信號ODTEN而控制ODT電路60。由此，控制器100能夠省略在寫入或讀出動作的前后進行的對非選擇存儲器10的與ODT電路60相關的通知。由此，能夠縮短寫入及讀出動作的處理時間，從而能夠提高存儲器系統(tǒng)的處理能力。

進而，在本實施方式的構成中，能夠根據(jù)讀出賦能信號REn而切換ODT的控制模式。更具體而言，存儲器10當ODT賦能信號ODTEN從“L”切換為“H”電平時，在讀出賦能信號REn為“H”電平的情況下，能夠選擇DIN模式，在讀出賦能信號REn為“L”電平的情況下，能夠選擇DOUT模式。由此，存儲器10能夠在寫入及讀出動作中選擇最佳的ODT電路60的控制狀態(tài)。由此，能夠有效地降低由信號的反射所致的干擾，從而能夠提高信號的品質。因此，能夠抑制由信號的劣化所致的誤動作，從而能夠提高存儲器系統(tǒng)的可靠性。

2.第2實施方式

其次，對第2實施方式進行說明。與第1實施方式的不同之處在于，存儲器10的構成不同，且各存儲器芯片包含ODT電路。以下，僅對與第1實施方式不同的方面進行說明。

2.1關于存儲器的構成

利用圖12及圖13對本實施方式的存儲器10的構成進行說明。以下，對存儲器10_0進行說明，但其他存儲器10(10_1、10_2、…)也為相同的構成。

首先，對存儲器10的剖面構成進行說明。

如圖12所示，存儲器10_0包括封裝襯底40、及8個存儲器芯片70(70a～70h)。例如，多個存儲器芯片70通過模具樹脂(未圖示)而密封在封裝襯底40上。另外，在本實施方式中的存儲器10_0，廢除第1實施方式的利用圖2及圖3所說明的接口芯片20。

存儲器芯片70是與第1實施方式的利用圖2及圖3所說明的存儲器芯片30同樣地，存儲來自控制器100的數(shù)據(jù)等。此外，存儲器芯片70(70a～60f)積層有8個，但并不限定于8個，能夠適當進行變更。各存儲器芯片70是在存儲器芯片70的上表面?zhèn)渲糜脕砼c外部(控制器100等)接收發(fā)送信號的多個端子71。

存儲器芯片70a～70h是在以端子71露出的方式例如呈階梯狀將中心偏移的狀態(tài)下，從下方側依次積層在封裝襯底40的上表面上。而且，各存儲器芯片70的端子71利用例如金配線而與封裝襯底40電連接。

其次，對存儲器芯片70的構成進行說明。以下，對存儲器芯片70a進行說明，但其他存儲器芯片70b～70h也為相同的構成。

如圖13所示，存儲器芯片70a包含第1實施方式的利用圖3所說明的接口芯片20所包含的輸入輸出控制電路50、邏輯電路51、及ODT控制電路52、以及存儲器芯片30所包含的存儲單元陣列53。另外，存儲器芯片70a包含與讀出賦能信號RE及REn、芯片賦能信號CEn、指令鎖存賦能信號CLE、地址鎖存賦能信號ALE、寫入賦能信號WEn、寫入保護信號WPn、以及ODT賦能信號ODTEN分別對應的端子。由此，與第1實施方式同樣地，存儲器芯片70a的輸入輸出控制電路50包含和與數(shù)據(jù)線DQ[7：0]、以及時鐘信號DQS及DQSn對應的端子連接的ODT電路60，邏輯電路51包含和與讀出賦能信號REn及RE對應的端子連接的ODT電路60。

2.2關于ODT電路的動作

其次，對各存儲器芯片70所包含的ODT電路60的動作進行說明。關于ODT電路60的控制的流程，與第1實施方式的圖6相同。但是，在第1動作中，控制器100當執(zhí)行Set Feature時，在第1實施方式中對每一存儲器10(接口芯片20)設定與ODT電路60相關的參數(shù)，與此相對，在本實施方式中，對每一存儲器芯片70設定與ODT電路60相關的參數(shù)。而且，在第2動作中，根據(jù)與控制器100接收發(fā)送的信號，各存儲器芯片70的ODT控制電路52控制ODT電路60的動作。

2.3關于本實施方式的效果

如果為本實施方式的構成，則能夠獲得與第1實施方式相同的效果。

進而，在本實施方式的構成中，各存儲器芯片70包含ODT電路60，因此，能夠在每一存儲器芯片70設定ODT電路60。由此，存儲器系統(tǒng)1能夠進行用來抑制反射信號的更詳細的設定。由此，能夠更有效地降低由信號的反射所致的干擾，從而能夠提高信號的品質。

3.第3實施方式

其次，對第3實施方式進行說明。與第1及第2實施方式的不同之處在于，在決定ODT電路60的控制模式時芯片賦能信號CEn也用于判定。以下，僅對與第1及第2實施方式不同的方面進行說明。

3.1關于存儲器系統(tǒng)的整體構成

首先，對存儲器系統(tǒng)1的整體構成進行說明。在本實施方式中的存儲器系統(tǒng)1，關于芯片賦能信號CEn，控制器100與各存儲器10(10_0、10_1、10_2、…)利用個別信號線而連接。也就是說，控制器100能夠使用個別信號線對各存儲器10分別發(fā)送不同的芯片賦能信號CEn。以下，控制器100使用個別信號線發(fā)送芯片賦能信號CEn的情況、即表示多個芯片賦能信號CEn的情況稱為芯片賦能信號“CEnx”。

此外，關于指令鎖存賦能信號CLE、地址鎖存賦能信號ALE、寫入賦能信號WEn、及ODT賦能信號ODTEN，既能夠使用共通信號線，也可使用個別信號線。

3.2關于ODT電路的控制模式選擇

首先，利用圖14對ODT電路60的控制模式的選擇進行說明。

如圖14所示，在本實施方式中，ODT控制電路52在ODT賦能信號ODTEN從“L”電平切換為“H”電平的時序，將芯片賦能信號CEnx及讀出賦能信號REn鎖存。然后，在芯片賦能信號CEnx及讀出賦能信號REn均為“H”電平的情況下，ODT控制電路52選擇DIN模式，并將對應的ODT電路60接通。另外，在芯片賦能信號CEnx為“H”電平且讀出賦能信號REn為“L”電平的情況下，ODT控制電路52選擇DOUT模式，并將對應的ODT電路60接通。另外，在芯片賦能信號CEnx為“L”電平的情況下，不管讀出賦能信號REn，ODT控制電路52均將ODT電路60斷開。

另外，在ODT賦能信號ODTEN為“L”電平的期間，ODT控制電路52將ODT電路60斷開。

3.3關于寫入動作時的ODT電路的控制

其次，利用圖15對寫入動作時的控制器100與各存儲器10之間的信號的接收發(fā)送進行說明。

如圖15所示，首先，控制器100斷定選擇存儲器10中的芯片賦能信號CEnx(“L”電平)。另外，控制器100在寫入動作的期間將非選擇存儲器10中的芯片賦能信號CEnx維持于“H”電平。

其次，控制器100在發(fā)行寫入動作所需的指令及地址數(shù)據(jù)后，使ODT賦能信號ODTEN為“H”電平。此時，在能夠使用ODT電路60的非選擇存儲器10，由于芯片賦能信號CEnx及讀出賦能信號REn為“H”電平，所以ODT控制電路52選擇DIN模式，并將對應的ODT電路60接通。

當選擇存儲器10中的寫入動作完成時，控制器100使選擇存儲器10的芯片賦能信號CEn為“H”電平，并使ODT賦能信號ODTEN為“L”電平。能夠使用ODT電路60的非選擇存儲器10當使ODT賦能信號ODTEN為“L”電平時將ODT電路60斷開。

3.4關于讀出動作中的ODT電路的控制

其次，利用圖16對讀出動作時的控制器100與各存儲器10之間的信號的接收發(fā)送進行說明。

如圖16所示，首先，控制器100斷定選擇存儲器10中的芯片賦能信號CEnx(“L”電平)。另外，控制器100在讀出期間將非選擇存儲器中的芯片賦能信號CEnx維持于“H”電平。

其次，控制器100在發(fā)行讀出動作所需的指令及地址數(shù)據(jù)后，在REn維持期間的期間使讀出賦能信號REn為“L”電平。而且，控制器100在該期間內使ODT賦能信號ODTEN為“H”電平。在能夠使用ODT電路60的非選擇存儲器10，由于芯片賦能信號CEnx為“H”電平，而且，讀出賦能信號REn為“L”電平，所以ODT控制電路52選擇DOUT模式并將對應的ODT電路60接通。

當選擇存儲器10中的讀出動作完成時，控制器100使選擇存儲器10的芯片賦能信號CEnx為“H”電平，并使ODT賦能信號ODTEN為“L”電平。能夠使用ODT電路60的非選擇存儲器10當使ODT賦能信號ODTEN為“L”電平時將ODT電路60斷開。

3.5關于ODT電路的動作時序

其次，利用圖17對ODT賦能信號ODTEN與ODT電路60的接通/斷開的切換的時序進行說明。

如圖17所示，經(jīng)過例如待機期間tWHR后，在芯片賦能信號CEnx成為有效的狀態(tài)(存儲器10能夠受理各種信號的狀態(tài))下，控制器100使非選擇存儲器10的芯片賦能信號CEnx為“H”電平。然后(例如10nsec后)，控制器100在寫入動作的情況下，以“H”電平維持讀出賦能信號REn。另一方面，控制器100在讀出動作的情況下，使讀出賦能信號REn為“L”電平，且在REn維持期間(25nsec以上)，維持“L”電平。

另外，控制器100在從REn維持期間開始(即待機期間tWHR結束)后經(jīng)過5nsec以上后至REn維持期間結束為止的期間，將ODT賦能信號ODTEN從“L”切換為“H”電平。例如，在圖17的例中，在從芯片賦能信號CEnx成為有效的狀態(tài)后經(jīng)過10nsec后成為REn維持期間，自此經(jīng)過5nsec后(芯片賦能信號CEnx成為有效的狀態(tài)后經(jīng)過15nsec后)，使ODT賦能信號ODTEN為“H”電平。

ODT控制電路52是在ODT賦能信號ODTEN從“L”切換為“H”電平的時序，將芯片賦能信號CEnx及讀出賦能信號REn鎖存，選擇ODT電路60的控制模式，在經(jīng)過例如25nsec后，將對應的ODT電路60接通。

3.6關于本實施方式的效果

本實施方式能夠應用于第1及第2實施方式。因此，能夠獲得與第1及第2實施方式相同的效果。

另外，在本實施方式的構成中，控制器100對每一存儲器10發(fā)送不同的芯片賦能信號CEnx。而且，ODT控制電路52能夠根據(jù)芯片賦能信號CEnx與讀出賦能信號REn而選擇ODT電路60的控制模式。因此，ODT控制電路52能夠僅在對應的存儲器10(或存儲器芯片70)為非選擇狀態(tài)(芯片賦能信號CEnx為“H”電平的狀態(tài))的情況下使ODT電路60進行動作。也就是說，存儲器系統(tǒng)1能夠根據(jù)所選擇的存儲器10，而進行更佳的ODT電路60的控制。由此，能夠更有效地降低由信號的反射所致的干擾，從而能夠提高信號的品質。

4.第4實施方式

其次，對第4實施方式進行說明。與第3實施方式的不同之處在于，當ODT賦能信號ODTEN及芯片賦能信號CEnx為“H”電平時，ODT電路60接通。以下，僅對與第3實施方式不同的方面進行說明。

4.1關于ODT電路的控制模式選擇

首先，利用圖18對ODT電路60的控制模式的選擇進行說明。

如圖18所示，當使芯片賦能信號CEnx及ODT賦能信號ODTEN均為“H”電平時，如果讀出賦能信號REn為“H”電平，則ODT控制電路52選擇DIN模式，并將對應的ODT電路60接通。另一方面，如果讀出賦能信號REn為“L”電平，則ODT控制電路52選擇DOUT模式，并將對應的ODT電路60接通。ODT控制電路52將ODT電路60接通時的讀出賦能信號REn鎖存。由此，即使在ODT電路60接通的期間讀出賦能信號REn從“H”變更為“L”電平或者從“L”變更為“H”電平，ODT控制電路52在將ODT電路60斷開之前也維持DIN模式或DOUT模式。

另外，在芯片賦能信號CEnx及ODT賦能信號ODTEN的至少一者為“L”電平的情況下，不管讀出賦能信號REn，ODT控制電路52均使ODT電路60斷開。

4.2關于ODT電路的動作時序

其次，利用圖19對ODT賦能信號ODTEN與ODT電路60的接通/斷開的切換的時序進行說明。在圖19的例中，對如下情況進行說明，即，在ODT賦能信號ODTEN為“H”電平的期間，非選擇存儲器10的芯片賦能信號CEnx維持于“H”電平。

如圖19所示，與第3實施方式同樣地，在芯片賦能信號CEnx有效的狀態(tài)(存儲器10能夠受理各種信號的狀態(tài))下，控制器100使非選擇存儲器10的芯片賦能信號CEnx為“H”電平。然后，控制器100在從REn維持期間開始后經(jīng)過5nsec以上后至REn維持期間結束為止的期間，將ODT賦能信號從“L”切換為“H”電平。

ODT控制電路52在使芯片賦能信號CEnx及ODT賦能信號ODTEN均為“H”電平的時序，將讀出賦能信號REn鎖存，并選擇ODT電路60的控制模式。而且，在自ODT賦能信號ODTEN從“L”切換為“H”電平后經(jīng)過例如25nsec后，ODT控制電路52將對應的ODT電路60接通。

其次，控制器100將ODT賦能信號ODTEN從“H”切換為“L”電平。另外，控制器100在將ODT賦能信號ODTEN從“H”切換為“L”電平后至經(jīng)過例如15nsec以上為止，將芯片賦能信號CEnx維持于“H”電平。ODT控制電路52在ODT賦能信號ODTEN從“H”切換為“L”電平后經(jīng)過例如25nsec后，將對應的ODT電路60斷開。

另外，控制器100也可在芯片賦能信號CEnx成為有效的狀態(tài)之前將ODT賦能信號ODTEN從“L”切換為“H”電平。進而，控制器100也可相較ODT賦能信號ODTEN而先將芯片賦能信號CEnx從“H”切換為“L”電平。

4.3關于本實施方式的效果

本實施方式能夠應用于第1及第2實施方式，因此，能夠獲得與第1及第2實施方式相同的效果。

另外，如果為本實施方式的構成，則能夠獲得與第3實施方式相同的效果。

進而，在本實施方式的構成中，ODT控制電路52能夠在芯片賦能信號CEnx及ODT賦能信號ODTEN均為“H”電平的情況下將ODT電路60接通。

5.第5實施方式

其次，對第5實施方式進行說明。與第1至第4實施方式的不同之處在于，寫入保護信號WPn具有作為寫入保護的控制信號的功能與作為ODT電路60的控制信號的功能。在本實施方式中，對2個例進行說明。以下，僅對與第1至第4實施方式不同的方面進行說明。

5.1第1例

首先，對本實施方式的第1例進行說明。在本例中，對在通過Set Feature設定參數(shù)的前后從端子輸入的信號的作用不同的情況進行說明。

5.1.1關于存儲器系統(tǒng)的整體構成

對存儲器系統(tǒng)1的整體構成進行說明。在本例中的存儲器系統(tǒng)1，控制器100使用個別信號線對各存儲器10(10_0、10_1、10_2、…)分別發(fā)送不同的寫入保護信號WPn。以下，將控制器100對每一存儲器10發(fā)送的寫入保護信號稱為寫入保護信號“WPnx”，將各存儲器10的與寫入保護信號WPnx對應的端子稱為“WPnx端子”。由此，在本例中，成為如下構成，即，在第1實施方式的圖3及圖5或第2實施方式的圖13中，將寫入保護信號WPn改稱為WPnx，并將與ODT賦能信號ODTEN對應的端子廢除。

此外，關于芯片賦能信號CEn、指令鎖存賦能信號CLE、地址鎖存賦能信號ALE、寫入賦能信號WEn，既能夠使用共通信號線，也可使用個別信號線。

5.1.2關于WPnx端子的信號

首先，利用圖20對WPnx端子的信號與存儲器10的關系進行說明。

如圖20所示，WPnx端子的信號(寫入保護信號WPnx)在通過Set Feature設定與ODT電路60相關的參數(shù)之前(第1動作之前)，作為寫入保護控制信號發(fā)揮功能，在設定參數(shù)后，作為ODT電路60的控制信號(ODT賦能信號ODTEN)發(fā)揮功能。

更具體而言，控制器100當存儲器10啟動(通電(Power ON))時，為了防止于電源電壓不穩(wěn)定的狀態(tài)下的寫入動作，而使寫入保護信號WPnx為“L”電平。此時的寫入保護信號WPnx作為寫入保護控制信號而進行處理，存儲器10在寫入保護信號WPnx為“L”電平的期間，禁止寫入動作(能夠執(zhí)行寫入保護)。

于電源電壓確定(穩(wěn)定)后，控制器100使寫入保護信號WPnx為“H”電平。此時的寫入保護信號WPnx作為寫入保護控制信號進行處理，存儲器10將寫入動作的禁止解除。

其次，控制器100執(zhí)行Set Feature，進行與ODT電路60相關的參數(shù)的設定。存儲器10在設定參數(shù)(執(zhí)行Set Feature)后，將寫入保護信號WPnx作為ODT賦能信號ODTEN而進行處理。更具體而言，在寫入保護信號WPnx為“L”電平的情況下，ODT控制電路52以將ODT電路60接通的方式進行控制。另一方面，在寫入保護信號WPnx為“H”電平的情況下，ODT控制電路52以將ODT電路60斷開的方式進行控制。

5.1.3關于ODT電路的控制模式選擇

關于本例中的ODT電路60的控制模式，能夠應用第1、第3、及第4實施方式中所說明的圖7、圖14、及圖18的關系。在該情況下，只要將ODT賦能信號ODTEN替換為寫入保護信號WPnx即可。

5.2第2例

其次，對本實施方式的第2例進行說明。第2例為如下例，即，在第1例中，執(zhí)行Set Feature后，寫入保護信號WPnx也具有作為寫入保護控制信號的功能。以下，僅對與第1例不同的方面進行說明。

5.2.1關于存儲器系統(tǒng)的整體構成

對存儲器系統(tǒng)1的整體構成進行說明。在本例中的存儲器系統(tǒng)1中，控制器100使用個別信號線對各存儲器10(10_0、10_1、10_2、…)分別發(fā)送不同的寫入保護信號WPnx與芯片賦能信號CEnx。

另外，關于指令鎖存賦能信號CLE、地址鎖存賦能信號ALE、寫入賦能信號WEn，既可使用共通信號線，也可使用個別信號線。

5.2.2關于ODT電路的控制模式選擇

首先，利用圖21對ODT電路60的控制模式的選擇進行說明。

如圖21所示，ODT控制電路52在寫入保護信號WPnx從“H”切換為“L”的時序，將芯片賦能信號CEnx(對每一存儲器10分別)、指令鎖存賦能信號CLE、地址鎖存賦能信號ALE、寫入賦能信號WEn、及讀出賦能信號REn鎖存。而且，ODT控制電路52在使芯片賦能信號CEnx及寫入賦能信號WEn為“H”電平且使指令鎖存賦能信號CLE及地址鎖存賦能信號ALE為“L”電平的情況下，將寫入保護信號WPnx判定為ODT電路60的控制信號。然后，在讀出賦能信號REn為“H”電平的情況下，ODT控制電路52選擇DIN模式，并將對應的ODT電路60接通。另一方面，在讀出賦能信號REn為“L”電平的情況下，ODT控制電路52選擇DOUT模式，并將對應的ODT電路60接通。

另外，在芯片賦能信號CEnx、指令鎖存賦能信號CLE、地址鎖存賦能信號ALE、及寫入賦能信號WEn為所述組合以外的情況下，ODT控制電路52將ODT電路60斷開。存儲器10將寫入保護信號WPnx判定為寫入保護控制信號而禁止寫入動作。

另外，在寫入保護信號WPnx為“H”電平的期間，ODT控制電路52將ODT電路60斷開。

5.2.3關于寫入動作時的ODT電路的控制

其次，利用圖22對寫入動作時的控制器100與各存儲器10之間的信號的接收發(fā)送進行說明。在圖22的例中，對指令鎖存賦能信號CLEx、地址鎖存賦能信號ALEx、寫入賦能信號WEnx在每一存儲器10不同的情況進行說明。

如圖22所示，控制器100在寫入動作的期間，將非選擇存儲器10中的芯片賦能信號CEnx及寫入賦能信號WEnx維持于“H”電平，并將指令鎖存賦能信號CLEx及地址鎖存賦能信號ALEx維持于“L”電平。

控制器100在發(fā)行寫入動作所需的指令及地址數(shù)據(jù)后，使寫入保護信號WPnx為“L”電平。此時，在能夠使用ODT電路60的非選擇存儲器10，由于使芯片賦能信號CEnx、寫入賦能信號WEn、及讀出賦能信號REn為“H”電平且使指令鎖存賦能信號CLE及地址鎖存賦能信號ALE為“L”電平，所以，ODT控制電路52選擇DIN模式并將對應的ODT電路60接通。

當選擇存儲器10中的寫入動作完成時，控制器100使選擇存儲器10的芯片賦能信號CEn為“H”電平，并使寫入保護信號WPnx為“H”電平。在能夠使用ODT電路60的非選擇存儲器10，如果使寫入保護信號WPnx為“H”電平，則ODT控制電路52將ODT電路60斷開。

5.2.4關于讀出動作時的ODT電路的控制

其次，利用圖23對讀出動作時的控制器100與各存儲器10之間的信號的接收發(fā)送進行說明。在圖23的例中，與圖22同樣地，對指令鎖存賦能信號CLEx、地址鎖存賦能信號ALEx、寫入賦能信號WEnx在每一存儲器10不同的情況進行說明。

如圖23所示，控制器100在讀出動作的期間，將非選擇存儲器10中的芯片賦能信號CEnx及寫入賦能信號WEnx維持為“H”電平，并將指令鎖存賦能信號CLEx及地址鎖存賦能信號ALEx維持為“L”電平。

控制器100在發(fā)行讀出動作所需的指令及地址數(shù)據(jù)后，在REn維持期間的期間使讀出賦能信號REn為“L”電平。而且，控制器100在該期間內使寫入保護信號WPnx為“L”電平。在能夠使用ODT電路60的非選擇存儲器10，由于使芯片賦能信號CEnx及寫入賦能信號WEn為“H”電平且使指令鎖存賦能信號CLE、地址鎖存賦能信號ALE、及讀出賦能信號REn為“L”電平，所以，ODT控制電路52選擇DOUT模式并將對應的ODT電路60接通。

當選擇存儲器10中的讀出動作完成時，控制器100使選擇存儲器10的芯片賦能信號CEnx為“H”電平，并使寫入保護信號WPnx為“H”電平。在能夠使用ODT電路60的非選擇存儲器10，如果使寫入保護信號WPnx為“H”電平，則ODT控制電路52將ODT電路60斷開。

5.2.5關于ODT電路的動作時序

其次，利用圖24對寫入保護信號WPnx與ODT電路60的接通/斷開的切換的時序進行說明。

如圖24所示，在例如待機期間tWHR后，在各種信號有效的狀態(tài)(存儲器10能夠受理各種信號的狀態(tài))下，控制器100使非選擇存儲器10的芯片賦能信號CEnx、寫入賦能信號WEnx、及讀出賦能信號REn為“H”電平，且使指令鎖存賦能信號CLEx及地址鎖存賦能信號ALEx為“L”電平。然后，控制器100在從REn維持期間開始后經(jīng)過5nsec以上后至REn維持期間結束為止的期間，將寫入保護信號WPnx從“H”切換為“L”電平。

ODT控制電路52在寫入保護信號WPnx切換為“H”電平的時序，將芯片賦能信號CEnx、指令鎖存賦能信號CLEx、地址鎖存賦能信號ALEx、寫入賦能信號WEnx、及讀出賦能信號REn鎖存。在圖24的例中，由于使芯片賦能信號CEnx及寫入賦能信號WEnx為“H”電平，且使指令鎖存賦能信號CLEx及地址鎖存賦能信號ALEx為“L”電平，所以，ODT控制電路52將寫入保護信號WPnx作為ODT電路60的控制信號而進行處理，并根據(jù)讀出賦能信號REn的“H”/“L”電平而選擇DIN/DOUT模式。然后，在WPnx端子的信號從“H”切換為“L”電平后經(jīng)過例如25nsec后，將對應的ODT電路60接通。

其次，控制器100將寫入保護信號WPnx從“L”切換為“H”電平。ODT控制電路52在自寫入保護信號WPnx從“L”切換為“H”電平后經(jīng)過例如25nsec后，將對應的ODT電路60斷開。

5.3關于本實施方式的效果

如果為本實施方式的構成，則能夠獲得與第1至第4實施方式相同的效果。

進而，在本實施方式中，能夠使寫入保護信號WPnx具有作為寫入保護的控制信號的功能與作為ODT電路60的控制信號的功能。也就是說，能夠使寫入保護信號WPn與ODT賦能信號ODTEN共通。由此，能夠省略控制器100及存儲器10中的與ODT賦能信號ODTEN對應的端子、用來接收發(fā)送ODT賦能信號ODTEN的數(shù)據(jù)線。由此，能夠在存儲器系統(tǒng)中抑制端子數(shù)及數(shù)據(jù)線的條數(shù)增加而抑制芯片面積增大。

進而，在本實施方式中，在通過Set Feature設定ODT電路60的參數(shù)后，也針對1個信號使其具有作為寫入保護控制信號的功能與作為ODT電路60的控制信號的功能。更具體而言，存儲器10是在寫入保護信號WPnx從“H”電平切換為“L”電平的時序，將芯片賦能信號CEnx、指令鎖存賦能信號CLEx、地址鎖存賦能信號ALEx、寫入賦能信號WEnx、及讀出賦能信號REn鎖存。而且，存儲器10能夠根據(jù)各信號的狀態(tài)判定寫入保護信號WPnx為寫入保護控制信號還是ODT電路60的控制信號。通過使用芯片賦能信號CEnx、指令鎖存賦能信號CLEx、地址鎖存賦能信號ALEx、寫入賦能信號WEnx、及讀出賦能信號REn進行判定，能夠防止寫入保護或ODT電路60的誤動作。由此，能夠提高存儲器系統(tǒng)的可靠性。

此外，在本實施方式中，使用芯片賦能信號CEnx、指令鎖存賦能信號CLEx、地址鎖存賦能信號ALEx、及寫入賦能信號WEnx來判定WPnx端子的信號為寫入保護信號WPnx還是ODT賦能信號ODTENx，但用于判定的信號的種類、及信號的邏輯電平的組合并不限定于此。

進而，使寫入保護信號WPnx具有作為ODT賦能信號ODTEN的功能，但并不限定于寫入保護信號WPnx。

6.第6實施方式

其次，對第6實施方式進行說明。第6實施方式與不在第5實施方式的第2例中將芯片賦能信號CEnx、指令鎖存賦能信號CLEx、地址鎖存賦能信號ALEx、寫入賦能信號WEnx鎖存的情況相關。以下，僅對與第5實施方式的第2例不同的方面進行說明。

6.1關于存儲器系統(tǒng)的整體構成

首先，對存儲器系統(tǒng)1的整體構成進行說明。在本實施方式中的存儲器系統(tǒng)1，寫入保護信號WPnx、指令鎖存賦能信號CLEx、地址鎖存賦能信號ALEx、寫入賦能信號WEnx使用個別信號線從控制器100發(fā)送至各存儲器10。

6.2關于ODT電路的控制模式選擇

其次，利用圖25對ODT電路60的控制模式的選擇進行說明。

如圖25所示，使芯片賦能信號CEnx及寫入賦能信號WEnx為“H”電平，且使指令鎖存賦能信號CLEx、地址鎖存賦能信號ALEx、寫入保護信號WPnx為“L”電平時，如果讀出賦能信號REn為“H”電平，則ODT控制電路52選擇DIN模式并將ODT電路60接通。另一方面，如果讀出賦能信號REn為“L”電平，則ODT控制電路52選擇DOUT模式并將ODT電路60接通。ODT控制電路52將ODT電路60接通時的讀出賦能信號REn鎖存。由此，即使在將ODT電路60接通的期間讀出賦能信號REn從“H”變更為“L”電平或者從“L”變更為“H”電平，ODT控制電路52在將ODT電路60斷開之前也維持DIN模式或DOUT模式。

另外，在芯片賦能信號CEnx、指令鎖存賦能信號CLEx、地址鎖存賦能信號ALEx、及寫入賦能信號WEnx的至少一者并非所述邏輯電平的狀態(tài)下，在寫入保護信號WPnx為“L”電平的情況下，ODT控制電路52將ODT電路60斷開。然后，存儲器10成為寫入保護狀態(tài)而寫入被禁止。因此，在ODT電路60接通的情況下，當芯片賦能信號CEnx、指令鎖存賦能信號CLEx、地址鎖存賦能信號ALEx、及寫入賦能信號WEnx的至少一者的邏輯電平反轉時，存儲器10也將ODT電路60斷開而轉變?yōu)閷懭氡Ｗo狀態(tài)。

另外，在寫入保護信號WPnx為“H”電平的情況下，ODT控制電路52將ODT電路60斷開。

6.3關于從ODT電路的控制狀態(tài)向寫入保護狀態(tài)的轉變

其次，利用圖26對從ODT電路60的控制狀態(tài)向寫入保護狀態(tài)轉變時的時序進行說明。

如圖26所示，在使芯片賦能信號CEnx及寫入賦能信號WEnx為“H”電平且使指令鎖存賦能信號CLEx及地址鎖存賦能信號ALEx為“L”電平的狀態(tài)下，如果寫入保護信號WPnx從“H”變?yōu)椤癓”電平，則ODT控制電路52將ODT電路60接通。

如果在該狀態(tài)下例如寫入賦能信號WEnx從“H”變?yōu)椤癓”，則ODT控制電路52將ODT電路60斷開。而且，存儲器10在ODT電路斷開后經(jīng)過例如100nsec后轉變?yōu)閷懭氡Ｗo狀態(tài)。

此外，在圖26的例中，將寫入賦能信號WEnx從“H”切換為“L”電平，但也可對芯片賦能信號CEnx、指令鎖存賦能信號CLEx、及地址鎖存賦能信號ALEx中的任一信號的邏輯電平進行切換。

6.3關于本實施方式的效果

如果為本實施方式的構成，則能夠獲得與第1至第5實施方式相同的效果。

進而，在本實施方式中，通過在ODT電路60接通的狀態(tài)下變更芯片賦能信號CEnx、指令鎖存賦能信號CLEx、地址鎖存賦能信號ALEx、及寫入賦能信號WEnx中的任一者的邏輯電平，能夠連續(xù)地進行ODT電路60的斷開動作與向寫入保護狀態(tài)的轉變。

7.第7實施方式

其次，對第7實施方式進行說明。與第1至第6實施方式的不同之處在于，在Set Feature時，將ODT電路60的控制模式設定為DIN模式及DOUT模式中的任一者。以下，僅對與第1至第6實施方式不同的方面進行說明。

7.1關于ODT電路的控制的流程

利用圖27對ODT電路60的控制流程進行說明。

如圖27所示，首先，控制器100在執(zhí)行Set Feature(第1動作)時，選擇DIN模式或DOUT模式中的任一者，并設定參數(shù)。

其次，控制器100在寫入或讀出動作時，將ODT賦能信號ODTEN從“L”設為“H”電平。ODT控制電路52在ODT賦能信號ODTEN為“H”電平的期間，在通過Set Feature預先所設定的DIN模式或DOUT模式下，將對應的ODT電路60接通。

7.2關于本實施方式的效果

如果為本實施方式的構成，則能夠獲得與第1至第6實施方式相同的效果。

進而，在本實施方式中，通過Set Feature預先設定DIN模式或DOUT模式中的任一者，由此，ODT控制電路52能夠不對ODT電路60的控制模式進行選擇而控制ODT電路60的動作。由此，能夠簡化ODT控制電路52的構成，從而能夠減小ODT控制電路52的電路面積。因此，能夠抑制芯片面積增加。

8.第8實施方式

其次，對第8實施方式進行說明。第8實施方式是在第2實施方式中，根據(jù)芯片地址數(shù)據(jù)CADD，對將ODT電路60接通的存儲器芯片70a～70h進行選擇。以下，僅對與第2實施方式不同的方面進行說明。

8.1關于存儲器芯片的選擇

利用圖28對存儲器芯片70a～70h的選擇簡單地進行說明。圖28是簡單地表示第2實施方式中的圖12的說明圖。此外，在圖28的例中，選擇最高階的存儲器芯片70h，但并不限定于此。進而，所選擇的存儲器芯片70也可為多個。

如圖28所示，各存儲器芯片70(70a～70h)的ODT控制電路52在寫入或讀出動作時，根據(jù)從控制器100發(fā)送來的芯片地址數(shù)據(jù)CADD而掌握所搭載的存儲器芯片70在各存儲器10中安裝在哪一位置。而且，在為例如最高階的存儲器芯片70h的情況下，ODT控制電路52根據(jù)ODT賦能信號ODTEN將對應的ODT電路60接通。

8.2關于本實施方式中的效果

如果為本實施方式的構成，則能夠獲得與第2實施方式相同的效果。

進而，在本實施方式中，能夠根據(jù)芯片地址數(shù)據(jù)CADD在各存儲器10中僅選擇反射信號有效地降低的存儲器芯片70而使ODT電路60進行動作。由此，能夠進一步進行最佳的ODT電路60的控制，能夠更有效地降低由信號的反射所致的干擾，因此，能夠提高信號的品質。

進而，在本實施方式中，能夠根據(jù)芯片地址數(shù)據(jù)CADD掌握成為寫入或讀出動作的對象的存儲器芯片70，因此，能夠根據(jù)成為對象的存儲器芯片70控制ODT電路60的動作。由此，能夠進行更佳的ODT電路60的控制，從而能夠更有效地降低由信號的反射所致的干擾，因此，能夠提高信號的品質。

進而，在本實施方式中，即使ODT賦能信號ODTEN在各存儲器芯片70中共通，也可根據(jù)芯片地址數(shù)據(jù)CADD選擇使ODT電路60接通的存儲器芯片70。由此，能夠將連接控制器100與各存儲器10的ODT賦能信號的信號線設為共通信號線。由此，能夠簡化存儲器系統(tǒng)的構成，而能夠抑制芯片面積增大。

9.變化例等

所述實施方式的存儲器系統(tǒng)包括第1非易失性半導體存儲裝置(圖1中的10)與控制器(圖1中的100)?？刂破髂軌驅⒌?信號與控制讀出動作時讀出數(shù)據(jù)的時序的第2信號(圖3中的REn)發(fā)送至第1非易失性半導體存儲裝置。第1非易失性半導體存儲裝置包含：第1端子，連接于控制器，并接收第2信號；第1電路(圖3中的60)，包含連接于第1端子的第1及第2電阻元件(圖4中的63a及63b)、將第1電阻元件與電源電壓線(圖4中的VCC)電連接的第1開關元件(圖4中的61)、及將第2電阻元件與接地電壓線(圖4中的VSS)電連接的第2開關元件(圖4中的62)；及第2電路(圖3中的52)，使用第1信號(圖3中的ODTEN)控制第1電路。第2電路在當切換第1信號的邏輯電平時(圖7中的L到H)第2信號處于第1邏輯電平(圖7中的H)的情況下，將第1及第2開關元件斷開，在第2信號處于第2邏輯電平的情況下(圖7中的L)，將第1及第2開關元件接通。

通過應用所述實施方式，能夠提供一種能提高處理能力的非易失性半導體存儲裝置及存儲器系統(tǒng)。

此外，實施方式并不限定于上述所說明的方式，能夠進行各種變化。進而，各實施方式能在可能的范圍內進行組合。例如，也可在第2實施方式的構成中應用第5實施方式的第1例與第8實施方式，省略與ODT賦能信號ODTEN對應的端子，根據(jù)芯片地址數(shù)據(jù)CADD選擇將ODT電路60接通的存儲器芯片70。

進而，在所述實施方式中，控制器100也可包括ODT電路60。例如，在存儲器10間進行信號的接收發(fā)送的情況下，也可將控制器100的ODT電路60接通。

進而，在所述實施方式中，對ODT電路60和與數(shù)據(jù)線DQ[7：0]、時鐘信號DQS及DQSn、以及讀出賦能信號REn及RE對應的端子連接的情況進行了說明，但連接ODT電路60的端子并不限定于這些。

進而，在所述實施方式中，對和與讀出賦能信號REn及RE對應的端子連接的ODT電路60在DIN模式下斷開且在DOUT模式下接通的情況進行了說明，但以DIN模式與DOUT模式切換接通與斷開的ODT電路60并不限定于這些。

進而，在所述實施方式中，ODT控制電路52的可變電阻元件63a及63b也可在DIN模式與DOUT模式下設定不同的電阻值。

進而，在所述實施方式中，使用ODT電路60的接口芯片20(或存儲器芯片70)并不限定于非選擇存儲器10(或存儲器芯片70)。

進而，所述實施方式也可應用于平面型NAND型閃速存儲器或三維積層型NAND型閃速存儲器中的任一者。

進而，所述實施方式中的“連接”也包含在中間介置例如晶體管或電阻等其他某個部件而間接地連接的狀態(tài)。

對本發(fā)明的若干實施方式進行了說明，但這些實施方式是作為例提出者，并不意圖限定發(fā)明的范圍。這些實施方式能以其他多種方式實施，能夠在不脫離發(fā)明的主旨的范圍內進行各種省略、替換、變更。這些實施方式或其變化包含在發(fā)明的范圍或主旨中，同樣包含在權利要求書所記載的發(fā)明及其均等的范圍內。

此外，在與本發(fā)明相關的各實施方式中，也可如下述般。例如，存儲單元晶體管MT能夠保持2位(4值)的數(shù)據(jù)，當將保持有4值中的某一個時的閾值電平按照從低到高的順序設為E電平(刪除電平)、A電平、B電平、及C電平時，

(1)讀出動作中：

于A電平的讀出動作中施加至所選擇的字線的電壓為例如0V～0.55V之間。并不限定于此，也可設為0.1V～0.24V、0.21V～0.31V、0.31V～0.4V、0.4V～0.5V、及0.5V～0.55V中的任一者之間。

于B電平的讀出動作中施加至所選擇的字線的電壓為例如1.5V～2.3V之間。并不限定于此，也可設為1.65V～1.8V、1.8V～1.95V、1.95V～2.1V、及2.1V～2.3V中的任一者之間。

于C電平的讀出動作中施加至所選擇的字線的電壓為例如3.0V～4.0V之間。并不限定于此，也可設為3.0V～3.2V、3.2V～3.4V、3.4V～3.5V、3.5V～3.6V、及3.6V～4.0V中的任一者之間。

作為讀出動作的時間(tR)，也可設為例如25μs～38μs、38μs～70μs、或70μs～80μs之間。

(2)寫入動作如所述般包含編程動作與驗證動作。寫入動作中：

編程動作時最初施加至所選擇的字線的電壓為例如13.7V～14.3V之間。并不限定于此，也可設為例如13.7V～14.0V及14.0V～14.6V中的任一者之間。

也可改變對第奇數(shù)條字線進行寫入時最初施加至所選擇的字線的電壓、及對第偶數(shù)條字線進行寫入時最初施加至所選擇的字線的電壓。

當將編程動作設為ISPP方式(Incremental Step Pulse Program，增量階躍脈沖編程)時，作為躍階電壓，能夠列舉例如0.5V左右。

作為施加至非選擇字線的電壓，也可設為例如6.0V～7.3V之間。并不限定于該情況，也可設為例如7.3V～8.4V之間，還能夠設為6.0V以下。

也可根據(jù)非選擇字線為第奇數(shù)條字線還是第偶數(shù)條字線而改變施加的通路電壓。

作為寫入動作的時間(tProg)，也可設為例如1700μs～1800μs、1800μs～1900μs、或1900μs～2000μs之間。

(3)刪除動作中：

最初施加至形成在半導體襯底上部且在上方配置著所述存儲單元的阱的電壓為例如12V～13.6V之間。并不限定于該情況，也可為例如13.6V～14.8V、14.8V～19.0V、19.0V～19.8V、或19.8V～21V之間。

作為刪除動作的時間(tErase)，也可設為例如3000μs～4000μs、4000μs～5000μs、或4000μs～9000μs之間。

(4)存儲單元的構造：

具有介隔膜厚為4～10nm的隧道絕緣膜而配置在半導體襯底(硅襯底)上的電荷累積層。該電荷累積層能夠設為膜厚為2～3nm的SiN或SiON等的絕緣膜與膜厚為3～8nm的多晶硅的積層構造。另外，也可對多晶硅添加Ru等金屬。在電荷累積層之上具有絕緣膜。該絕緣膜例如具有隔于膜厚為3～10nm的下層High-k膜與膜厚為3～10nm的上層High-k膜之間的膜厚為4～10nm的氧化硅膜。High-k膜能夠列舉HfO等。另外，氧化硅膜的膜厚能夠厚于High-k膜的膜厚。在絕緣膜上，介隔膜厚為3～10nm的功函數(shù)調整用的材料而形成有膜厚為30nm～70nm的控制電極。此處，功函數(shù)調整用的材料為TaO等的金屬氧化膜、TaN等的金屬氮化膜?？刂齐姌O能夠使用W等。

另外，能夠在存儲單元間形成氣隙。

[符號的說明]

1 存儲器系統(tǒng)

10 存儲器

20 接口芯片

21、32、41、42 凸塊

30、70 存儲器芯片

31 TSV

33 配線

40 封裝襯底

50 輸入輸出控制電路

51 邏輯電路

52 ODT控制電路

53 存儲單元陣列

54 參數(shù)存儲部

60 ODT電路

61 p通道MOS晶體管

62 n通道MOS晶體管

63a、63b 可變電阻元件

64 輸入接收器

65 輸出驅動器

71 端子

100 控制器

200 主機設備