半導(dǎo)體存儲裝置的制造方法
【專利說明】半導(dǎo)體存儲裝置
[0001][相關(guān)申請]
[0002]本申請享有以日本專利申請2014-187040號(申請日:2014年9月12日)作為基礎(chǔ)申請的優(yōu)先權(quán)。本申請通過參照該基礎(chǔ)申請而包含基礎(chǔ)申請的所有內(nèi)容。
技術(shù)領(lǐng)域
[0003]本實施方式涉及一種半導(dǎo)體存儲裝置。
【背景技術(shù)】
[0004]近年來，作為用于提高NAND (與非)型閃存的比特密度的方法，提出有將存儲單元晶體管積層在半導(dǎo)體襯底的上方的3維積層型NAND閃存，所謂BiCS (Bit-Cost Scalable,比特可變成本)閃存的存儲器。

【發(fā)明內(nèi)容】

[0005]本發(fā)明的實施方式提供一種高品質(zhì)半導(dǎo)體存儲裝置。
[0006]實施方式的半導(dǎo)體存儲裝置包括:具備多個存儲單元晶體管的存儲單元陣列，連接于多個所述存儲單元晶體管的柵極電極的多條字線，對所述存儲單元晶體管進(jìn)行數(shù)據(jù)的寫入的控制電路，以及存儲連接于所述存儲單元晶體管的每條字線的編程條件數(shù)據(jù)的寄存器，所述控制電路在接收第一指令前接收第二指令的情況下，使用存儲在所述寄存器的所述編程條件數(shù)據(jù)，決定編程電壓，基于所述第一指令，對特定所述字線施加編程電壓。
【附圖說明】
[0007]圖1是表示第一實施方式的存儲器系統(tǒng)的框圖。
[0008]圖2是表示第一實施方式的存儲單元陣列的框圖。
[0009]圖3是表示第一實施方式的區(qū)塊BLK0的電路圖的一部分。
[0010]圖4是表示第一實施方式的NAND串的剖面圖。
[0011]圖5(a)是表示第一實施方式的存儲單元晶體管MT的閾值分布的初始狀態(tài)。圖5(b)是表示下位比特寫入完成后的第一實施方式的存儲單元晶體管MT的閾值分布。圖5(c)是表示第一編程的上位比特寫入、或者第二編程完成后的第一實施方式的存儲單元晶體管MT的閾值分布。
[0012]圖6是表不第一實施方式的頁面的一例的圖。
[0013]圖7是表示第一實施方式的半導(dǎo)體存儲裝置的編程動作的流程圖。
[0014]圖8是表不第一實施方式的指令順序的一例的圖。
[0015]圖9是表示第一實施方式的指令順序的一例的圖。
[0016]圖10是表示第一實施方式的半導(dǎo)體存儲裝置的編程動作的流程圖。
[0017]圖11是表示第一實施方式的擷取動作時的圖。
[0018]圖12是表示第一實施方式的半導(dǎo)體存儲裝置的編程動作的流程圖。
[0019]圖13是表示第一實施方式的上位頁面編程動作時的圖。
[0020]圖14(a)?(d)是表示決定第一實施方式的上位頁面編程用的初始編程電壓的方法的圖。
[0021]圖15(a)?(d)是表示決定第一實施方式的上位頁面編程用的初始編程電壓的方法的圖。
[0022]圖16是表示第一實施方式的半導(dǎo)體存儲裝置的編程動作的流程圖。
[0023]圖17是表不第一實施方式的下位頁面編程動作時的圖。
[0024]圖18(a)?⑷是表示決定第一實施方式的下位頁面編程用的初始編程電壓的方法的圖。
[0025]圖19(a)?⑷是表示決定第一實施方式的下位頁面編程用的初始編程電壓的方法的圖。
[0026]圖20是表示第一實施方式的半導(dǎo)體存儲裝置的編程動作的流程圖。
[0027]圖21是表示第一實施方式的具體例的串單元的概略圖。
[0028]圖22 (a)、(b)是表示第一實施方式的具體例1及具體例2的編程動作所需的時間的圖。
[0029]圖23是表示第二實施方式的半導(dǎo)體存儲裝置的編程動作的流程圖。
[0030]圖24是表示第二實施方式的指令順序的一例的圖。
[0031]圖25是表示第二實施方式的指令順序的一例的圖。
[0032]圖26是表示第二實施方式的半導(dǎo)體存儲裝置的編程動作的流程圖。
[0033]圖27是表示第二實施方式的擷取動作時的圖。
[0034]圖28是表示第二實施方式的半導(dǎo)體存儲裝置的編程動作的流程圖。
[0035]圖29是表示第二實施方式的半導(dǎo)體存儲裝置的編程動作的流程圖。
[0036]圖30是表示第三實施方式的存儲器系統(tǒng)的框圖。
[0037]圖31是表示第三實施方式的指令順序的一例的圖。
[0038]圖32是表示第四實施方式的存儲器系統(tǒng)的框圖。
[0039]圖33是表示第四實施方式的編程動作的概要的圖。
[0040]圖34是表示第四實施方式的半導(dǎo)體存儲裝置的編程動作的流程圖。
[0041]圖35是表示第四實施方式的半導(dǎo)體存儲裝置的編程動作的流程圖。
[0042]圖36是表示第四實施方式的半導(dǎo)體存儲裝置的編程動作的流程圖。
[0043]圖37是表示第四實施方式的半導(dǎo)體存儲裝置的編程動作的流程圖。
[0044]圖38是表示第四實施方式的指令順序的一例的圖。
【具體實施方式】
[0045]以下參照附圖對實施方式進(jìn)行說明。另外，以下說明中，對具有大致相同的功能及構(gòu)成的構(gòu)成要素附上相同符號，僅在需要時進(jìn)行重復(fù)說明。而且，以下所示的各實施方式是例示用以將本實施方式的技術(shù)思想具體化的裝置或方法者，實施方式的技術(shù)思想并未將構(gòu)成零件的材質(zhì)、形狀、結(jié)構(gòu)、配置等特定為下述內(nèi)容。實施方式的技術(shù)思想可在權(quán)利要求書范圍內(nèi)添加各種變更。
[0046]而且，以下，作為NAND閃存的一例，列舉3維積層型NAND閃存來說明各實施方式。
[0047](第一實施方式)
[0048]<存儲器系統(tǒng)>
[0049]使用圖1對第一實施方式的存儲器系統(tǒng)進(jìn)行說明。
[0050]第一實施方式的存儲器系統(tǒng)100具有存儲器控制器(memory controller) 110、及NAND閃存(非易失性半導(dǎo)體存儲裝置)120。另外，存儲器系統(tǒng)100也可包含主機(jī)設(shè)備200。
[0051]<存儲器控制器>
[0052]存儲器控制器110 包含主機(jī)接口 (Host interface) 11U RAM (Random AccessMemory，隨機(jī)存取存儲器)112、ECC(Error Correcting Code,錯誤校正碼)電路113、CPU (Central Processing unit，中央處理器)114、R0M(Read Only Memory，只讀存儲器)115、及閃存接口 (Flash memory interface) 116。
[0053]存儲器控制器110將NAND閃存120的動作所需的指令等輸出到NAND閃存120。存儲器控制器110通過將該指令輸出到NAND閃存120而進(jìn)行從NAND閃存120的數(shù)據(jù)讀出(讀取)、向NAND閃存120的數(shù)據(jù)的寫入(寫入動作包含多個循環(huán)、1個循環(huán)包含編程動作與編程驗證動作)、或者NAND閃存120的數(shù)據(jù)的刪除等。
[0054]主機(jī)接口 111經(jīng)由數(shù)據(jù)總線而與個人計算機(jī)等主機(jī)設(shè)備(簡稱作主機(jī)等)200連接。經(jīng)由該主機(jī)接口 111，在主機(jī)設(shè)備200與存儲器系統(tǒng)100之間進(jìn)行數(shù)據(jù)的收發(fā)等。
[0055]RAM112例如為易失性存儲器，存儲用于例如CPU114進(jìn)行動作的動作程序等。
[0056]ECC電路113在從主機(jī)設(shè)備200接收到數(shù)據(jù)的情況下，對接收數(shù)據(jù)附加錯誤校正碼。而且，ECC電路113將附加了錯誤校正碼的數(shù)據(jù)供給到例如閃存接口 116。而且，ECC電路113經(jīng)由閃存接口 116接收從NAND閃存120供給的數(shù)據(jù)。而且，ECC電路113使用錯誤校正碼對來自NAND閃存120的接收數(shù)據(jù)進(jìn)行錯誤校正。而且，ECC電路113對主機(jī)接口111供給進(jìn)行了錯誤校正的數(shù)據(jù)。
[0057]CPU114進(jìn)行存儲器系統(tǒng)100整體的動作。CPU114基于存儲在RAM112及R0M115的數(shù)據(jù)控制NAND閃存120。另外，如所述那樣，在主機(jī)設(shè)備200包含于存儲器系統(tǒng)100的情況下，CPU114也進(jìn)行存儲器系統(tǒng)100整體的動作。
[0058]R0M115為非易失性存儲器，存儲用于例如CPU114動作的動作程序等。
[0059]閃存接口 116上經(jīng)由數(shù)據(jù)總線而連接著NAND閃存120。
[0060]<NAND 閃存>
[0061 ] NAND閃存120包括輸入輸出緩沖器(Input/Output buffer) 121、控制電路(Control Circuit) 122、列地址緩沖器 / 列解碼器(Column address buffer/Columndecoder) 123、失效比特計數(shù)器電路(Fail bit counter circuit) 124、數(shù)據(jù)鎖存電路(DataLatch Circuit) 125、感測放大器(Sense Amplifier) 126、行地址緩沖器(Row AddressBuffer) 127、行解碼器(Row Decoder) 128 及存儲單元陣列(Memory Cell Array) 130。
[0062]存儲單元陣列130為多個非易失性存儲單元晶體管相對于半導(dǎo)體襯底在垂直方向上積層而成的3維非易失性半導(dǎo)體存儲裝置。關(guān)于存儲單元陣列130的詳細(xì)構(gòu)成將于以后進(jìn)彳丁敘述。
[0063]感測放大器126在數(shù)據(jù)的讀出動作時，在SEN節(jié)點(未圖示)處感測從存儲單元晶體管讀出到比特線的數(shù)據(jù)。而且，感測放大器126在數(shù)據(jù)的寫入動作時，在感測放大器的SEN節(jié)點設(shè)定與編程數(shù)據(jù)相應(yīng)的編程電壓。對存儲單元陣列130的數(shù)據(jù)的讀出及寫入以多個存儲單元晶體管單位(后述的頁面單位)進(jìn)行。感測放大器126接收從列地址緩沖器/列解碼器123輸入的比特線選擇信號，并經(jīng)由比特線選擇晶體管(未圖示)選擇并驅(qū)動比特線BL中的任一者。
[0064]另外，寫入動作包括:將電荷注入到存儲單元晶體管MT的電荷蓄積層而使閾值上升的編程電壓施加動作(也稱作編程動作等)，及確認(rèn)作為該編程電壓施加動作的結(jié)果的閾值分布的變化的編程驗證動作。
[0065]數(shù)據(jù)鎖存電路125包括分別包含SRAM等的第一高速緩存(cache) 125a、第二高速緩存125b及第三高速緩存125c。第一高速緩存125a、第二高速緩存125b及第三高速緩存125c分別存儲從存儲器控制器110供給的數(shù)據(jù)或由感測放大器126偵測的驗證結(jié)果等。而且，第一高速緩存125a、第二高速緩存125b及第三高速緩存125c分別保持1頁面量的數(shù)據(jù)。關(guān)于頁面的定義將于以后進(jìn)行敘述。
[0066]失效比特計數(shù)器電路124根據(jù)存儲在數(shù)據(jù)鎖存電路125的驗證的結(jié)果而對編程未完成的比特數(shù)進(jìn)行計數(shù)。
[0067]列地址緩沖器/列解碼器123暫時地存儲從存儲器控制器110經(jīng)由輸入輸出緩沖器121而輸入的列地址信號。而且，將依據(jù)列地址信號選擇比特線BL中的任一者的選擇信號輸出到感測放大器126。
[0068]行解碼器128對經(jīng)由行地址緩沖器127輸入的行地址信號進(jìn)列解碼，選擇并驅(qū)動存儲單元陣列的字線WL及選擇柵極線SGD、SGS。而且，該行解碼器128具有選擇存儲單元陣列130的區(qū)塊的部分與選擇頁面的部分。
[0069]再者，第一實施方式的NAND閃存120具有未圖不的外部輸入輸出端子1/0，經(jīng)由該外部輸入輸出端子I/O進(jìn)行輸入輸出緩沖器121與存儲器控制器110的數(shù)據(jù)的授受。經(jīng)由外部輸入輸出端子I/O而輸入的地址信號經(jīng)由行地址緩沖器127輸出到行解碼器128及列地址緩沖器/列解碼器123。
[0070]控制電路122基于經(jīng)由存儲器控制器110而供給的各種外部控制信號(芯片賦能信號CEn、寫入賦能信號WEn、讀出賦能信號REn、指令鎖存賦能信號CLE、地址鎖存賦能信號ALE等)與指令CMD，控制數(shù)據(jù)的編程及刪除的順序及讀取動作。
[0071]而且，控制電路122具備寄存器122a、122b及122c，存儲后述的編程條件數(shù)據(jù)、及與由失效比特計數(shù)器電路124計數(shù)的值相關(guān)的值等控制電路122進(jìn)行運算所需的值。
[0072]寄存器122a存儲后述的規(guī)定值NCHK_PV等，寄存器122b存儲規(guī)定值NML2V_PV等。而且，寄存器122c存儲從后述的樣品串、或者下位頁面讀取的信息(例如8比特信息)等。
[0073]而且，控制電路122基于存儲在寄存器122c的編程條件數(shù)據(jù)，決定編程動作時使用的初始編程電壓。
[0074]而且，控制電路122將編程未完成的比特數(shù)與所設(shè)定的容許失效比特數(shù)進(jìn)行比較，判斷編程動作通過(pass)還是失效(fail)。而且，控制電路122在內(nèi)部具備對編程脈沖施加次數(shù)進(jìn)行計數(shù)的循環(huán)計數(shù)器。
[0075]<存儲單元陣列>
[0076]其次，使用圖2?圖4對第一實施方式的存儲單元陣列130的構(gòu)成的詳情進(jìn)行說明。
[0077]如圖2所示，存儲單元陣列130具備多個非易失性存儲單元晶體管，分別與字線及比特線相關(guān)聯(lián)。而且，存儲單元陣列130具備多個非易失性存儲單元晶體管的集合即多個(圖 2 中圖示 3個)區(qū)塊 BLK(BLK0，BLK1，BLK2，…)。
[0078]區(qū)塊BLK分別具備串聯(lián)連接著存儲單元晶體管的NAND串131。而且，存儲單元陣列130具備NAND串131的集合即多個串單元SU(SU0，SU1，SU2，…)。當(dāng)然，存儲單元陣列130內(nèi)的區(qū)塊數(shù)或1區(qū)塊BLK內(nèi)的串單元數(shù)為任意。
[0079]于區(qū)塊BLK0中，圖3所示的列的構(gòu)成在紙面垂直方向上設(shè)置多個。第一實施方式中，區(qū)塊BLK0包含例如4個串單元SU(SU0?SU3)。而且，各個串單元SU在圖3的紙面垂直方向上包含多個NAND串131。其他區(qū)塊BLK也具有與區(qū)塊BLK0相同的構(gòu)成。
[0080]NAND串131分別包含例如48個存儲單元晶體管MT(ΜΤ0?MT47)、及選擇晶體管ST1、ST2。存儲單元晶體管MT具備包含控制柵極及電荷蓄積層的積層?xùn)艠O，將數(shù)據(jù)非易失性地加以保持。再者，存儲單元晶體管MT的個數(shù)并不限定于48個，可為8個、16個、32個、64個、128個等，其數(shù)量未作限定。而且，在未將存儲單元晶體管ΜΤ0?MT47加以區(qū)分的情況下，簡稱作存儲單元晶體管MT。
[0081]多個存儲單元晶體管MT以串聯(lián)連接的方式配置于選擇晶體管ST1、ST2間。
[0082]串單元SU0?SU3的各自的選擇晶體管ST1的柵極分別連接于選擇柵極線S⑶0?S⑶3，選擇晶體管ST2的柵極分別連接于選擇柵極線SGS0?SGS3。與此相對，位于同一區(qū)塊BLK0內(nèi)的存儲單元晶體管ΜΤ0?MT47的控制柵極分別共同地連接于字線WL0?WL47。另外，在未對字線WL0?WL47加以區(qū)分的情況下，簡稱作字線WL。
[0083]S卩，字線WL0?WL47共同地連接于同一區(qū)塊BLK0內(nèi)的多個串單元SU0?SU3間，與此相對，選擇柵極線S⑶、SGS即便位于同一區(qū)塊BLK0內(nèi)也針對每個串單元SU0?SU3而獨立。
[0084]而且，在存儲單元陣列130內(nèi)矩陣狀地配置的NAND串131中的位于同一行的NAND串131的選擇晶體管ST1的另一端共同地連接于任一比特線BL(BL0?BL(L_1)，(L-1)為1以上的自然數(shù))。即，比特線BL在多個區(qū)塊BLK間將NAND串131共同地連接。而且，選擇晶體管ST2的電流路徑的另一端共同地連接于源極線SL。源極線SL例如在多個區(qū)塊間將NAND串131共同地連接。
[0085]如所述那樣，位于同一區(qū)塊BLK內(nèi)的存儲單元晶體管MT的數(shù)據(jù)被一次性地刪除。與此相對，數(shù)據(jù)的讀取及編程是針對任一區(qū)塊BLK的任一串單元SU中的共同地連接于任一字線WL的多個存儲單元晶體管MT而一次性進(jìn)行。這樣，將一次性寫入的單位稱作“頁面”。
[0086]接下來，使用圖4，對存儲單元陣列130的剖面結(jié)構(gòu)的一例進(jìn)行簡單說明。圖4所示的結(jié)構(gòu)在記載圖4的紙面的深度方向(D2方向)上排列多個，且他們共有字線WL、選擇柵極線SOT及SGS，從而形成著1個串單元SU。
[0087]在未圖示的半導(dǎo)體襯底上方形成著源極線SL10。而且，如圖4所示，在源極線SL10的上方，形成著作為選擇柵極線SGS發(fā)揮功能的導(dǎo)電膜21a。而且，在導(dǎo)電膜(例如多晶硅膜)21a上，形成著作為字線WL發(fā)揮功能的多個導(dǎo)電膜(例如多晶硅膜)25。此外，在導(dǎo)電膜25上方形成著作為選擇柵極線SGD發(fā)揮功能的導(dǎo)電膜(例如多晶硅膜)21b。而且，以將各導(dǎo)電膜21a、21b及25分別在D3方向上電性分離的方式，將電極間絕緣膜形成于各導(dǎo)電膜21a、21b及25間。更具體而言，導(dǎo)電膜25與電極間絕緣膜在D3方向上交替地積層。
[0088]而且，在所述導(dǎo)電膜21a、21b、25及電極間絕緣膜上，形成著沿相對于半導(dǎo)體襯底表面垂直的方向(D3方向:與D2方向正交的方向)延伸的存儲器電洞。本說明書中，將與D1方向(與D2方向、及D3方向正交的方向)及D2方向平行的平面的存儲器電洞的直徑稱作MH徑。第一實施方式中，在導(dǎo)電膜21a、21b、25及電極間絕緣膜等多層膜上形成存儲器電洞。該情況下，多層膜的上層區(qū)域比下層區(qū)域更多地被蝕刻。因此，上層區(qū)域的存儲器電洞的MH徑大于下層區(qū)域的存儲器電洞的MH徑。存儲器電洞的蝕刻距離(D3方向)越長，該MH徑的差越顯著。
[0089]在形成于成為該選擇晶體管ST2的區(qū)域的存儲器電洞的內(nèi)壁，依次形成著柵極絕緣膜22a、及半導(dǎo)體層20a，從而形成柱狀結(jié)構(gòu)。
[0090]在形成于成為存儲單元晶體管的區(qū)域的存儲器電洞的內(nèi)壁，依次形成著區(qū)塊絕緣膜24、電荷蓄積層(絕緣膜)23及柵極絕緣膜22b、半導(dǎo)體層20b，從而形成柱狀結(jié)構(gòu)。
[0091]在形成于成為選擇晶體管ST1的區(qū)域的存儲器電洞的內(nèi)壁，依次形成著柵極絕緣膜22c、及半導(dǎo)體層20c，從而形成柱狀結(jié)構(gòu)。
[0092]半導(dǎo)體層20b是在存儲單元晶體管MT的動作時形成通道的區(qū)域。此外，在半導(dǎo)體層20c上形成著比特線層30。
[0093]關(guān)于存儲單元陣列130的構(gòu)成，例如記載于題為“三維積層非易失性半導(dǎo)體存儲器”的2009年3月19日申請的美國專利申請案12/407，403號中。而且，記載于題為“三維積層非易失性半導(dǎo)體存儲器”的2009年3月18日申請的美國專利申請案12/406，524號、題為“非易失性半導(dǎo)體存儲裝置及其制造方法”的2010年3月25日申請的美國專利申請案12/679，991號、以及題為“半導(dǎo)體存儲器及其制造方法”的2009年3月23日申請的美國專利申請案12/532,030號中。這些專利申請案的整體通過參照而引用于本申請案說明書中。
[0094]<存儲單元晶體管的閾值分布>
[0095]其次，使用圖5 (a)、圖5 (b)及圖5 (c)，對本實施方式的存儲單元晶體管MT的可采取的閾值分布進(jìn)行說明。
[0096]圖5 (a)、圖5 (b)及圖5 (c)所示存儲單元晶體管MT可根據(jù)其閾值而保持例如2比特的數(shù)據(jù)。該2比特數(shù)據(jù)依據(jù)閾值由低到高的順序，例如為“E”電平(level)、“A”電平、“B”電平、及“C”電平。而且，各電平具有上位比特及下位比特的2比特的地址。例如“E”電平被賦予編號