專利名稱：用于在存儲器陣列中并入?yún)^(qū)塊冗余的方法和設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及含有存儲器陣列且尤其是那些并入有冗余的陣列的半導體集成電路，且 更明確地說(對于某些實施例)涉及那些具有三維存儲器陣列的半導體集成電路。
技術(shù)背景集成電路存儲器陣列已經(jīng)常包含冗余元件(例如，行和列)，所述冗余元件可用于替 換一個或一個以上缺陷元件。舉例來說，可通過用備用的(即，冗余)行或列替換含有 缺陷存儲器單元的行或列來替換缺陷存儲器單元。某些存儲器陣列技術(shù)和結(jié)構(gòu)較之冗余 列更適于實施冗余或備用行，而其它存儲器陣列技術(shù)和結(jié)構(gòu)較之行更適于實施備用列。 發(fā)明內(nèi)容在一些種類的存儲器陣列技術(shù)中，例如低電阻位線-字線短路或影響許多字線和位線 的短路的某些類型的故障可導致傾覆行和列冗余的多個位故障?？蓪嵤└鶕?jù)本發(fā)明的區(qū) 塊冗余方案以保全原本會發(fā)生故障且被丟棄的此類裝置。這種方案用備用區(qū)塊替換受短 路影響的整個區(qū)塊。在一個方面，本發(fā)明提供提供一種用于集成電路存儲器陣列的區(qū)塊冗余方法。所述 方法包含將第一類型的缺陷區(qū)塊的陣列線映射到相同類型的備用區(qū)塊中，和將第一鄰近 區(qū)塊的與所述缺陷區(qū)塊的陣列線共享的陣列線以及第二鄰近區(qū)塊的與所述缺陷區(qū)塊的陣 列線共享的陣列線映射到第二類型的第二備用區(qū)塊中，借此將所述缺陷區(qū)塊和兩個鄰近區(qū)塊的若干部分僅映射到兩個備用區(qū)塊中。存儲器陣列可包含無源元件存儲器單元，且優(yōu)選地包含反熔絲單元。在一些實施例中，存儲器陣列包括具有一個以上存儲器單元平面的三維存儲器陣列，且在一些三維實施例中，每一字線在至少兩個字線層的每一者上包含字線片段。所述方法可包含將與備用存儲器區(qū)塊相關(guān)聯(lián)的多個總線耦合到與含有缺陷區(qū)塊的第 一多個常規(guī)存儲器區(qū)塊或第二多個常規(guī)存儲器區(qū)塊相關(guān)聯(lián)的相應(yīng)多個總線。在一些實施例中，所述方法包含當選定的字線原本會落在缺陷存儲器區(qū)塊內(nèi)時，啟 用缺陷存儲器區(qū)塊己映射到的備用存儲器區(qū)塊。在一些實施例中，所述方法包含當選定 的字線落在鄰近的非備用存儲器區(qū)塊內(nèi)且不與缺陷存儲器區(qū)塊內(nèi)的字線共享時，啟用鄰
近的非備用存儲器區(qū)塊中的一者。在一些實施例中，所述方法包含當選定的字線原本會 落在鄰近的非備用存儲器區(qū)塊中的一者內(nèi)且與缺陷存儲器區(qū)塊內(nèi)的字線共享時，啟用鄰 近的非備用存儲器區(qū)塊己映射到的備用存儲器區(qū)塊。在另一方面，本發(fā)明提供一種包含存儲器陣列的集成電路，所述存儲器陣列具有交 替的第一和第二類型的存儲器區(qū)塊，每一存儲器區(qū)塊包含與鄰近存儲器區(qū)塊中的各自陣 列線共享的各自陣列線。所述集成電路還包含響應(yīng)于對應(yīng)于缺陷區(qū)塊的地址的映射電路， 其用于將一種類型的缺陷區(qū)塊的陣列線映射到相同類型的備用區(qū)塊中，且進一步用于將 第一鄰近區(qū)塊的與所述缺陷區(qū)塊的陣列線共享的陣列線以及將第二鄰近區(qū)塊的與所述缺 陷區(qū)塊的陣列線共享的陣列線映射到另一類型的第二備用區(qū)塊中，借此將所述缺陷區(qū)塊 和兩個鄰近區(qū)塊的若干部分僅映射到兩個備用區(qū)塊中。在一些實施例中，第一和第二類型的備用區(qū)塊設(shè)置在第一多個常規(guī)存儲器區(qū)塊與第 二多個常規(guī)存儲器區(qū)塊之間。在一些實施例中，存儲器陣列包括具有一個以上存儲器單 元平面的三維存儲器陣列。在一些實施例中，集成電路包含第一類型的層選擇器電路， 其經(jīng)配置以分別將來自第一存儲器平面的位線耦合到第一組的各自總線，且進一步包含 第二類型的層選擇器電路，其經(jīng)配置以分別將來自第一存儲器平面的位線耦合到第二組 的各自總線。在另一方面，本發(fā)明提供一種集成電路，其包含存儲器陣列、與存儲器陣列的第 一部分相關(guān)聯(lián)的第一類型的第一多個線、與存儲器陣列的第二部分相關(guān)聯(lián)的第一類型的 第二多個線，和與存儲器陣列的備用部分相關(guān)聯(lián)的第一類型的第三多個線。所述第三多 個線當存儲器陣列的備用部分被利用時分別耦合到所述第一或第二多個線，且當存儲器 陣列的備用部分未被利用時既不耦合到所述第一多個線也不耦合到所述第二多個線。在 一些實施例中，備用部分可包含至少一個備用存儲器區(qū)塊，且可設(shè)置在存儲器陣列的第 一與第二部分之間。在若干方面，本發(fā)明適于具有存儲器陣列的集成電路，適于操作此類集成電路和存 儲器陣列的方法，且適于此類集成電路或存儲器陣列的計算機可讀媒體編碼，所有均如 本文更詳細描述且如所附權(quán)利要求書中所陳述。此外，本文描述的發(fā)明方面可單獨使用 或以組合形式使用。以上是概述且因此必然含有對細節(jié)的簡化、 一般化和省略。因此，所屬領(lǐng)域的技術(shù) 人員將了解，以上概述僅是說明性的且不希望其以任何方式限制本發(fā)明。從下文陳述的具體實施方式
中可了解如單獨由權(quán)利要求書界定的本發(fā)明的其它方面、發(fā)明特征和優(yōu)點。8


所屬領(lǐng)域的技術(shù)人員通過參看附圖，可更好地理解本發(fā)明及其許多目的、特征和優(yōu)占。乂"、 o圖1是表現(xiàn)存儲器陣列的字線層和位線層的俯視圖，其展示由鄰近存儲器區(qū)塊共享 的2:1交錯的字線。圖2是在鄰近存儲器區(qū)塊之間具有共享的字線的無源元件存儲器陣列的表現(xiàn)，且其 說明存在陣列缺陷時存儲器操作的示范性偏壓條件。圖3是在鄰近存儲器區(qū)塊之間具有共享的字線的無源元件存儲器陣列的表現(xiàn)，且其 說明存在陣列缺陷時存儲器操作的示范性偏壓條件。圖4是展示將缺陷存儲器區(qū)塊和相鄰區(qū)塊的若干部分映射到一對備用存儲器區(qū)塊中 的存儲器陣列的方框圖。圖5是展示將缺陷存儲器區(qū)塊和相鄰區(qū)塊的若干部分映射到一對備用存儲器區(qū)塊中 的存儲器陣列的方框圖。圖6是包含設(shè)置在兩個存儲器隔區(qū)之間的一對備用存儲器區(qū)塊的存儲器陣列的方框圖。圖7是包含每一者均設(shè)置在個別對的存儲器隔區(qū)之間的四對備用存儲器區(qū)塊的存儲 器陣列的方框圖。圖8是展示當缺陷存儲器區(qū)塊為備用區(qū)塊時的有用映射的存儲器陣列的方框圖。 圖9是用于實施區(qū)塊冗余的示范性控制電路的方框圖。圖IO是用于實施區(qū)塊冗余的示范性控制電路的方框圖，其覆蓋在存儲器陣列方框圖上。圖11是示范性主陣列控制電路的方框圖。 圖12是示范性備用區(qū)塊控制電路的方框圖。圖13是展示當缺陷存儲器區(qū)塊鄰近于存儲器隔區(qū)的邊界時的有用映射的示范性存 儲器陣列的方框圖。圖14是有用的存儲器陣列配置的三維表現(xiàn)。 圖15是圖14中描繪的陣列的實施例的橫截面圖。 圖16是展示特定層選擇配置的示范性陣列的方框圖。 圖17是展示特定層選擇配置的示范性陣列的方框圖。 圖18是展示特定層選擇配置的示范性陣列的方框圖。
圖19 (包括圖19A和圖19B)是展示特定層選擇配置的示范性陣列的方框圖。 圖20 (包括圖20A和圖20B)是展示部分層兼容裝置的特定層選擇配置的示范性陣 列的方框圖。圖21是展示當特定存儲器區(qū)塊有缺陷時存儲器區(qū)塊的示范性映射和啟用的部分層 存儲器陣列的方框圖。圖22是展示當特定存儲器區(qū)塊有缺陷時存儲器區(qū)塊的示范性映射和啟用的部分層 存儲器陣列的方框圖。圖23是展示當特定存儲器區(qū)塊有缺陷時存儲器區(qū)塊的示范性映射和啟用的部分層 存儲器陣列的方框圖。圖24是展示當特定存儲器區(qū)塊有缺陷時存儲器區(qū)塊的示范性映射和啟用的部分層 存儲器陣列的方框圖。圖25是展示當特定存儲器區(qū)塊有缺陷時存儲器區(qū)塊的示范性映射和啟用的部分層 存儲器陣列的方框圖。圖26是展示當特定存儲器區(qū)塊有缺陷時存儲器區(qū)塊的示范性映射和啟用的部分層 存儲器陣列的方框圖。圖27 (包括圖27A和圖27B)是具有每一者均由個別對的存儲器隔區(qū)共享并設(shè)置在 個別對的存儲器隔區(qū)之間的八對備用存儲器區(qū)塊的存儲器陣列的方框圖。圖28是用于實施區(qū)塊冗余的示范性控制電路的方框圖，其覆蓋在存儲器陣列方框圖上。圖29是示范性主陣列控制電路的方框圖。 圖30是示范性備用區(qū)塊控制電路的方框圖。 圖31是到達示范性控制電路的輸入信號的表。圖32 (包括圖32A和圖32B)是各自缺陷存儲器區(qū)塊的修整位值(trim bit value)的表。圖33是可用于實施部分層兼容性的層選擇方框圖。 圖34是可用于實施部分層兼容性的層選擇方框圖。 圖35是共享的備用存儲器區(qū)塊的示范性實施例的方框圖。 不同圖中使用相同參考標號表示類似或相同項目。
具體實施方式
圖1是表現(xiàn)根據(jù)本發(fā)明某些實施例的三維存儲器陣列的字線層和位線層的俯視圖。 展示存儲器區(qū)塊182、 184分別包含多個位線183、 185,且具有2:1交錯的字線片段。到 區(qū)塊的字線片段的一半的垂直連接在區(qū)塊的左側(cè)(例如，字線片段187和垂直連接189)， 且到區(qū)塊的字線片段的另一半的垂直連接在區(qū)塊的右側(cè)(例如，字線片段186和垂直連 接190)。另外，每一垂直連接服務(wù)兩個鄰近區(qū)塊的每一者中的字線片段。舉例來說，垂 直連接190連接到陣列區(qū)塊182中的字線片段186并連接到陣列區(qū)塊184中的字線片段 188。換句話說，每一垂直連接(例如，垂直連接190)由兩個鄰近區(qū)塊的每一者中的字 線片段共享。然而，將預(yù)期，第一和最后陣列區(qū)塊的各自"外部"垂直連接可能僅服務(wù) 第一和最后陣列區(qū)塊中的字線片段。舉例來說，如果區(qū)塊184是形成存儲器陣列的多個 區(qū)塊中的最后區(qū)塊，那么其外部垂直連接(例如，垂直連接194)可能僅服務(wù)區(qū)塊184 內(nèi)的字線片段192，且因此不與陣列的整個其余部分中一樣由兩個字線片段共享。通過如圖所示交錯字線片段，垂直連接的間距是個別字線片段本身的間距的兩倍。 這尤其有利，因為對于許多無源元件存儲器單元陣列可實現(xiàn)的字線間距顯著小于對于可能用于形成垂直連接的許多通路結(jié)構(gòu)可實現(xiàn)的間距。此外，如下文更詳細描述，這還可 減小待實施在半導體襯底中處于存儲器陣列下方的字線驅(qū)動器電路的復(fù)雜性。其它字線層和位線層可與圖示相同而實施，且因此將共享相同的垂直連接。對示范 性存儲器結(jié)構(gòu)的額外描述可查閱Scheueriein的第US 2004-0190360號美國公開專利申請 案(現(xiàn)為第6,879,505號美國專利)"Word Line Arrangement Having Multi-Layer Word Line Segments for Three-Dimensional Memory Array "，其揭示內(nèi)容全文以引用的方式并入本文 中。然而，雖然可能在三維存儲器陣列(即，并入有彼此層疊形成的一個以上存儲器平 面的單片式半導體集成電路)的情境下描述許多示范性實施例，但也明確地預(yù)期本發(fā)明 的僅具有單一存儲器平面的其它實施例。存儲器陣列180優(yōu)選地是并入有無源元件存儲器單元的無源元件存儲器陣列 (PEMA)。如本文所使用，無源元件存儲器陣列包含多個2端子存儲器單元，其每一者 連接在相關(guān)聯(lián)的X線與相關(guān)聯(lián)的Y線之間。此存儲器陣列可以是二維(平面)陣列，或 者可以是具有一個以上平面的存儲器單元的三維陣列。每一此類存儲器單元具有非線性 傳導性，其中反方向(即，從陰極向陽極)上的電流低于正方向上的電流。從陽極向陰 極施加大于編程電平的電壓會改變存儲器單元的傳導性。當存儲器單元包含熔絲技術(shù)時 傳導性可減小，或者當存儲器單元包含反熔絲技術(shù)時傳導性可增加。無源元件存儲器陣 列不一定是可一次編程(即，寫入一次)存儲器陣列。此類無源元件存儲器單元通常可視為具有在一方向上引導電流的電流導引元件以及
能夠改變其狀態(tài)的另一組件(例如，熔絲、反熔絲、電容器、電阻元件等)?？赏ㄟ^在存 儲器元件被選定時感測電流流動或電壓降落來讀取存儲器元件的編程狀態(tài)?，F(xiàn)參看圖2，展示存儲器陣列200的一部分。描繪五個存儲器區(qū)塊201、 202、 203、 204和205，其每一者包含五個位線和五個字線，但實際上可實施更多的此類位線和字線。 盡管如此，五個此類位線和字線足以說明此陣列的偏壓以及位線-字線短路(S卩，"BL-WL 短路")的影響。存儲器區(qū)塊203包含字線207、 208、 209、 210和211以及位線212、 213、 214、 215 和216。字線209描繪為選定的字線(SWL)且偏壓于0伏，同時位線214描繪為選定 的位線(SBL)且偏壓于10伏，以用于對SWL與SBL交叉處的選定的存儲器單元進行 編程。選定的區(qū)塊203內(nèi)的未選定的字線207、 208、 210和211通常偏壓于9伏的未選 定字線偏壓(也稱為未選定X線偏壓Vux)。選定的區(qū)塊203內(nèi)的未選定的位線212、 213、 215和216通常偏壓于1伏的未選定位線偏壓VUB (也稱為未選定Y線偏壓)。此類用于 對選定的存儲器單元進行編程的偏壓是示范性的，且可使用其它值。此類型的陣列的適 宜的偏壓電平的額外描述可參閱Roy E. Scheuerlein的第6，618，295號美國專利(其揭示 內(nèi)容以引用的方式并入本文中)、BendikKleveland等人的第6,631,085號美國專利(其揭 示內(nèi)容以引用的方式并入本文中)，以及Roy E. Scheuerlein的上述第6,879,505號美國專 利。存儲器區(qū)塊204可稱為"半選定的"區(qū)塊，因為選定的字線209對于區(qū)塊203和區(qū) 塊204是共享的，與未選定的字線207、 211 (區(qū)塊203的未選定的字線的一半) 一樣。 因為這些字線的偏壓與選定的區(qū)塊203相同，所以區(qū)塊204的所有位線(例如，位線222) 也偏壓于未選定位線電平VUB (這里展示為l伏)，以防止對任何存儲器單元進行無意編 程(由于與區(qū)塊204共享選定的字線209)并限制通過區(qū)塊204的未選定的存儲器單元 的泄漏電流。存儲器區(qū)塊202可稱為"半取消選定的"區(qū)塊，因為其與選定的區(qū)塊203共享未選 定的字線(例如，字線208和210)而不是選定的字線209。由于未選定的字線的近似一 半(即，與選定的區(qū)塊203共享的字線)偏壓于未選定電平Vux,且由于沒有字線偏壓 于選定(即，編程)偏壓電平，所以區(qū)塊202的所有位線(例如，位線220)可能向左 浮動。不與選定的區(qū)塊共享的剩余字線(例如，字線221)也可能向左浮動。存儲器區(qū)塊201和205可能稱為"取消選定的"區(qū)塊，因為沒有陣列線是與選定的 存儲器區(qū)塊203共享的。此類取消選定的區(qū)塊的所有位線和字線可能向左浮動。
值得注意的是，在所示的示范性PEMA中，選定的區(qū)塊203中未選定的位線偏壓于 與未選定的字線不同的電壓。此外，未選定的位線或未選定的字線均不偏壓于接地。因 此，位線與字線之間的短路可能導致此類受影響的位線和字線的偏壓電平變得不確定， 即使從未選擇受影響的位線和字線(例如，如果被冗余位線替換和/或被冗余字線替換) 也如此。此類線上的不確定的偏壓電平可能導致其它存儲器單元誤編程，或過分泄漏， 或不可讀取。 一個或一個以上位線與一個或一個以上字線之間的短路更有可能導致非期 望的偏壓電平，所述非期望的偏壓電平導致含有短路的區(qū)塊發(fā)生故障。然而，由于兩個鄰近區(qū)塊共享字線，所以BL-WL短路不僅影響含有短路的區(qū)塊，而 且還同樣影響鄰近區(qū)塊的一半。每當受短路影響的字線和位線需要偏壓于其各自的未選 定偏壓電平時，短路可能阻止此類受影響的陣列線達到其期望的偏壓電平，這將阻止對 陣列進行正確編程和讀取。圖2所示的選定的區(qū)塊203中描繪了 BL-WL短路206。因此， 受影響的位線212和213以及受影響的字線207和208的未選定偏壓電平不確定且在圖 中指示為"？？？"?？梢钥吹剑志€207是與在選定的區(qū)塊203 —側(cè)的鄰近存儲器區(qū)塊204 共享的并影響所述鄰近存儲器區(qū)塊204,而字線208是與在選定的區(qū)塊203另一側(cè)的鄰 近存儲器區(qū)塊202共享的并影響所述鄰近存儲器區(qū)塊202?，F(xiàn)參看圖3，展示陣列200，其中選定的區(qū)塊鄰近于含有BL-WL短路的缺陷區(qū)塊。 存儲器區(qū)塊202現(xiàn)為選定的區(qū)塊。存儲器區(qū)塊202現(xiàn)為選定的區(qū)塊，存儲器區(qū)塊201現(xiàn) 為半取消選定的區(qū)塊，存儲器區(qū)塊203 (含有短路)現(xiàn)為半選定的區(qū)塊，且存儲器區(qū)塊 204和205均為取消選定的區(qū)塊。在區(qū)塊202與203之間共享的字線210現(xiàn)為選定的字 線，且偏壓于O伏。區(qū)塊202中的位線230現(xiàn)為選定的位線，且偏壓于10伏。與之前一樣，位線212和 213的未選定偏壓電平以及字線208的未選定偏壓電平不確定。由于這種共享陣列線(例如，這里展示為共享字線)結(jié)構(gòu)的緣故，如果替換含有 BL-WL短路的區(qū)塊，且如果還替換與含有BL-WL短路的區(qū)塊共享字線的每一相鄰區(qū)塊 的一半，那么可能實現(xiàn)存儲器陣列的適當操作。這是因為具有BL-WL短路的區(qū)塊無法被 選定或半選定。初看起來，可能認為這種替換暗示需要三個備用區(qū)塊來替換一故障區(qū)塊。然而，由 于陣列中的存儲器區(qū)塊在奇區(qū)塊與偶區(qū)塊之間交替(即，這里的差異是，最上方的字線 是與右側(cè)的鄰近區(qū)塊還是與左側(cè)的鄰近區(qū)塊共享的)，所以可能另外需要總共四個備用區(qū) 塊來替換一奇存儲器區(qū)塊或一偶存儲器區(qū)塊。換句話說，為了提供包含兩個鄰近奇區(qū)塊
的偶備用區(qū)塊，以及為了提供包含兩個鄰近偶區(qū)塊的奇?zhèn)溆脜^(qū)塊，可能另外需要一組四 個備用區(qū)塊(例如，奇-偶-奇-偶區(qū)塊)。 存儲器區(qū)塊映射在本發(fā)明的一方面，可通過僅使用兩個備用存儲器區(qū)塊在此存儲器陣列中替換單一 存儲器區(qū)塊?，F(xiàn)參看圖4，描繪存儲器陣列240,其包含含有存儲器區(qū)塊241、 242、 243 和244的主陣列且進一步包含備用區(qū)塊245和246。展示存儲器區(qū)塊242內(nèi)的BL-WL短 路247，存儲器區(qū)塊242可認為是"偶"存儲器區(qū)塊。缺陷偶存儲器區(qū)塊242內(nèi)的所有 字線映射到偶備用區(qū)塊245內(nèi)的相應(yīng)字線。舉例來說，缺陷區(qū)塊242內(nèi)的從區(qū)塊的左側(cè) 驅(qū)動到區(qū)塊242中的字線(即，所述字線還與在區(qū)塊242左側(cè)的鄰近區(qū)塊241共享)映 射到偶備用區(qū)塊245內(nèi)的相應(yīng)字線(所述字線還被從區(qū)塊的左側(cè)驅(qū)動到備用區(qū)塊245中)。 這種映射的實例描繪為映射251。類似地，缺陷區(qū)塊242內(nèi)的從區(qū)塊的右側(cè)驅(qū)動到區(qū)塊 242中的字線(即，所述字線還與在區(qū)塊242右側(cè)的鄰近區(qū)塊243共享)映射到備用區(qū) 塊245內(nèi)的還被從此備用區(qū)塊的右側(cè)驅(qū)動到備用區(qū)塊中的相應(yīng)字線。這種映射的實例描 繪為映射252。鄰近奇區(qū)塊243 (在缺陷存儲器區(qū)塊242右側(cè))內(nèi)的與存儲器區(qū)塊242共 享的字線映射到鄰近于偶備用區(qū)塊245且在偶備用區(qū)塊245右側(cè)的奇?zhèn)溆脜^(qū)塊246。這 種映射的實例描繪為映射253。然而，鄰近奇存儲器區(qū)塊241 (在缺陷存儲器區(qū)塊242左 側(cè))內(nèi)的與存儲器區(qū)塊242共享的字線折疊并映射到相同的奇?zhèn)溆么鎯ζ鲄^(qū)塊246內(nèi)。 這種映射的實例描繪為映射254。以此方式，缺陷偶存儲器區(qū)塊內(nèi)的所有字線映射到偶備用存儲器區(qū)塊中，且在缺陷 存儲器區(qū)塊的一側(cè)的鄰近奇存儲器區(qū)塊內(nèi)的字線的一半以及在缺陷存儲器區(qū)塊的另一側(cè) 的鄰近奇存儲器區(qū)塊內(nèi)的字線的一半映射到奇?zhèn)溆么鎯ζ鲄^(qū)塊中，借此將三個存儲器區(qū) 塊的至少若干部分僅映射到兩個備用存儲器區(qū)塊中?，F(xiàn)參看圖5,再次描繪存儲器陣列240，此時奇存儲器區(qū)塊243內(nèi)具有BL-WL短路 247。缺陷奇存儲器區(qū)塊243內(nèi)的所有字線映射到奇?zhèn)溆脜^(qū)塊246內(nèi)的相應(yīng)字線。舉例來 說，缺陷區(qū)塊243內(nèi)的從區(qū)塊的左側(cè)驅(qū)動到區(qū)塊243中的字線(即，所述字線還與在區(qū) 塊243左側(cè)的鄰近區(qū)塊242共享)映射到備用區(qū)塊246內(nèi)的相應(yīng)字線(所述字線還被從 區(qū)塊的左側(cè)驅(qū)動到備用區(qū)塊246中)。這種映射的實例描繪為映射262。類似地，缺陷區(qū) 塊243內(nèi)的從區(qū)塊的右側(cè)驅(qū)動到區(qū)塊243中的字線(即，所述字線還與在區(qū)塊243右側(cè) 的鄰近區(qū)塊244共享)映射到備用區(qū)塊246內(nèi)的還被從此備用區(qū)塊的右側(cè)驅(qū)動到區(qū)塊中 的相應(yīng)字線。這種映射的實例描繪為映射261。鄰近偶區(qū)塊242 (在缺陷存儲器區(qū)塊243 左側(cè))內(nèi)的與存儲器區(qū)塊243共享的字線映射到鄰近于奇?zhèn)溆脜^(qū)塊246且在奇?zhèn)溆脜^(qū)塊 246左側(cè)的偶備用區(qū)塊245。這種映射的實例描繪為映射264。然而，鄰近偶存儲器區(qū)塊 244 (在缺陷存儲器區(qū)塊243右側(cè))內(nèi)的與存儲器區(qū)塊243共享的字線折疊并映射到相同 的偶備用存儲器區(qū)塊245中。這種映射的實例描繪為映射263。以此方式，缺陷奇存儲器區(qū)塊內(nèi)的所有字線映射到奇?zhèn)溆么鎯ζ鲄^(qū)塊中，且在缺陷 存儲器區(qū)塊的一側(cè)的鄰近偶存儲器區(qū)塊內(nèi)的字線的一半以及在缺陷存儲器區(qū)塊的另一側(cè) 的鄰近奇存儲器區(qū)塊內(nèi)的字線的一半映射到單個奇?zhèn)溆么鎯ζ鲄^(qū)塊中，借此將三個存儲 器區(qū)塊的至少若干部分僅映射到兩個備用存儲器區(qū)塊中。稍許概括來說，第一類型的缺陷存儲器區(qū)塊(例如，奇或偶)內(nèi)的第一類型的所有 陣列線(例如，字線)映射到第一類型的備用存儲器區(qū)塊中，且第二類型的第一鄰近存 儲器區(qū)塊(在缺陷存儲器區(qū)塊的一側(cè))內(nèi)的與缺陷存儲器區(qū)塊共享的陣列線的一半以及 第二類型的第二鄰近存儲器區(qū)塊(在缺陷存儲器區(qū)塊的另一側(cè))內(nèi)的與缺陷存儲器區(qū)塊 共享的陣列線的一半映射到第二類型的備用存儲器區(qū)塊中。因此，為了替換與兩個鄰近 區(qū)塊共享陣列線的單一不良區(qū)塊，需要兩個備用區(qū)塊 一個用于替換不良區(qū)塊本身，且 另一個用于替換兩個鄰近區(qū)塊的各自一半。隔區(qū)組織現(xiàn)參看圖6，可以隔區(qū)來組織存儲器陣列。存儲器陣列270包含第一隔區(qū)271 (也標 記為隔區(qū)O)和第二隔區(qū)272 (也標記為隔區(qū)1),以及備用存儲器區(qū)塊273和274。每一 隔區(qū)包含許多存儲器區(qū)塊(優(yōu)選為16個存儲器區(qū)塊)，且優(yōu)選地包含其自身的讀出放大 器(未圖示)和頁子寄存器(未圖示)(對于一些三維存儲器陣列實施例，其可設(shè)置在存 儲器陣列下方，且對于一些實施例，其可設(shè)置在存儲器陣列外部)。在所示的實施例中， 隔區(qū)內(nèi)每一讀出放大器連接到橫穿整個隔區(qū)的相應(yīng)的SELB線。舉例來說，隔區(qū)0包含 一組SELB線277 (例如，這里展示為16個此類SELB線)。在給定的存儲器操作中，隔 區(qū)0內(nèi)一組選定的位線(例如，來自三維陣列中的一個或一個以上存儲器平面)分別通 過列選擇電路(未圖示)耦合到所述組SELB線277。在讀取操作中，每一SELB線的讀 出放大器接著讀出相應(yīng)位線的狀態(tài)，而在編程操作期間(對于支持此類操作的實施例)， 可根據(jù)待寫入的所需數(shù)據(jù)樣式將編程和/或抑制電壓驅(qū)動到各自SELB線上，且此類偏壓 通過列選擇電路耦合到相應(yīng)的位線。不同隔區(qū)具有不同且獨立的SELB線。隔區(qū)1包含一組SELB線279 (例如，這里展 示為16個此類SELB線)。與隔區(qū)O—樣，在給定的存儲器操作中，隔區(qū)l內(nèi)一組選定 的位線可分別通過列選擇電路(未圖示)耦合到所述組SELB線279。對于備用區(qū)塊的一個可能的選擇將是將其添加在每一隔區(qū)中，共享隔區(qū)的SELB線。 對于每16個區(qū)塊這將添加2個額外區(qū)塊，從而導致存儲器陣列面積增加約12.5% (即， 2/16)，且將允許替換每一隔區(qū)中的一個區(qū)塊(例如，具有BL-WL短路)?；蛘撸瑸榱藴p 小電路小片尺寸影響，可能在兩個不同隔區(qū)之間共享兩個備用區(qū)塊，如圖6所示。與備 用區(qū)塊273和274相關(guān)聯(lián)的SELB線278的兩端上的耦合電路282、 283允許將備用區(qū)塊 的SELB線278連接到任一隔區(qū)。依據(jù)此類SELB線的偏壓電平，耦合電路可與PMOS 晶體管開關(guān)一樣簡單，如圖所示。如果控制信號280有效(即，在此實例中，為低)，那 么備用區(qū)塊的SELB線278分別耦合到針對隔區(qū)0的SELB線277。在此情況下，控制信 號281將保持無效以使備用區(qū)塊的SELB線278與SELB線279隔離?；蛘?，如果控制 信號281有效，那么備用區(qū)塊的SELB線278分別耦合到針對隔區(qū)1的SELB線279。在 此情況下，控制信號280將保持無效以使備用區(qū)塊的SELB線278與SELB線277隔離。一旦備用區(qū)塊SELB線278連接(例如，經(jīng)由PMOS開關(guān))到適當隔區(qū)的SELB線， 且因此連接到針對所述隔區(qū)的讀出放大器，那么區(qū)塊冗余操作對讀出放大器和頁子寄存 器變得完全透明而無需進行進一步多路傳輸，且如果可編程，那么對編程操作也是透明 的。不需要復(fù)制讀取/寫入電路。此方案用于每2個隔區(qū)替換一個存儲器區(qū)塊(即，對于 每2個隔區(qū)允許一個BL-WL短路)。盡管備用區(qū)塊讀取路徑含有額外的PMOS開關(guān)裝置 (或其它耦合電路)，但可執(zhí)行謹慎的讀取和編程路徑模擬以確保主陣列與備用區(qū)塊讀取 /寫入操作之間的類似行為。利用這種配置，存儲器陣列面積增加約6.7% (即，2/32，加 上用于PMOS開關(guān)的較小額外面積約5um)。類似的選通或耦合考慮也可適用于其它列選擇和/或列解碼器線，其中當存儲器區(qū)塊 被備用區(qū)塊替換時，備用區(qū)塊的此類列選擇線可耦合到隔區(qū)0或隔區(qū)1中的類似的線。 舉例來說， 一組全局列選擇(CSG)線可在其左端和右端分別耦合到針對隔區(qū)0的CSG 線或針對隔區(qū)1的CSG線。因為這些CSG線是全軌道(full-rail)信號，所以這種耦合 電路優(yōu)選地包含全發(fā)射柵極(即，NMOS和PMOS晶體管兩者)。在某些實施例中，每 一隔區(qū)包含IO個此類CSG線，但也預(yù)期其它數(shù)目和類型的列選擇信號線。或者，備用 區(qū)塊可包含單獨的全局列選擇解碼器，其每當啟用備用區(qū)塊時被啟用，如下文更詳細描 述(例如圖12所示)。還提供一組較低的SELB線，因為陣列優(yōu)選地包含交錯的位線， 其中一半退出陣列到達頂部且另一半退出到底部。包含上述此類CSG線和相關(guān)的解碼器電路、SELB線和層選擇電路的有用的列電路 的額外細節(jié)可參閱Luca G. Fasoli等人2004年12月30日申請的第11/026,470號美國申 請案"Apparatus and Method for Hierarchical Decoding of Dense Memory Arrays Using Multiple Levels of Multiple-Headed Decoders",其揭示內(nèi)容以引用的方式并入本文中。圖 2-5尤其適當，且圖3中描繪的標記為1/0[15]-1/0
的十六個線的群組對應(yīng)于此處描述的 SELB線。圖7展示存儲器陣列300的另一實施例，所述存儲器陣列300包含四對隔區(qū)，每一 者具有一對備用區(qū)塊和一組SELB線，所述組SELB線可通過PMOS開關(guān)連接到任一鄰 近隔區(qū)的SELB線，所有均如圖6所示，且此處以2X2柵格分組。現(xiàn)參看圖8，其展示存儲器陣列320的實施例，其中橫過主陣列區(qū)塊(例如，隔區(qū)0、 隔區(qū)1)與備用區(qū)塊之間的邊界而共享字線。舉例來說，備用區(qū)塊273中的字線326是 與隔區(qū)0內(nèi)的最后區(qū)塊(例如，十六個區(qū)塊中的最后一個)共享的，所述最后區(qū)塊展示 為區(qū)塊271P且還展示為區(qū)塊15 (從隔區(qū)0最左側(cè)區(qū)塊的區(qū)塊0到最右側(cè)區(qū)塊的區(qū)塊15 編號)。更明確地說，區(qū)塊273中的字線326與區(qū)塊271P中的字線327共享。換句話說， 字線的一半在存儲器區(qū)塊271P與存儲器區(qū)塊273之間是共享的。如果備用區(qū)塊274內(nèi)發(fā)生BL-WL短路，那么根據(jù)上文描述，此備用區(qū)塊274不可使 用，且每一相鄰區(qū)塊的一半也不可使用。兩個鄰近存儲器區(qū)塊中的與缺陷區(qū)塊的字線共 享的字線也受到影響且不可使用。舉例來說，區(qū)塊272A中的字線324是與缺陷備用區(qū)塊 274共享的。此字線可折疊并映射到另一備用區(qū)塊273中的字線326中(如映射328所 指示)。因為字線326不是與缺陷備用存儲器區(qū)塊274共享的，所以字線326可代替字線 324。類似地，區(qū)塊272A內(nèi)的與備用區(qū)塊274共享的所有字線映射到備用區(qū)塊273內(nèi)的 相應(yīng)字線中，所述字線的每一者與存儲器區(qū)塊271P共享。如下文所述，可提供額外一位 冗余信息以允許將備用區(qū)塊本身內(nèi)的缺陷映射到陣列外部，如此圖所示。然而，特別地預(yù)期字線不在主陣列區(qū)塊與備用區(qū)塊之間共享的其它實施例。在這些 情況下，可能不需要用于存儲缺陷地址的額外位。區(qū)塊冗余的修整位和控制邏輯使用圖7所示的存儲器陣列300作為示范性實施例，存在四種可能的區(qū)塊替換，因 為每對備用區(qū)塊可替換鄰近隔區(qū)的任一者(但不是兩者)中的不良區(qū)塊?，F(xiàn)參看圖9, 展示表現(xiàn)對此類存儲器區(qū)塊替換的控制的方框圖。修整位340區(qū)塊經(jīng)編程以含有故障區(qū) 塊的地址。由于存在四種可能的區(qū)塊替換，所以存在各7位的4個條目。表l描述條目 中每一位的用途。注意，故障地址比實際區(qū)塊地址(BLKADD[3:0])多一位。必需這樣
以確保備用區(qū)塊中具有BL-WL短路的電路小片可恢復(fù)，其否則將會危及區(qū)塊15/隔區(qū)0 (如果短路在備用區(qū)塊0中)或區(qū)塊0/隔區(qū)l (如果短路在備用區(qū)塊1中)的一半。 表l位#名稱用途[6]ENABLE啟用位，如果為0，則條目被禁用(不使用)[5]RXL—BAY左或右隔區(qū)中的故障(0=左，1=右)[4:0]FAIL—BLKADD[4:0〗具有BL-WL短路的區(qū)塊的地址 FAIL—BLKADD[4:0]=11111 (-1)=>備用區(qū)塊1中的短路 FAIL—BLKADD[4:0]』XYXW:〉其中BLKADD[3:0]=XYZW的 區(qū)塊;的短路 FAIL—BLKADD[4:0]=10000 (16)=>備用區(qū)塊0中的短路可以任何適宜的可編程技術(shù)來實施此類修整位。舉例來說，可使用電可編程熔絲、激光可編程熔絲、例如快閃EEPROM的非易失性可編程存儲器單元、例如反熔絲單元的 無源元件存儲器單元，或任何其它技術(shù)。這里術(shù)語"修整位"便于區(qū)分來自陣列中(備 用區(qū)塊和主陣列區(qū)塊兩者)的存儲器單元的可編程存儲器的這些位，且因為其它此類修 整位也可用于為另外的數(shù)字存儲器裝置提供校準或其它類似"修整"功能。 匹配邏輯在總線341上將含有四個7位條目的總共28位傳送到匹配邏輯區(qū)塊342。此區(qū)塊還 接收總線345上傳送的4位區(qū)塊地址BLKAD[3:0]、總線346上傳送的最低有效字線地址 RAD[O]，和總線347上傳送的一組8位的個別隔區(qū)啟用信號BAYE[7:0]，其全部可由用 于控制存儲器陣列操作的控制邏輯區(qū)塊(未圖示)產(chǎn)生。匹配邏輯區(qū)塊342將這些信號 與修整位條目進行比較以決定是否使原本已被啟用的主陣列區(qū)塊無效且改為啟用備用區(qū) 塊。8個輸出信號(備用區(qū)塊啟用，SPBLKEN[7:0])指示應(yīng)在8個隔區(qū)中的哪一隔區(qū)中 用備用區(qū)塊替換正常區(qū)塊。如果SPBLKEN[7:0]全部為零，那么不需要替換。需要RAD[O] 信號以能夠在替換一半?yún)^(qū)塊(受短路影響的區(qū)塊的相鄰區(qū)塊)時激活正確的SPBLKEN 信號。換句話說，如上所述，如果當前區(qū)塊地址對應(yīng)于恰巧鄰近于缺陷區(qū)塊的主陣列區(qū) 塊，那么當當前行地址對應(yīng)于與缺陷區(qū)塊共享的字線時禁用主陣列區(qū)塊，但當行地址對 應(yīng)于不與缺陷區(qū)塊共享的字線時不禁用主陣列區(qū)塊(且允許在主陣列區(qū)塊中繼續(xù)訪問)。用于產(chǎn)生SPBLKEN[7:0]信號的邏輯由于還有必要為相鄰區(qū)塊激活SPBLKEN的緣故 而稍許有些復(fù)雜。在以下示范性代碼中，可將區(qū)塊地址的最低有效位與行地址的最低有 效位進行比較以推斷字線是否與鄰近的缺陷區(qū)塊共享。將四個條目的每一者的七個修整 位稱為變量ENABLE—i、 RXL_BAY—i和FAIL—BLKADD—i[4:0] (i = 0、 1、 2、 3)，用于 產(chǎn)生8位信號SPBLKEN[7:0]的示范性邏輯可描述為Fori = 0,1，2，3REPL—i = 0If FAIL—BLKADD—i = BLKADD then REPL— i = 1Else if 0 5 FAIL—BLKADD—I + 1 5 15 and BLKADD[O〗=RAD[O] and FAIL_BLKADD—I + 1 = BLKADD then REPL—i = 1Else if 0 ^ FAIL—BLKADD_i-l 5 15 and BLKADD[O] = not(RAD[O]) and FAIL—BLKADD_i — 1 = BLKADD then REPL—i = 1SPBLKEN[2i] = ENABLE—i and not(RXL—BAY) and REPL—i SPBUCEN[2i + 1]=ENABLE—i and RXL—BAY and REPL—i在此代碼中，變量BLKADD涉及當前存儲器操作的區(qū)塊地址，且對例如 FAIL一BLKADD一i和FAIL—BLKADD—i的此類多位變量的參考應(yīng)視為涉及此類變量的所 有5位。然而，例如BLKADD[O]的參考僅涉及當前區(qū)塊地址的位零?？梢云渌刃н壿嫻δ苄源嬉援a(chǎn)生此類備用區(qū)塊啟用信號。SPENBLK[7:0]信號在總線343上傳送到存儲器核心300。每一個別SPENBLK[i]信號傳送到存儲器陣列的個別隔區(qū)[i]，且當此類備用區(qū)塊啟用信號有效(例如，高)時，其 將禁用隔區(qū)[i]中所有的主陣列區(qū)塊。此邏輯可在每個區(qū)塊內(nèi)實施在行解碼和/或預(yù)解碼邏 輯中。現(xiàn)參看圖10，展示示范性存儲器陣列配置350，其中針對每一個別對的隔區(qū)的個別 匹配邏輯位于針對所述個別對的隔區(qū)的個別備用區(qū)塊下方。存儲器陣列包含八個隔區(qū)(標 記為351、 352、 ... 358)和四個備用區(qū)塊區(qū)域361、 362、 363、 364。修整位區(qū)塊340產(chǎn) 生四組7位條目，每一組條目用于一個區(qū)塊替換。此處，針對備用區(qū)塊361 (即，用于 替換隔區(qū)351或352中的區(qū)塊)的7位條目標記為TF—BLKRED_ENTRY1_TB[6:0]，且 在總線368上傳送到匹配邏輯365。另外三個條目TFJBLKRED—ENTRY2—TB[6:0]、 TF—BLKRED—ENTRY2—TB[6:0]和TF—BLKRED—ENTRY 3—TB[6:0]傳送到隔區(qū)2/隔區(qū)3、 隔區(qū)4/隔區(qū)5和隔區(qū)6/隔區(qū)7的個別匹配邏輯區(qū)塊，如圖所示。隔區(qū)0/隔區(qū)1的匹配邏輯區(qū)塊365還接收一對隔區(qū)啟用信號BAYE[l:O]。類似地，
其它對隔區(qū)啟用信號BAYE[3:2]、 BAYE[5:4]和BAYE[7:6]傳送到隔區(qū)2/隔區(qū)3、隔區(qū)4/ 隔區(qū)5和隔區(qū)6/隔區(qū)7的個別匹配邏輯區(qū)塊，如圖所示。所有四個匹配邏輯區(qū)塊接收4 位區(qū)塊地址信號BLKADD[3:0]和最低有效行地址位RAD[O]。每一匹配邏輯區(qū)塊產(chǎn)生個 別的左和右備用區(qū)塊啟用信號，SPBLKEN—L禾卩SPBLKEN—R。(如本文所描述，這四組 SPBLKENLL禾f] SPBLKEN—R信號，各組分別用于隔區(qū)0/隔區(qū)1、隔區(qū)2/隔區(qū)3、隔區(qū)4/ 隔區(qū)5和隔區(qū)6/隔區(qū)7，在本文中也描述為SPENBLK[7:0]信號)。舉例來說，針對隔區(qū) 0/隔區(qū)1的匹配邏輯區(qū)塊365在節(jié)點366上產(chǎn)生SPBLKENfL信號且在節(jié)點367上產(chǎn)生 SPBLKEN—R信號。當節(jié)點366上的SPBLKEN_L信號有效時，禁用隔區(qū)0中所有主陣 列區(qū)塊。同樣，當節(jié)點367上的SPBLKEN—R信號有效時，禁用隔區(qū)l中所有主陣列區(qū) 塊。此邏輯可在每個區(qū)塊內(nèi)實施在行解碼和/或預(yù)解碼邏輯中。圖11中描繪用于實現(xiàn)此 功能的示范性電路，其中原本會啟用區(qū)塊的BLKEN信號381被適當?shù)淖蠡蛴覀溆脜^(qū)塊 啟用信號(此處展示為SPBLKEN—L/R 382)超越，以產(chǎn)生實際的區(qū)塊啟用信號383。 備用區(qū)塊現(xiàn)參看圖12，展示代表性備用區(qū)塊區(qū)域，例如備用區(qū)塊區(qū)域361 (見圖10)，其包 含兩個備用區(qū)塊401和402。備用區(qū)塊401、 402的頂部處的一組SELB線410借助耦合 電路(例如，PM0S開關(guān)411)耦合到左側(cè)隔區(qū)0中或右側(cè)隔區(qū)1中的SELB線。同樣， 備用區(qū)塊401 、 402的底部處的 一 組SELB線412類似地耦合到隔區(qū)0中或隔區(qū)1中的SELB 線。在個別節(jié)點366和367上接收SPBLKEN—L和SPBLKEN—R信號。當任一信號有效 時，啟用備用區(qū)塊區(qū)域361，且節(jié)點403上的SPEN信號有效以啟用備用區(qū)塊頂部處的備 用全局列解碼器413和備用區(qū)塊底部處的備用全局列解碼器414。依據(jù)最低有效行地址BLDADD[O]，啟用備用區(qū)塊401 (借助節(jié)點415上的區(qū)塊0啟 用信號)，或啟用備用區(qū)塊402 (借助節(jié)點416上的區(qū)塊1啟用信號)。 一對高壓電平移 位器408、 409在節(jié)點406和407上產(chǎn)生一對高壓啟用信號XSPBLKEN—HV—R和 XSPBLKEN—HV—L,以控制將SELB線410、 412耦合到左或右隔區(qū)的PMOS開關(guān)411 。 如上所述，備用全局列解碼器413、 414可包含高壓轉(zhuǎn)移柵極(transfer gate)(未圖示) 以將全局列解碼器(CSG)線耦合到來自左隔區(qū)或右隔區(qū)的CSG線，且還可由左和右備 用區(qū)塊啟用電平移位器408、 409控制?；蛘?，備用全局列解碼器413、 414可以是用于 在特定備用區(qū)塊區(qū)域內(nèi)產(chǎn)生CSG線的獨立解碼器，且所述備用區(qū)塊CSG線無需耦合到 左隔區(qū)或右隔區(qū)中的CSG線。如下文所述，某些三維實施例中的備用區(qū)塊不包含相應(yīng)的讀出放大器，或?qū)τ谝恍?br> 實施例來說不包含頁子寄存器，可使用另外為讀出放大器和頁子寄存器分配的布局區(qū)域 來實施此處展示的備用區(qū)塊控制電路。現(xiàn)參看圖13,描繪存儲器陣列的實施例，其中橫過兩個隔區(qū)之間的邊界而共享字線。 換句話說， 一個隔區(qū)的最后存儲器區(qū)塊中的字線的一半與鄰近隔區(qū)中的第一存儲器區(qū)塊 共享。區(qū)塊15/隔區(qū)1 (也標記為區(qū)塊352P)是隔區(qū)1 (本文也描述為隔區(qū)352)中的十 六個存儲器區(qū)塊中的最后一個。右側(cè)的下一存儲器區(qū)塊是區(qū)塊0/隔區(qū)2 (也標記為區(qū)塊 353A)，其為隔區(qū)2 (本文也描述為隔區(qū)353)中的十六個存儲器區(qū)塊中的第一個。展示 隔區(qū)0的兩個備用區(qū)塊401、 402,如同隔區(qū)2的兩個備用區(qū)塊362A和362B。如果隔區(qū)之間的邊界處的存儲器區(qū)塊的一者中發(fā)生BL-WL短路420，那么所述區(qū)塊 仍可被替換，但修整位區(qū)塊中使用兩個條目，因為必須使用兩對備用存儲器區(qū)塊的若干 部分(即，所有四個備用區(qū)塊的若干部分)。缺陷區(qū)塊353A中的所有字線映射到隔區(qū)2/ 隔區(qū)3的相應(yīng)的(例如，奇或偶)備用區(qū)塊362A，此處描繪為映射421和422。鄰近區(qū) 塊353B中的與缺陷區(qū)塊353A共享的字線映射到另一備用區(qū)塊362B。然而，另一鄰近 存儲器區(qū)塊352P中的與缺陷區(qū)塊353A中的字線共享的字線無法映射到備用區(qū)塊362B 中，因為這些區(qū)塊352P和362B不共享相同的SELB線和相同的讀出放大器。事實上， 鄰近區(qū)塊352P中的字線的一半映射到隔區(qū)0/隔區(qū)1的備用區(qū)塊402，如映射424所示。 雖然這種區(qū)塊替換映射提供替換在隔區(qū)之間的邊界上發(fā)生的缺陷區(qū)塊的能力，但其消耗 四個不同隔區(qū)(例如，隔區(qū)0、隔區(qū)1、隔區(qū)2和隔區(qū)3;或者隔區(qū)4、隔區(qū)5、隔區(qū)6 和隔區(qū)7)的所有備用區(qū)塊資源，且因此如果缺陷區(qū)塊是鄰近于隔區(qū)邊界的四個區(qū)塊之一 (例如，隔區(qū)1/區(qū)塊15;隔區(qū)2/區(qū)塊0;隔區(qū)5/區(qū)塊15;或隔區(qū)6/區(qū)塊0)，那么所有四個隔區(qū)中僅可替換一個缺陷區(qū)塊?；蛘?，在其它實施例中，并不橫過隔區(qū)之間的邊界 而共享字線，且每對隔區(qū)內(nèi)的區(qū)塊替換限制獨立于其它對隔區(qū)。因此，隔區(qū)1/區(qū)塊15中 的缺陷不會消耗整個條的所有備用區(qū)塊資源?，F(xiàn)參看圖14，展示根據(jù)本發(fā)明某些實施例表現(xiàn)具有分段字線配置的三維存儲器陣列 的示意圖。每一字線由在存儲器陣列的至少一個且有利地一個以上字線層上的一個或一 個以上字線片段形成。舉例來說，第一字線由設(shè)置在存儲器陣列的一個字線層上的字線 片段130以及由設(shè)置在另一字線層上的字線片段132形成。字線片段130、 132通過垂直 連接128連接以形成第一字線。垂直連接128還提供到達設(shè)置在另一層(例如，半導體 襯底內(nèi))中的驅(qū)動器裝置126 (或者驅(qū)動器電路)的連接路徑。來自行解碼器(未圖示) 的經(jīng)解碼輸出122大體上平行于字線片段130、 132而橫穿，且當被選擇時經(jīng)由裝置12621 將字線片段130、 132耦合到經(jīng)解碼偏壓線124，所述經(jīng)解碼偏壓線124大體上垂直于字 線片段而橫穿。還展示字線片段131、 133，其通過垂直連接129連接以形成第二字線并提供到達驅(qū) 動器裝置127的連接路徑。來自行解碼器的另一經(jīng)解碼輸出123當被選擇時經(jīng)由裝置127 將這些字線片段131、 133耦合到經(jīng)解碼偏壓線124。上述Roy E. Scheuerlein的第6,879,505 號美國專利中描述了類似的分段字線結(jié)構(gòu)的其它細節(jié)。圖15是具有字線層的三維存儲器陣列的橫截面圖，所述字線層每一者對應(yīng)于各自的 位線層。描繪了四個字線層，標記為WL1、 WL3、 WL5和WL7。層WL1上的字線片段 對應(yīng)于位線層BL2上的位線。類似地，層WL3、 WL5和WL7上的字線片段分別對應(yīng)于 位線層BL4、 BL6和BL8上的位線。區(qū)塊137內(nèi)的字線片段132、 133、 134和135通過垂直連接128連接以形成邏輯字 線。展示位線層BL8上的多個位線144。多個存儲器單元146形成在每一位線144與字 線片段142之間。這些存儲器單元優(yōu)選地是并入有反熔絲結(jié)構(gòu)的無源元件存儲器單元， 但也可使用其它存儲器單元技術(shù)。字線片段132落在存儲器區(qū)塊137內(nèi)，而字線片段142落在鄰近區(qū)塊136內(nèi)。這兩 個字線片段垂直連接到其它字線片段以在每一區(qū)塊中形成字線，并且在這些區(qū)塊136與 137之間共享字線。四個位線層BL2、 BL4、 BL6和BL8也分別標記為層0、層1、層2和層3，因為字 線層連接在一起并從下方進行饋入。存在多種方式可在這種存儲器陣列結(jié)構(gòu)中實現(xiàn)列解 碼。舉例來說，每一列地址可能對應(yīng)于單一位線層上的單一位線。然而，以解碼這些個 別位線所必要的間距來布局此類列解碼器非常困難。因此，有用的是，為每一列地址選 擇一組位線，并將每一選定的位線耦合到個別讀出線(例如，SELB線)，所述個別讀出 線耦合到個別讀出放大器。在本發(fā)明一些實施例中，當在選定的存儲器區(qū)塊中選擇邏輯列時，選擇一組16個位 線(例如，從四層的每一層選擇四個位線)并將其分別耦合到相應(yīng)的SELB線。圖15中 描繪一個此類層選擇。由于對于此示范性實施例來說位線是交錯的，所以位線的一半(例 如，偶數(shù)編號的位線)退出到存儲器區(qū)塊的頂部，且位線的另一半(例如，奇數(shù)編號的 位線)退出到存儲器區(qū)塊的底部。此類位線也可成對交錯而不是個別交錯。在其它實施 例中，位線完全不需要交錯。在此情況下，所有位線通常將退出存儲器區(qū)塊而到達頂部 或底部，但不是頂部和底部兩者。
當在區(qū)塊137中選擇列0時，層0上的退出到存儲器區(qū)塊的頂部的最初四個位線(標 記為0T、 1T、 2T、 3T)耦合到SELB[3:0]，層1上的退出到存儲器區(qū)塊的頂部的最初四 個位線耦合到SELB[7:4]，層2上的退出到存儲器區(qū)塊的頂部的最初四個位線耦合到 SELB[11:8]，且層3上的退出到存儲器區(qū)塊的頂部的最初四個位線耦合到SELB[15:12]。 (圖中，每一位線144經(jīng)標記以指示此示范性解碼和層選擇，其使用(例如)"OT"來表 示耦合到存儲器區(qū)塊頂部上的SELB[O]的位線，使用"2B"來表示耦合到存儲器區(qū)塊底 部上的SELB[2]的位線，等等。)類似地，當在區(qū)塊137中選擇列1時，層O上的退出到 存儲器區(qū)塊的頂部的接下來四個位線耦合到SELB[3:0]，層1上的退出到存儲器區(qū)塊的頂 部的接下來四個位線耦合到SELB[7:4]，層2上的退出到存儲器區(qū)塊的頂部的接下來四個 位線耦合到SELB[11:8]，且層3上的退出到存儲器區(qū)塊的頂部的接下來四個位線耦合到 SELB [15:12]。這可通過使用上述Luca G. Fasoli等人的"Apparatus and Method for Hierarchical Decoding of Dense Memory Arrays Using Multiple Levels of Multiple-Headed Decoders"中詳細描述的16頭列解碼器來實現(xiàn)?？蓪⒋穗娐芬暈轵?qū)動四個層選擇器電路 的單一解碼器節(jié)點。每一個別層選擇器電路將個別位線層上的四個鄰近位線(即，退出 存儲器區(qū)塊而到達區(qū)塊的頂部或底部的那些位線的鄰近位線)耦合到與所述個別層選擇 器電路相關(guān)聯(lián)的一組SELB線。Christopher J. Petti等人2005年3月31日申請的第11/095,905號美國申請案 "Transistor Layout Configuration for Tight-Pitched Memory Array Lines"中描述了用于馬區(qū) 動每一字線(例如，借助個別垂直連接，例如垂直連接128)的額外的有用電路和布局 配置，所述申請案的揭示內(nèi)容以引用的方式并入本文中?，F(xiàn)參看圖16，描繪展示存儲器陣列440的方框圖，所述存儲器陣列440包含32個 存儲器區(qū)塊和16個SELB線(成4組四個此類SELB線)。未提供備用區(qū)塊，且因此不 支持區(qū)塊冗余。存儲器區(qū)塊中的16個包含讀出放大器，其每一者分別連接到SELB線中 的一者。舉例來說，存儲器區(qū)塊444包含耦合到SELB
的讀出放大器443，而存儲器區(qū) 塊445不包含讀出放大器。每一存儲器區(qū)塊還包含四個層選擇器電路，例如層0選擇器 446、層1選擇器447、層2選擇器448和層3選擇器449，其全部與存儲器區(qū)塊450相 關(guān)聯(lián)。與每一存儲器區(qū)塊相關(guān)聯(lián)的四個層選擇器在所有描繪的存儲器區(qū)塊上是相同的。現(xiàn)參看區(qū)塊444,如果選擇最左側(cè)列解碼器，那么同時啟用一組四個層選擇器442， 且來自四個存儲器層的每一者的四個位線分別耦合到16個SELB線中的個別組的四個 SELB線。因此，個別位線耦合到16個SELB線中的每一SELB線，且每一者由例如讀 出放大器443的相應(yīng)的讀出放大器讀出。
在圖14和15所示的存儲器結(jié)構(gòu)中，可能僅需要實施存儲器層的一部分。舉例來說， 盡管至此已描述四個此類存儲器層，且描述在存儲器操作期間列選擇電路將位線耦合到 16個SELB線中的每一者，但可能需要實施僅包含層O和層1的部分存儲器陣列。這可 通過省略與層2和層3相關(guān)聯(lián)的掩蔽和處理步驟并直接進行到對存儲器層上方的層(例 如，金屬層)的處理來實現(xiàn)，因為對于四個存儲器平面的每一者來說存儲器區(qū)塊本身內(nèi) 的字線和位線掩碼相同，且可將存儲器陣列制造成實際上實施較少的存儲器平面。然而， 再次參看圖16，如果層2或?qū)?上不實施位線，那么不會有位線耦合到SELB線的一半， 即耦合到層2和層4選擇器電路的SELB[15:8]。雖然概念上可能改變解碼以便忽略這些 SELB線的一半(以及與其連接的讀出放大器電路)，但實際上這可能比其它解碼選擇困 難得多。圖17中展示一種可能的技術(shù)，其中互換用于存儲器區(qū)塊的一半的層選擇器電路。區(qū) 塊0到區(qū)塊15包含與之前一樣的層選擇器電路，而區(qū)塊16到區(qū)塊31包含與層2和層3 選擇器電路互換的層O和層l選擇器電路。對于一些實施例，可僅通過將垂直連接(即， "zia")從個別位線交換到16頭列解碼器內(nèi)的晶體管源極/漏極區(qū)域來實現(xiàn)這種層選擇器 互換。如果實施所有四個存儲器層，那么在給定時間僅啟用一個存儲器區(qū)塊，且為所有 16個SELB線提供與區(qū)塊和列地址無關(guān)的數(shù)據(jù)，但解碼映射依據(jù)啟用哪一區(qū)塊而變化。 舉例來說，對于區(qū)塊0到區(qū)塊15， SELB
線對應(yīng)于層0上的位線，而對于區(qū)塊16到區(qū) 塊31, SELB[O]線對應(yīng)于層2上的位線。現(xiàn)參看圖18，展示相同的存儲器陣列配置460，這次對應(yīng)于實際上僅實施最初兩個 存儲器層的實施例。在存儲器操作期間，通過啟用兩個不同的存儲器區(qū)塊將個別位線耦 合到16個SELB線中的每一者，其中一個存儲器區(qū)塊選自區(qū)塊O到區(qū)塊15,且另一個存 儲器區(qū)塊選自區(qū)塊16到區(qū)塊31。(可使用另一修整位來指示裝置應(yīng)根據(jù)4層還是2層假 定來進行解碼。)在存儲器區(qū)塊0中，同時啟用一組兩個層選擇器462，且來自層0和層 1的每一者的四個位線分別耦合到SELB[3:0]和SELB[7:4]。在存儲器區(qū)塊16中，對于相 同列地址，還同時啟用另一組兩個層選擇器463,且來自層0和層1的每一者的不同組 的四個位線分別耦合到SELB[11:8]和SELB[15:12]。因此，可在不需要對讀取/寫入路徑 的任何改變的情況下實現(xiàn)2層或4層兼容性。事實上，對于2層選擇，區(qū)塊啟用解碼經(jīng) 改變以同時啟用兩個單獨區(qū)塊(與相同SELB線相關(guān)聯(lián))，而對于4層選擇僅啟用一個區(qū) 塊。當然，在較大的存儲器陣列中，如果提供額外獨立組的SELB線和讀出放大器，那 么還可啟用額外的存儲器區(qū)塊。
如果還需要區(qū)塊冗余，那么可如上所述提供備用存儲器區(qū)塊。現(xiàn)參看圖19，描繪存 儲器陣列480，其包含各具有讀出放大器的16個存儲器區(qū)塊以及不具有讀出放大器的兩 個備用區(qū)塊。與區(qū)塊0-7相比，針對區(qū)塊8-15互換層選擇器電路。相對于增加SELB線 數(shù)目，對于存儲器區(qū)塊0到7的每一者以層0/層2/層1/層3的次序排列層選擇器電路， 且對于這種層映射這些區(qū)塊可稱為類型A區(qū)塊。(回想這些區(qū)塊也可基于共享鄰近區(qū)塊 之間的字線而作為交替的奇和偶存儲器區(qū)塊。)對于存儲器區(qū)塊7到15的每一者以層2/ 層0/層3/層1的次序排列層選擇器電路，且對于這種層映射這些區(qū)塊可稱為類型B區(qū)塊。 在4層實施例中，僅啟用一個區(qū)塊，而在2層實施例(如圖中所描繪)中，同時啟用兩 個區(qū)塊以在存儲器操作期間將個別位線耦合到每一 SELB線。兩個備用區(qū)塊均展示為類型A存儲器區(qū)塊(但，如上所述， 一個可能為奇且另一個 為偶)。這暗示著只要兩個相鄰區(qū)塊也是類型A區(qū)塊就可替換類型A區(qū)塊。換句話說， 可替換區(qū)塊0-6，但不替換區(qū)塊7-15。如果兩個備用區(qū)塊均為類型B區(qū)塊，那么僅可替 換區(qū)塊9-15。這一限制僅適用于2層實施例。在4層實施例中，可替換任何存儲器區(qū)塊， 但與缺陷主陣列區(qū)塊相比在備用區(qū)塊中層映射可能不同(例如，備用類型A區(qū)塊替換主 陣列類型B區(qū)塊)。圖20展示另一配置，其中存儲器陣列500包含交替的類型A和類型B存儲器區(qū)塊， 且進一步包含備用類型A存儲器區(qū)塊和備用類型B存儲器區(qū)塊。與之前一樣，在4層實 施例中，僅啟用一個存儲器區(qū)塊，且在2層實施例中，同時啟用一對區(qū)塊。但此處，所 述對同時啟用的存儲器區(qū)塊是鄰近的區(qū)塊，如圖所示。此外，現(xiàn)可替換任何區(qū)塊，只要 存儲器區(qū)塊的任何奇/偶體現(xiàn)符合類型A和類型B配置即可。舉例來說，如果區(qū)塊0是偶 存儲器區(qū)塊且還是類型A存儲器區(qū)塊，那么備用區(qū)塊0也應(yīng)該是偶存儲器區(qū)塊且還是類 型A存儲器區(qū)塊。類似地，如果區(qū)塊1是奇存儲器區(qū)塊且還是類型B存儲器區(qū)塊，那么 備用區(qū)塊1也應(yīng)該是奇存儲器區(qū)塊且還是類型B存儲器區(qū)塊。因此，任何類型A (偶) 存儲器區(qū)塊均具有類型B (奇)相鄰區(qū)塊，且可由類型A (偶)備用區(qū)塊0替換，其中 每一相鄰類型B (奇)存儲器區(qū)塊的一半映射到類型B (奇)備用區(qū)塊1中。同樣，任 何類型B (奇)存儲器區(qū)塊均具有類型A (偶)相鄰區(qū)塊，且可由類型B (奇)備用區(qū) 塊1替換，其中每一相鄰類型A (偶)存儲器區(qū)塊的一半映射到類型A (偶)備用區(qū)塊0 中。在4層裝置(即，所有層選擇器電路實際上均耦合到所實施的存儲器層)中，上述 映射對于這種A/B層選擇器配置同等有效。所述映射對于2層裝置也是一樣的，然而， 備用區(qū)塊啟用(和作為結(jié)果的對另外尋址的主陣列區(qū)塊的禁用)由于同時啟用兩個不同 區(qū)塊而稍許較復(fù)雜。對于給定的存儲器操作(1)可啟用兩個主陣列區(qū)塊(2)可啟用 一個主陣列區(qū)塊和一個備用區(qū)塊(其中禁用第二主陣列區(qū)塊)；或(3)可啟用兩個備用 區(qū)塊(且禁用兩個主陣列區(qū)塊)。接下來6幅圖提供對于若干不同情形的每一情形啟用哪些區(qū)塊的實例，在所述若干 不同情形中，要不是存在BL-WL短路或促使將區(qū)塊中的一者(或附近區(qū)塊)標記為有缺 陷的其它缺陷，主陣列中的一對區(qū)塊原本會被啟用。這些圖僅針對2層實施例描述。在 4層實施例中， 一次僅啟用單一存儲器區(qū)塊?，F(xiàn)參看圖21，表現(xiàn)陣列的一部分，其具有奇區(qū)塊521和523以及偶區(qū)塊522和524， 且進一步具有偶備用區(qū)塊526和奇?zhèn)溆脜^(qū)塊527。假定偶區(qū)塊是類型A區(qū)塊且奇區(qū)塊是 類型B區(qū)塊，但這是任意的。描繪奇區(qū)塊523中的短路，其致使此區(qū)塊有缺陷。如上所 述，缺陷奇區(qū)塊523映射到奇?zhèn)溆脜^(qū)塊527，而鄰近偶區(qū)塊522中的與缺陷區(qū)塊共享的 字線以及鄰近偶區(qū)塊524內(nèi)的與缺陷區(qū)塊共享的字線均映射到偶備用區(qū)塊526，如圖中 所描繪。要不是進行區(qū)塊替換，區(qū)塊522和523原本會在主陣列中被啟用(即，選定的或有 效的字線落在這些區(qū)塊內(nèi))。展示針對區(qū)塊522和523兩者的有效(即，選定的)字線。 缺陷區(qū)塊523始終被禁用并重新映射到備用區(qū)塊527，但如果有效字線不與缺陷區(qū)塊523 共享，那么啟用區(qū)塊522。此處情況就是如此，且因此，啟用區(qū)塊522且不將其重新映 射到備用區(qū)塊。如本文參看圖21-26所使用，"有效"字線是對應(yīng)于呈現(xiàn)給裝置的地址的 字線，且如果區(qū)塊被啟用那么將被"選定"，但所述字線可映射到備用區(qū)塊。還應(yīng)了解， 在某些實施例(例如，某些2層實施方案)中，存在兩個有效字線，兩個存儲器區(qū)塊的 每一者中各一個?，F(xiàn)參看圖22，描繪相同情形，但具有不同有效字線。映射與上文相同，但在此情形 中，由于區(qū)塊522中的有效字線與缺陷區(qū)塊523共享，所以也禁用區(qū)塊522并將其改為 映射到備用偶區(qū)塊526。換句話說，啟用兩個備用區(qū)塊?，F(xiàn)參看圖23,描繪又一情形。此處，有效字線落在區(qū)塊524和525內(nèi)。缺陷區(qū)塊仍 為區(qū)塊523，因此映射仍與上文相同。然而，在此情況下，如果區(qū)塊524中的有效字線 與缺陷區(qū)塊523共享(此處情況正是如此)，那么禁用偶區(qū)塊524并將其重新映射到備用 偶區(qū)塊526。在區(qū)塊525中，有效字線不與缺陷區(qū)塊523共享，且因此啟用區(qū)塊525且 不將其重新映射到備用區(qū)塊。
現(xiàn)參看圖24，表現(xiàn)相同陣列，其具有奇區(qū)塊521和523以及偶區(qū)塊522和524,且 進一步具有偶備用區(qū)塊526和奇?zhèn)溆脜^(qū)塊527。再次假定偶區(qū)塊是類型A區(qū)塊且奇區(qū)塊 是類型B區(qū)塊。描繪偶區(qū)塊522中的短路，其致使此區(qū)塊有缺陷。在此情況下，缺陷偶 區(qū)塊522映射到偶備用區(qū)塊526，而鄰近奇區(qū)塊521中的與缺陷區(qū)塊共享的字線以及鄰 近奇區(qū)塊523內(nèi)的與缺陷區(qū)塊共享的字線均映射到奇?zhèn)溆脜^(qū)塊527，如圖中所描繪。有效字線再次落在區(qū)塊522和523內(nèi)，如圖所示，且要不是進行區(qū)塊替換，區(qū)塊522 和523原本會在主陣列中被啟用。缺陷區(qū)塊522始終被禁用并重新映射到備用區(qū)塊526， 但如果有效字線不與缺陷區(qū)塊522共享，那么仍啟用區(qū)塊523。此處情況就是如此，且 因此，啟用區(qū)塊523且不將其重新映射到備用區(qū)塊?，F(xiàn)參看圖25，描繪相同情形，但具有不同有效字線。映射與上文相同，但在此情形 中，由于區(qū)塊523中的有效字線與缺陷區(qū)塊522共享，所以也禁用區(qū)塊523并將其改為 映射到備用奇區(qū)塊527。現(xiàn)參看圖26，描繪又一情形。此處，有效字線落在區(qū)塊520和521內(nèi)。缺陷區(qū)塊仍 為區(qū)塊522，因此映射仍與上文相同。然而，在此情況下，如果區(qū)塊521中的有效字線 與缺陷區(qū)塊522共享(此處情況正是如此)，那么禁用奇區(qū)塊521并將其重新映射到備用 奇區(qū)塊527。在區(qū)塊520中，有效字線不與缺陷區(qū)塊520共享，且因此啟用區(qū)塊520且 不將其重新映射到備用區(qū)塊。對于一些實施例，關(guān)于在2層裝置中是否啟用區(qū)塊的決策可概括如下1. 如果選定(即，有效)字線落在缺陷區(qū)塊內(nèi)，那么禁用缺陷區(qū)塊并改為將其重新 映射到適當?shù)膫溆脜^(qū)塊(即，啟用適當?shù)膫溆脜^(qū)塊)；2. 如果選定的字線落在鄰近于缺陷區(qū)塊的區(qū)塊內(nèi)但與缺陷區(qū)塊共享，那么禁用鄰近 區(qū)塊并改為將其重新映射到適當?shù)膫溆脜^(qū)塊(即，啟用適當?shù)膫溆脜^(qū)塊)；3. 如果選定的字線落在鄰近于缺陷區(qū)塊的區(qū)塊內(nèi)但不與缺陷區(qū)塊共享，那么啟用鄰 近區(qū)塊且不重新映射到備用區(qū)塊；4. 如果選定的字線落在任何其它區(qū)塊內(nèi)，那么啟用所述區(qū)塊；現(xiàn)參看圖27，展示存儲器陣列550，其中實施16個不同存儲器隔區(qū)，每一隔區(qū)包含 16個存儲器區(qū)塊。展示兩個不同的64兆字節(jié)核心，核心0和核心l，其每一者由COREE[i] 信號啟用。每一核心包含各自隔區(qū)0到7以及四對備用區(qū)塊，每對放置在個別對的隔區(qū) 之間并經(jīng)配置以替換所述個別對的隔區(qū)中的一者中的單一區(qū)塊。展示邏輯上可尋址的總 共256 (即，16X16)個存儲器區(qū)塊，以及16個備用存儲器區(qū)塊，從而獲得總共272個
物理存儲器區(qū)塊。在此陣列中可替換至多達8個區(qū)塊，但對于每對隔區(qū)替換不多于一個 區(qū)塊(即，如果故障相對均勻地分布在隔區(qū)中)。接下來在此存儲器陣列550的情境中描述區(qū)塊替換邏輯的示范性配置，其對于另一 4層裝置實現(xiàn)2層兼容性。現(xiàn)參看圖28，展示此示范性配置的方框圖。與圖10-12所示 的配置相比，現(xiàn)準備啟用2層裝置中的兩個區(qū)塊。由于一個啟用的區(qū)塊可處于主陣列中 且一個啟用的區(qū)塊可處于備用區(qū)塊區(qū)域中，所以提供兩個不同的備用啟用信號， 一個針 對偶區(qū)塊(SPBLKENA)且一個針對奇區(qū)塊(SPBLKENB)。舉例來說，如果激活 SPBLKENA但未激活SPBLKENB,那么禁用偶主陣列區(qū)塊(由于啟用了偶備用區(qū)塊)， 但不禁用主陣列中的奇區(qū)塊。提供修整位區(qū)塊580 (差不多與之前一樣)以包含故障區(qū)塊的地址。由于存在8種 可能的替換，所以存在8個各7位的條目。上述表1描述條目中每一位的用途。以相同 方式指示每一不良區(qū)塊，而不管裝置實施為4層裝置還是2層裝置。匹配邏輯類似于之前描述的匹配邏輯，但現(xiàn)存在此邏輯的8個實例，每一個實例針 對一對備用區(qū)塊，且每一者現(xiàn)產(chǎn)生4個輸出信號其中2個驅(qū)動到在備用區(qū)塊左側(cè)的隔 區(qū)內(nèi)的存儲器區(qū)塊，且其中2個驅(qū)動到在備用區(qū)塊右側(cè)的隔區(qū)內(nèi)的存儲器區(qū)塊。匹配邏 輯優(yōu)選地位于備用區(qū)塊本身以下(例如，在原本會用于實施讀出放大器的區(qū)域中)，使得 在其它設(shè)計中不需要區(qū)塊冗余時將容易移除區(qū)塊冗余。圖31中概述通過匹配邏輯接收的 各種接口信號。4個備用區(qū)塊啟用輸出信號(SPBLKENA—L、 SPBLKENB—L、 SPBLKENA—R、 SPBLKENB—R)指示我們需要在2個隔區(qū)中的哪一者(左或右)中用一個或兩個備用區(qū) 塊替換正常區(qū)塊。SPBLKENA—L/R信號行進到偶區(qū)塊，而SPBLKENB_L/R信號行進到 奇區(qū)塊。如果所有四個SPBLKEN信號均為零，那么兩個隔區(qū)中的任一者中均不需要替 換。與之前一樣，使用最低有效行地址位RAD[O]信號以在替換鄰近于缺陷區(qū)塊(即，受 短路影響的區(qū)塊)的一半?yún)^(qū)塊時能夠激活正確的SPBLKENA/B—L/R信號。以ENABLE、 RXL—BAY和FAIL—BLKADD [7:0]來指示一個條目的七個修整位，用 于產(chǎn)生SPBLKENA/B—L/R的邏輯可描述為REPLA=0REPLB=0FBP1=FAIL—BLKADD[4:0]+1 FBM1=FAIL—BLKADD[4:0]-1 If SMI—TWOLAYER=0 then
If FAIL—BLKADD-BLKADD thenIf FAIL—BLKADD
=0 then REPLA=1 If FAIL_BLKADD
=1 then REPLB=1End ifIf FBP1=BLKAD and RAD
=not(FAIL_BLKADD
) then If not(FAIL—BLKADD
)=0 then REPLA=1 If not(FAIL一BLKADD[O])-l then REPLB=1End ifIf FBM1=BLKADD and RAD
=FAIL—BLKADD
then If not(FAIL—BLKADD
)=0 then REPLA=1 If not(FAIL—BLKADD
)=1 then REPLB=1End ifEnd ifIf SMI—TWOLAYER=l thenIf FAIL—BLKADD[4:1]=BLKADD[3:1] thenIf FAIL—BLKADD
=0 then REPLA=1 If FAIL—BLKADD
=1 then REPLB=1End ifIf FBP1[4:1]=BLKADD[3:1] and RAD
=not(FAIL—BLKADD[O]) then If not(FAIL—BLKADD
)=0 then REPLA=1 If not(FAIL—BLKADD
)=1 then REPLB=1End ifIf FBM1[4:1]=BLKADD[3:1] and RAD
=FAIL—BLKADD[O] then If not(FAIL—BLKADD
)=0 then REPLA=1 If not(FAIL—BLKADD
)=1 then REPLB=1End ifEnd ifSPBLKENA—L=ENABLE and not(RXL—BAY) and REPLA SPBLKENA—R=ENABLE and RXL—BAY and REPLA SPBLKENB—L=:ENABLE and not(RXL_BAY) and REPLB SPBLKENB—R=ENABLE and RXL—BAY and REPLB在主陣列中，SPENBLKA—L/R信號當為高時將禁用(左或右)隔區(qū)中的所有偶區(qū)塊。 SPENBLKB—L/R信號當為高時將禁用(左或右)隔區(qū)中的所有奇區(qū)塊。此邏輯可在每個 區(qū)塊內(nèi)實施在行預(yù)解碼器邏輯中。圖29展示示范性配置。 圖30描繪用于此配置的示范性備用區(qū)塊控制邏輯。其適于接收四個備用區(qū)塊啟用信 號而不是僅兩個此類信號(如圖12所示)。在一些實施例中，可實施有用的測試模式以激活所有8個備用區(qū)塊組中的兩個備用 區(qū)塊，而不禁用主陣列區(qū)塊。所述模式在SMI—ALLSPBLKON—TMCR=1時被激活且可單 獨使用或結(jié)合主陣列多區(qū)塊選擇模式使用以通過對所有備用區(qū)塊并行施加相同操作來加 速測試(例如，應(yīng)力測試)。為了啟用上述配置的任一者中的區(qū)塊冗余，以故障區(qū)塊的地址對修整位進行編程。 匹配邏輯電路以及備用與主陣列區(qū)塊控制電路將對自動重新映射故障區(qū)塊和相鄰區(qū)塊的 兩個半部以及啟用一個區(qū)塊(4層實施方案)或兩個區(qū)塊(2層實施方案)進行照管，其 中故障區(qū)塊處于其間無備用區(qū)塊的2個隔區(qū)的邊界處(即，隔區(qū)1/區(qū)塊15、隔區(qū)2/區(qū)塊 0、隔區(qū)5/區(qū)塊15或隔區(qū)6/區(qū)塊0)的情況除外。在此情況下，條的兩個資源均可用于 修補區(qū)塊，如上所述，且因此，區(qū)塊冗余將僅能夠替換條內(nèi)單一的不良區(qū)塊。現(xiàn)參看圖32，所描繪的表概述適當?shù)男拚辉O(shè)定和作為結(jié)果的針對各種故障區(qū)塊位 置的重新映射。此表適于4層實施方案和2層實施方案。用于在另一 4層裝置中實現(xiàn)2層兼容性的另一技術(shù)針對層選擇器電路的一半利用互 換鄰近列解碼器輸出?，F(xiàn)參看圖33，其展示一組層選擇器電路，其中四個此類層選擇器 電路連接到每一列解碼器輸出。舉例來說，列解碼器輸出651耦合到層選擇器652 (其 將來自層0的位線BL[3:0]耦合到SELB[3:0]線)，耦合到層選擇器653 (其將來自層1的 位線BL[3:0]耦合到SELB[7:4]線)，耦合到層選擇器654 (其將來自層0的位線BL[7:4] 耦合到SELB[11:8]線)，且耦合到層選擇器655 (其將來自層1的位線BL[7:4]耦合到 SELB[15:12]線)。列解碼器輸出656耦合到層選擇器657 (其將來自層2的位線BL[7:4] 耦合到SELB[3:0]線)，耦合到層選擇器658(其將來自層3的位線BL[7:4]耦合到SELB[7:4] 線)，耦合到層選擇器659 (其將來自層2的位線BL[3:0]耦合到SELB[11:8]線)，且耦合 到層選擇器660 (其將來自層3的位線BL[3:0]耦合到SELB[15:12]線)。在4層實施方案中，啟用所有的列解碼器，且單次選擇一個列解碼器輸出。在2層 實施方案中，禁用列解碼器的一半，且單次選擇剩余一半中的一者。舉例來說，在2層 實施方案中，列解碼器輸出651將層0和層1兩者上的最初8個位線(退出到區(qū)塊的這 一側(cè))耦合到相應(yīng)的SELB線。禁用列解碼器輸出656，因為甚至未實施層2和層3。下 一列地址將選擇列解碼器661，其將層0和層1兩者上的接下來8個位線(在此方向上 退出區(qū)塊的那些位線中的位線)耦合到相應(yīng)的SELB線。在此配置中，每一存儲器區(qū)塊
本質(zhì)上是混合A/B區(qū)塊，且兩個備用區(qū)塊同樣將是相同的混合A/B配置，但如果字線如 圖1中所描繪是共享的，那么這些存儲器區(qū)塊將仍為奇或偶。此外，在此配置中，即使 對于2層裝置也僅啟用一個區(qū)塊，且可能如參看圖10-12所述實施匹配邏輯和備用區(qū)塊 控制邏輯。
現(xiàn)參看圖34,用于在另一4層裝置中實現(xiàn)2層兼容性的另一技術(shù)利用混合A/B區(qū)塊 的不同變化形式。此處，展示相同組的層選擇器電路，其中四個此類層選擇器電路連接 到每一列解碼器輸出，但沒有交叉。舉例來說，列解碼器輸出681耦合到層選擇器652 (其將來自層0的位線BL[3:0]耦合到SELB[3:0]線)，耦合到層選擇器653 (其將來自層 1的位線BL[3:0]耦合到SELB[7:4]線)，耦合到層選擇器659(其將來自層2的位線BL[3:0] 耦合到SELB[11:8]線)，且耦合到層選擇器660 (其將來自層3的位線BL[3:0]耦合到 SELB[15:12]線)。列解碼器輸出682耦合到層選擇器657 (其將來自層2的位線BL[7:4] 耦合到SELB[3:0]線)，耦合到層選擇器658(其將來自層3的位線BL[7:4]耦合到SELB[7:4] 線)，耦合到層選擇器654 (其將來自層0的位線BL[7:4]耦合到SELB[11:8]線)，且耦合 到層選擇器655 (其將來自層1的位線BL[7:4]耦合到SELB[15:12]線)。
在4層實施方案中，啟用所有的列解碼器，且單次選擇一個列解碼器輸出。然而， 在2層實施方案中，仍啟用所有的列解碼器，但現(xiàn)單次選擇兩個列解碼器。舉例來說， 將同時選擇列解碼器輸出681和682以將層0和層1兩者上的最初8個位線(如果為交 錯位線，則為退出區(qū)塊到達頂部或底部的那些位線中的位線)(即，總共16個位線)耦 合到相應(yīng)的SELB線。
在此配置中，每一存儲器區(qū)塊本質(zhì)上是混合A/B區(qū)塊，且兩個備用區(qū)塊同樣將是相 同的混合A/B配置，但如果字線如圖1中所描繪是共享的，那么這些存儲器區(qū)塊將仍為 奇或偶。此外，在此配置中，即使對于2層裝置也僅啟用一個區(qū)塊，且可能如參看圖10-12 所述實施匹配邏輯和備用區(qū)塊控制邏輯。此外，由于對于2層或4層實施方案均僅啟用 一個區(qū)塊，所以驅(qū)動陣列中各自節(jié)點的阻抗(例如，那些驅(qū)動選定的字線的阻抗)在任 一型式中將是類似的?？赏ㄟ^禁用區(qū)塊內(nèi)的低位列地址來實現(xiàn)同時選擇兩個鄰近的列解 碼器。
在一對鄰近存儲器隔區(qū)之間共享一個或一個以上備用區(qū)塊的概念無需限于上述實施 例?，F(xiàn)參看圖35,描繪并入有層級位線的存儲器陣列700。備用區(qū)塊區(qū)域702包含一個 或一個以上備用區(qū)塊，其可由備用區(qū)塊區(qū)域702上方的第一組主陣列區(qū)塊703以及由備 用區(qū)塊區(qū)域702下方的第二組主陣列區(qū)塊704共享。備用區(qū)塊區(qū)域702內(nèi)的備用區(qū)塊通
31
過一組開關(guān)705、 706耦合到兩個主陣列區(qū)塊區(qū)域中的一者，所述開關(guān)705、 706將備用 區(qū)塊區(qū)域702中的全局位線(例如，GBL707)耦合到主陣列區(qū)塊區(qū)域中的一者中的全局 位線(例如，GBL706)。根據(jù)本文描述的本發(fā)明的各方面，可使用備用區(qū)塊來實施使用 全局位線的任何存儲器結(jié)構(gòu)和架構(gòu)。這包含(例如)某些NAND存儲器結(jié)構(gòu)，其中包含 En-Hsing Chen等人的第US 2004/0145024號美國專利申請公開案"NAND Memory Array Incorporating Capacitance Boosting of Channel Regions in Unselected Memory Cells and Method for Operation of Same"中描述的那些存儲器結(jié)構(gòu)，所述申請案全文以引用的方式 并入本文中。還預(yù)期其它使用局部和全局位線的存儲器結(jié)構(gòu)用于備用區(qū)塊冗余。
如以上實例所表明，但為了清楚地表達要點，本文描述的區(qū)塊冗余技術(shù)的在一對主 陣列區(qū)塊之間共享一個或一個以上備用區(qū)塊的方面不一定需要存儲器區(qū)塊的奇/偶結(jié)構(gòu)。 即使所有主陣列存儲器區(qū)塊均相同也可有利地使用這種共享，且在此情況下，可利用單 一備用存儲器區(qū)塊。
在一些實施例中，可在每一備用區(qū)塊區(qū)域內(nèi)提供一組以上的備用區(qū)塊。舉例來說， 盡管僅需要單一一對備用區(qū)塊來替換不良區(qū)塊，但隔區(qū)對之間可包含兩對備用區(qū)塊。這 將允許替換同一隔區(qū)中的兩個缺陷區(qū)塊，或?qū)⒃试S替換左側(cè)隔區(qū)和右側(cè)隔區(qū)兩者中的單 一缺陷區(qū)塊，只要缺陷區(qū)塊地址不同即可(由于在備用區(qū)塊區(qū)域中SELB線是共享的)。
雖然上述其中一對備用區(qū)塊由兩個鄰近隔區(qū)共享(并設(shè)置在兩個鄰近隔區(qū)之間)的 實施例在SELB線和其它控制線的選路方面尤其有效，但還預(yù)期兩個以上隔區(qū)共享一組 備用區(qū)塊。
本文描述的用于對標稱既定作為4層實施方案的設(shè)計實現(xiàn)2層兼容性的技術(shù)無需限 于此類數(shù)目的存儲器層或平面。舉例來說，8層設(shè)計可使用此處教示的相同或類似技術(shù) 而與4層兼容。同樣，2層存儲器裝置可僅實施有一個存儲器層。此外，此類技術(shù)還可 擴展為甚至實現(xiàn)此8層設(shè)計中的2層兼容性，或者4層設(shè)計中的l層或2層兼容性。另 外，雖然4層設(shè)計中的此2層兼容性暗示三維存儲器陣列，但本文描述的區(qū)塊冗余技術(shù) 可同等適當?shù)赜糜趦H具有單一存儲器平面的存儲器陣列(即，2-D存儲器陣列)中。
本文揭示的發(fā)明方面可單獨使用或組合使用。舉例來說，各種區(qū)塊冗余技術(shù)、部分 層兼容性技術(shù)和其它技術(shù)可單獨使用或組合在一起使用或與其它技術(shù)組合使用。
在所描述的實施例中，為所有可能的存儲器層形成層選擇器電路。每一層選擇器電 路響應(yīng)于相關(guān)聯(lián)的啟用信號，其用于將相關(guān)聯(lián)的存儲器層上的個別陣列線耦合到相關(guān)聯(lián) 的一組I/0總線中的個別I/0總線。當實施部分數(shù)目的層時， 一些層選擇器電路并不連接 到所實施的存儲器層陣列線(例如，位線)，而是可在不對半導體處理序列中的其它掩碼
中的任一者作出改變的情況下制造所述裝置。雖然如此，但所實施的存儲器層上的個別 陣列線耦合到每一個別I/O總線，而不管是否實施第二存儲器層。這起因于層選擇器電 路的物理配置，以及用于根據(jù)實施的存儲器層的實際數(shù)目控制層選擇器電路的裝置的可 配置性。對于一些實施例，此配置可通過如上所述對配置存儲器進行編程來進行。對于 一些實施例，此配置可通過在與任選存儲器層中的一者或一者以上相關(guān)聯(lián)的層上存在或 缺乏一特征而實現(xiàn)。
在一些實施例中，存儲器陣列包含字線和字線解碼器，所述字線解碼器具有與是否 實施任選的一個或一個以上存儲器層無關(guān)的配置。舉例來說，具有字線且每一字線在多 個字線層(每一字線層與一個或兩個位線層相關(guān)聯(lián))中每一者上包含一字線片段的實施 例可以這種字線解碼器配置來實施。
大多數(shù)存儲器陣列經(jīng)設(shè)計而具有相對較高程度的統(tǒng)一性。舉例來說，通常每個位線 包含相同數(shù)目的存儲器單元。作為另一實例，為了實現(xiàn)解碼電路的便利和效率，位線、 字線、陣列區(qū)塊以及甚至存儲器平面的數(shù)目用數(shù)字表示經(jīng)常是二的整數(shù)冪(即，2N)。但 這種規(guī)律性或一致性當然并非對于本發(fā)明實施例的任一者均是必需的。舉例來說，不同 層上的字線片段可包含不同數(shù)目的存儲器單元，存儲器陣列可包含三個存儲器平面，第
一和最后的陣列區(qū)塊內(nèi)的字線片段在存儲器單元的數(shù)目或位線配置方面可能不同，以及 對存儲器陣列設(shè)計的通常一致性的許多其它無規(guī)律變化形式的任一者。除非權(quán)利要求書
中另外明確陳述，否則這種通常一致性(正如本文描述的實施例中所示)不應(yīng)引入到任 何權(quán)利要求的含義中。
應(yīng)了解，指稱頂部、左側(cè)、底部和右側(cè)僅是對于存儲器陣列的四側(cè)的便利的描述性 術(shù)語。區(qū)塊的字線片段可實施為水平定向的交叉指狀(inter-digitated)的兩組字線片段， 且區(qū)塊的位線可實施為垂直定向的交叉指狀的兩組位線。每一個別組的字線或位線可由 陣列的四側(cè)中的一側(cè)上的個別解碼器/驅(qū)動器電路和個別讀出電路服務(wù)。第6,859,410號 美國專利(其揭示內(nèi)容全文以引用的方式并入本文中)"Tree Decoder Structure Particularly Well Suited to Interfacing Array Lines Having Extremely Small Layout Pitch"中 且另夕卜在上述Luca G. Fasoli等人的"Apparatus and Method for Hierarchical Decoding of Dense Memory Arrays Using Multiple Levels of Multiple-Headed Decoders "中陳述了有用的 列電路。
字線也可稱為行線或X線，且位線也可稱為列線或Y線。字線和位線兩者均可稱為 陣列線。如果將字線稱為第一類型的陣列線，那么可將位線稱為第二類型的陣列線(或
反之亦然)。例如全局位線的全局陣列線也可稱為第一類型的陣列線。"字"線與"位" 線之間的區(qū)別可向所屬領(lǐng)域的技術(shù)人員傳達至少兩個不同涵義。當讀取存儲器陣列時， 一些實踐者假定，字線被"驅(qū)動"且位線被"讀出"。在此方面，X線(或字線)通常預(yù) 期連接到存儲器單元晶體管的柵極端子，或存儲器單元開關(guān)裝置的開關(guān)端子(如果存在 的話)。Y線(或位線)通常預(yù)期連接到存儲器單元的開關(guān)端子(例如，源極/漏極端子)。 第二，存儲器組織(例如，數(shù)據(jù)總線寬度、操作期間同時讀取的位的數(shù)目等)可能與觀 察一組兩個陣列線比起數(shù)據(jù)"字"來說與數(shù)據(jù)"位"更對準具有某種關(guān)聯(lián)。因此，本文 中X線、字線和行線以及Y線、位線和列線的指稱說明各自實施例，但不應(yīng)在限制性意 義而應(yīng)在較一般意義上理解。
如本文所使用，字線(例如，包含字線片段)和位線通常表示正交陣列線，且通常 遵循此項技術(shù)中的一個通常假定至少在讀取操作期間字線被驅(qū)動且位線被讀出。因此， 陣列的位線也可稱為陣列的讀出線。不應(yīng)通過使用這些術(shù)語而引出關(guān)于字組織的任何特 定隱含意義。此外，如本文所使用，"全局陣列線"(例如，全局字線、全局位線)是連 接到一個以上存儲器區(qū)塊中的陣列線片段的陣列線，但不應(yīng)引出表明此全局陣列線必須 橫穿整個存儲器陣列或大體上橫穿整個集成電路的任何特定推斷。
如本文所使用，"第一類型的存儲器區(qū)塊"不一定暗示任何特定的層選擇配置對于第 一類型的所有此類存儲器區(qū)塊均是共同的，盡管情況也可能如此。類似地，"第二類型的 存儲器區(qū)塊"不一定暗示任何特定的層選擇配置對于第二類型的所有此類存儲器區(qū)塊均 是共同的，也不一定暗示第二類型的區(qū)塊中的任何層配置必定不同于第一類型的區(qū)塊的 層配置，盡管情況可能如此。第一和第二類型的存儲器區(qū)塊可指出區(qū)塊頂部(或底部) 處的第一陣列線是否與區(qū)塊左側(cè)或右側(cè)的鄰近區(qū)塊共享。
如本文所使用，無源元件存儲器陣列包含多個2端子存儲器單元，其每一者連接在 相關(guān)聯(lián)的X線與相關(guān)聯(lián)的Y線之間。此存儲器陣列可以是二維(平面)陣列或者可以是 具有一個以上存儲器單元平面的三維陣列。每一此類存儲器單元具有非線性傳導性，其 中反向方向(即，從陰極到陽極)上的電流低于正向方向上的電流。從陽極向陰極施加 大于編程電平的電壓會改變存儲器單元的傳導性。當存儲器單元包含熔絲技術(shù)時傳導性 可減小，或者當存儲器單元包含反熔絲技術(shù)時傳導性可增加。無源元件存儲器陣列不一 定是可一次編程(即，寫入一次)存儲器陣列。
此類無源元件存儲器單元通?？梢暈榫哂性谝环较蛏弦龑щ娏鞯碾娏鲗б湍?夠改變其狀態(tài)的另一組件(例如，熔絲、反熔絲、電容器、電阻元件等)?？赏ㄟ^在存儲
器元件被選定時感測電流流動或電壓降落來讀取存儲器元件的編程狀態(tài)。
在本文描述的本發(fā)明的各自實施例中，預(yù)期可使用許多不同的存儲器單元技術(shù)。適 宜的三維反熔絲存儲器單元結(jié)構(gòu)、配置和工藝包含(不限于)以下文獻中描述的結(jié)構(gòu)、 配置禾B工藝Johnson等人的題為"Vertically Stacked Field Programmable Nonvolatile Memory and Method of Fabrication"的第6,034,882號美國專利；Knall等人的題為 "Three-Dimensional Memory Array and Method of Fabrication"的第6,420,215號美國專 禾U; Johnson 的題為"Vertically-Stacked, Field Programmable Nonvolatile Memory and Method of Fabrication"的第6,525,953號美國專利；Cleeves的題為"Three Dimensional Memory"的第2004-0002184 Al號美國專利申請公開案；以及Heraer等人2002年12月 19日申請的題為"An Improved Method for Making a High Density Nonvolatile Memory" 的第10/326,470號美國專利申請案(現(xiàn)并入在第6,984,561號美國專利中)。這些所枚舉 的揭示案的每一者全文以引用的方式并入本文中。
本發(fā)明預(yù)期有利地用于多種存儲器單元技術(shù)和存儲器陣列配置中的任一者，包含傳 統(tǒng)的單層存儲器陣列和多層(即，三維)存儲器陣列，且尤其是那些具有極其密集的X 線或Y線間距要求的存儲器陣列。在某些實施例中，存儲器單元可由半導體材料組成， 如Johnson等人的第6,034,882號美國專利中以及Zhang的第5,835,396號美國專利中所 述。在某些實施例中，預(yù)期反熔絲存儲器單元。也可使用例如MRAM和有機無源元件陣 列的其它類型的存儲器陣列。MRAM (磁阻隨機存取存儲器)基于磁性存儲器元件，例 如磁性隧道結(jié)(MTJ)。 Peter K. Naji等人發(fā)表在2001 IEEE國際固態(tài)電路會議的技術(shù)論 文文摘(ISSCC 2001/會議7/技術(shù)指導先進技術(shù)/7.6， 2001年2月6日)以及ISSCC 2001 視覺增刊的頁94-95、 404-405中的"A 256kb 3.0V ITIMTJ Nonvolatile MagnetoresistWe RAM"中描述了 MRAM技術(shù)。可使用并入有有機材料層的某些無源元件存儲器單元， 所述有機材料層包含至少一個具有類似二極管特性傳導的層和至少一個通過施加電場而 改變傳導性的有機材料。Gudensen等人的第6,055,180號美國專利描述此類有機無源元 件陣列。也可使用包括例如相變材料和非晶固體的材料的存儲器單元。見Wolstenholme 等人的第5，751，012號美國專利以及Ovshinsky等人的第4,646,266號美國專利，其兩者 均以引用的方式并入本文中。在其它實施例中，也可使用三端子存儲器單元而不是二端 子無源元件存儲器單元，且選擇多個X線(或行線)以將來自選定的Y線(或位線)上 的一個以上存儲器單元的電流相加。此類存儲器單元包含快閃EPROM和EEPROM單元， 其在此項技術(shù)中是眾所周知的。此外，還預(yù)期具有極其密集的X線和/或Y線間距要求的
其它存儲器陣列配置，例如那些并入有薄膜晶體管(TFT) EEPROM存儲器單元的存 儲器陣列配置，如Thomas H. Lee等人的第US 2002-0028541 Al號美國專利申請公開案 "Dense Arrays and Charge Storage Devices, and Methods for Making Same"中所描述；以 及那些并入有TFT NAND存儲器陣列的存儲器陣列配置，如Scheueriein等人的第US 2004-0125629 Al號美國專利申請公開案"Programmable Memory Array Structure Incorporating Series-Connected Transistor Strings and Methods for Fabrication and Operation of Same"中所描述，所述申請案以引用的方式并入本文中。
各圖中各自陣列線的方向性僅便于容易地描述陣列中的兩組交叉線。雖然字線通常 垂直于位線，但并不一定需要如此。如本文所使用，集成電路存儲器陣列是單片式集成 電路結(jié)構(gòu)，而不是封裝在一起或緊密接近地封裝的一個以上集成電路裝置。
可使用連接區(qū)塊的單一節(jié)點的術(shù)語來描述本文的方框圖。然而，應(yīng)了解，當上下文 需要時，此"節(jié)點"實際上可表示用于傳送微分信號的一對節(jié)點，或者可表示用于運載 若干相關(guān)信號或用于運載形成數(shù)字字的多個信號或其它多位信號的多個單獨接線(例如， 總線)。
基于本揭示案的教示，期望所屬領(lǐng)域的一般技術(shù)人員將容易能夠?qū)嵺`本發(fā)明。相信 本文提供的對各自實施例的描述提供了對本發(fā)明的充分理解和細節(jié)，以使一般技術(shù)人員 能夠?qū)嵺`本發(fā)明。然而，為了清楚起見，未展示和描述本文描述的實施方案的所有常規(guī) 特征。當然，應(yīng)了解，在任何此類實際實施方案的開發(fā)過程中，必須作出大量視實施方 案而定的決策以便實現(xiàn)開發(fā)者的特定目標(例如，符合應(yīng)用和商業(yè)相關(guān)約束)，且這些特 定目標將由于實施方案的不同以及開發(fā)者的不同而不同。此外，將了解，這種開發(fā)工作 可能較復(fù)雜且耗費時間，但對于得到本揭示案的益處的所屬領(lǐng)域的一般技術(shù)人員來說， 將仍然是一項常規(guī)的工程設(shè)計任務(wù)。
舉例來說，認為關(guān)于每一陣列或子陣列內(nèi)存儲器單元的數(shù)目、經(jīng)選擇以用于字線和 位線預(yù)解碼器和解碼器電路及位線讀出電路的特定配置、以及字組織的決策全部是所屬 領(lǐng)域的技術(shù)人員在實踐本發(fā)明時在開發(fā)商業(yè)可行產(chǎn)品的情境中所面對的工程設(shè)計決策的 典型決策。如此項技術(shù)中眾所周知，實施各種行和列解碼器電路，以用于基于地址信號 和可能的其它控制信號來選擇存儲器區(qū)塊以及選定的區(qū)塊內(nèi)的字線和位線。然而，盡管 認為僅需要工程設(shè)計工作的常規(guī)運用來實踐本發(fā)明，但這些工程設(shè)計工作可能引起額外 的發(fā)明工作，如開發(fā)要求較高的競爭性產(chǎn)品時經(jīng)常發(fā)生的發(fā)明工作。
雖然大體上推測了電路和物理結(jié)構(gòu)，但完全認可的是，在現(xiàn)代半導體設(shè)計和制造過 程中，物理結(jié)構(gòu)和電路可以用適于在后續(xù)設(shè)計、測試或制造階段以及在作為結(jié)果而制造
的半導體集成電路中使用的計算機可讀描述形式來實施。因此，可基于計算機可讀編碼 及其表現(xiàn)形式、實施在媒體中還是與適宜的讀取器設(shè)備組合以允許相應(yīng)電路和/或結(jié)構(gòu)的 制造、測試或設(shè)計細化，來閱讀針對傳統(tǒng)電路或結(jié)構(gòu)的權(quán)利要求(符合其特定語言)。本 發(fā)明預(yù)期包含電路、相關(guān)方法或操作、制造此類電路的相關(guān)方法，以及此類電路和方法 的計算機可讀媒體編碼，所有均如本文所描述且如所附權(quán)利要求書中所界定。如本文所 使用，計算機可讀媒體至少包含磁盤、磁帶或其它磁性、光學、半導體(例如，快閃存 儲卡、ROM)或電子媒體以及網(wǎng)絡(luò)、有線線路、無線或其它通信媒體。電路的編碼可包 含電路示意信息、物理布局信息、行為模擬信息，且/或可包含可用于表現(xiàn)或表達所述電 路的任何其它編碼。以上細節(jié)描述僅已描述本發(fā)明的許多可能的實施方案中的幾個實施方案。為此，希 望此詳細描述是以說明的方式而不是限制的方式進行的。在不脫離本發(fā)明的范圍和精神 的情況下，可基于本文陳述的描述內(nèi)容作出對本文揭示的實施例的變化和修改。僅希望 所附權(quán)利要求書(包含所有等效物)來界定本發(fā)明的范圍。此外，明確地預(yù)期上述實施 例單獨使用以及以各種組合使用。因此，本文未描述的其它實施例、變化和改進不一定 排除在本發(fā)明的范圍外。
權(quán)利要求
1.一種在集成電路存儲器陣列中實施區(qū)塊冗余的方法，所述方法包括將第一類型的缺陷區(qū)塊的陣列線映射到相同類型的備用區(qū)塊中；將第一鄰近區(qū)塊的與所述缺陷區(qū)塊的陣列線共享的陣列線以及將第二鄰近區(qū)塊的與所述缺陷區(qū)塊的陣列線共享的陣列線映射到第二類型的第二備用區(qū)塊中，借此將所述缺陷區(qū)塊和兩個鄰近區(qū)塊的若干部分僅映射到兩個備用區(qū)塊中。
2. 根據(jù)權(quán)利要求l所述的方法，其中上述陣列線包括第一類型的陣列線，且其中所述 存儲器區(qū)塊進一步包括大體上垂直于所述第一類型的陣列線的第二類型的陣列線， 所述方法進一步包括-在操作模式期間啟用一個或一個以上存儲器區(qū)塊，所述啟用包含以不同的偏壓電 平來偏壓所述第一類型的未選定的陣列線以及偏壓所述第二類型的未選定的陣列 線。
3. 根據(jù)權(quán)利要求1所述的方法，其中所述存儲器陣列包括具有一個以上存儲器單元平 面的三維存儲器陣列。
4. 根據(jù)權(quán)利要求3所述的方法，其中上述陣列線包括字線，每一字線在至少兩個字線層的每一者上包括字線片段。
5. 根據(jù)權(quán)利要求4所述的方法，其進一步包括當啟用第一列選擇信號時，分別將來自第一組存儲器平面的位線耦合到第一組的 各自總線，且分別將來自第二組存儲器平面，如果實施的話，的位線耦合到第二組的各自總線；以及當啟用第二列選擇信號時，分別將來自所述第二組存儲器平面，如果實施的話,的 位線耦合到所述第一組的各自總線，且分別將來自所述第一組存儲器平面的位線耦 合到所述第二組的各自總線。
6. 根據(jù)權(quán)利要求5所述的方法，其進一步包括-在實施兩組存儲器平面的存儲器陣列中個別地啟用所述第一和第二列選擇信號； 以及在僅實施所述第一組存儲器平面的存儲器陣列中同時啟用所述第一和第二列選 擇信號。
7. 根據(jù)權(quán)利要求6所述的方法，其中所述同時啟用的第一和第二列選擇信號與鄰近的 存儲器區(qū)塊相關(guān)聯(lián)。
8. 根據(jù)權(quán)利要求l所述的方法，其中所述第一和第二類型的備用區(qū)塊設(shè)置在第一多個 常規(guī)存儲器區(qū)塊與第二多個常規(guī)存儲器區(qū)塊之間。
9. 根據(jù)權(quán)利要求8所述的方法，其進一步包括將與所述備用存儲器區(qū)塊相關(guān)聯(lián)的多個總線耦合到與含有所述缺陷區(qū)塊的所述 第一多個常規(guī)存儲器區(qū)塊或所述第二多個常規(guī)存儲器區(qū)塊相關(guān)聯(lián)的相應(yīng)多個總線。
10. 根據(jù)權(quán)利要求l所述的方法，其中上述陣列線包括字線。
11. 根據(jù)權(quán)利要求IO所述的方法，其進一步包括當選定的字線原本會落在所述缺陷存儲器區(qū)塊內(nèi)時，啟用所述缺陷存儲器區(qū)塊已 被映射到其內(nèi)的所述備用存儲器區(qū)塊。
12. 根據(jù)權(quán)利要求IO所述的方法，其進一步包括當選定的字線落在鄰近的非備用存儲器區(qū)塊內(nèi)且不與所述缺陷存儲器區(qū)塊內(nèi)的 字線共享時，啟用所述鄰近的非備用存儲器區(qū)塊中的一者。
13. 根據(jù)權(quán)利要求IO所述的方法，其進一步包括當選定的字線原本會落在所述鄰近的非備用存儲器區(qū)塊中的一者內(nèi)且與所述缺 陷存儲器區(qū)塊內(nèi)的字線共享時，啟用所述鄰近的非備用存儲器區(qū)塊已被映射到其內(nèi) 的所述備用存儲器區(qū)塊。
14. 一種集成電路，其包括存儲器陣列，其具有交替的第一和第二類型的存儲器區(qū)塊，每一存儲器區(qū)塊包含與鄰近存儲器區(qū)塊中各自陣列線共享的各自陣列線；映射電路，其響應(yīng)于對應(yīng)于缺陷區(qū)塊的地址，用于將一種類型的缺陷區(qū)塊的陣列 線映射到相同類型的備用區(qū)塊中，且進一步用于將第一鄰近區(qū)塊的與所述缺陷區(qū)塊 的陣列線共享的陣列線以及將第二鄰近區(qū)塊的與所述缺陷區(qū)塊的陣列線共享的陣 列線映射到另一類型的第二備用區(qū)塊中，借此將所述缺陷區(qū)塊和兩個鄰近區(qū)塊的若 干部分僅映射到兩個備用區(qū)塊中。
15. 根據(jù)權(quán)利要求14所述的集成電路，其中上述陣列線包括所述第一類型的陣列線；所述存儲器區(qū)塊進一步包括大體上垂直于所述第一類型的陣列線的第二類型的陣列線；以及所述存儲器區(qū)塊進一步包括偏壓電路，所述偏壓電路用于以不同的偏壓電平在啟 用的存儲器區(qū)塊中偏壓所述第一類型的未選定的陣列線和所述第二類型的未選定 的陣列線。
16. 根據(jù)權(quán)利要求14所述的集成電路，其中所述在鄰近存儲器區(qū)塊之間共享的陣列線 包括字線。
17. 根據(jù)權(quán)利要求14所述的集成電路，其進一步包括其中所述第一和第二類型的備用區(qū)塊設(shè)置在第一多個常規(guī)存儲器區(qū)塊與第二多 個常規(guī)存儲器區(qū)塊之間。
18. 根據(jù)權(quán)利要求14所述的集成電路，其中所述存儲器陣列包括具有一個以上存儲器 單元平面的三維存儲器陣列。
19. 根據(jù)權(quán)利要求18所述的集成電路，其中上述陣列線包括字線，每一字線在至少兩 個字線層的每一者上包括字線片段。
20. 根據(jù)權(quán)利要求18所述的集成電路，其中所述存儲器陣列進一步包括多個層選擇器電路，其每一者響應(yīng)于相關(guān)聯(lián)的列選擇信號，用于分別將來自存儲 器平面的一個或一個以上位線,如果實施的話,耦合到多個總線中的各自總線。
21. 根據(jù)權(quán)利要求20所述的集成電路，其中所述多個層選擇器電路包括第一類型的層 選擇器電路和第二類型的層選擇器電路，其中-第一類型的所述層選擇器電路經(jīng)配置以分別將來自第一存儲器平面的位線耦合 到第一組的各自總線；以及第二類型的所述層選擇器電路經(jīng)配置以分別將來自所述第一存儲器平面的位線 耦合到第二組的各自總線。
22. 根據(jù)權(quán)利要求21所述的集成電路，其中每一存儲器區(qū)塊包含響應(yīng)于單一列選擇信號的所述第一和第二類型的層選擇器 電路。
23. 根據(jù)權(quán)利要求21所述的集成電路，其中每一存儲器區(qū)塊包含所述第一或第二類型的層選擇器電路。
24. 根據(jù)權(quán)利要求23所述的集成電路，其中所述第一類型的存儲器區(qū)塊包含所述第一類型的層選擇器電路但不包含所述第 二類型的層選擇器電路；以及所述第二類型的存儲器區(qū)塊包含所述第二類型的層選擇器電路但不包含所述第 一類型的層選擇器電路。
25. 根據(jù)權(quán)利要求21所述的集成電路 其中第三類型的層選擇器電路經(jīng)配置以分別將來自第二存儲器平面的位線，如果 實施的話,耦合到所述第二組的各自總線；以及其中第四類型的層選擇器電路經(jīng)配置以分別將來自所述第二存儲器平面的位線, 如果實施的話,耦合到所述第一組的各自總線。
26. 根據(jù)權(quán)利要求25所述的集成電路，其中包含所述第一類型的層選擇器電路的每一區(qū)塊還包含所述第三類型的相應(yīng)的層 選擇器電路，所述兩個層選擇器電路響應(yīng)于相同的列選擇信號；以及包含所述第二類型的層選擇器電路的每一區(qū)塊還包含所述第四類型的相應(yīng)的層 選擇器電路，所述兩個層選擇器電路響應(yīng)于相同的列選擇信號。
27. 根據(jù)權(quán)利要求26所述的集成電路，其進一步包括-列選擇電路，其在實施第一和第二存儲器平面兩者的存儲器陣列中經(jīng)配置以用于 同時選擇與所述第一和第三類型的層選擇器電路相關(guān)聯(lián)或與所述第二和第四類型 的層選擇器電路相關(guān)聯(lián)的僅一個列選擇信號，以及在不實施所述第二存儲器平面的 存儲器陣列中經(jīng)配置以用于同時選擇兩個列選擇信號， 一個所述列選擇信號與所述 第一和第三類型的層選擇器電路相關(guān)聯(lián)，且另一所述列選擇信號與所述第二和第四 類型的層選擇器電路相關(guān)聯(lián)。
28.所述第一類型的存儲器區(qū)塊包括列和層選擇電路，所述列和層選擇電路經(jīng)配置以 用于將來自第一組存儲器平面的各自位線耦合到第一組的各自總線，且將來自第二 組存儲器平面的各自位線,如果實施的話，耦合到第二組的各自總線；以及所述第二類型的存儲器區(qū)塊包括列和層選擇電路，所述列和層選擇電路經(jīng)配置以用于將來自所述第二組存儲器平面的位線,如果實施的話,耦合到所述第一組的各自 總線，且用于將來自所述第一組存儲器平面的各自位線耦合到所述第二組的各自總 線。
29. 根據(jù)權(quán)利要求28所述的集成電路其中上述多個總線與第一多個非備用存儲器區(qū)塊相關(guān)聯(lián)；所述存儲器陣列進一步包括與第二多個非備用存儲器區(qū)塊相關(guān)聯(lián)的第二多個總 線；以及所述存儲器陣列進一步包括與所述備用存儲器區(qū)塊相關(guān)聯(lián)的第三多個總線； 第一多個總線耦合電路，其用于分別將所述第三多個總線耦合到所述第一多個總 線；以及第二多個總線耦合電路，其用于分別將所述第三多個總線耦合到所述第二多個總 線。
30. 根據(jù)權(quán)利要求29所述的集成電路，其中所述第一和第二類型的備用區(qū)塊設(shè)置在所 述第一和第二類型的第一多個存儲器區(qū)塊對與所述第一和第二類型的第二多個存 儲器區(qū)塊對之間。
31. —種對集成電路進行編碼的計算機可讀媒體，所述集成電路如權(quán)利要求14所述。
32. —種集成電路，其包括存儲器陣列；與所述存儲器陣列的第一部分相關(guān)聯(lián)的第一類型的第一多個線； 與所述存儲器陣列的第二部分相關(guān)聯(lián)的所述第一類型的第二多個線； 與所述存儲器陣列的備用部分相關(guān)聯(lián)的所述第一類型的第三多個線； 所述第三多個線當所述存儲器陣列的所述備用部分被利用時分別耦合到所述第一或第二多個線，且當所述存儲器陣列的所述備用部分未被利用時既不耦合到所述第一多個線也不耦合到所述第二多個線。
33. 根據(jù)權(quán)利要求32所述的集成電路，其中所述多個線在讀取模式期間包括輸出感測 總線。
34. 根據(jù)權(quán)利要求32所述的集成電路，其中所述多個線包括全局陣列線。
35. 根據(jù)權(quán)利要求32所述的集成電路，其中所述第一和第二部分每一者包括各自多個非備用存儲器區(qū)塊；以及 所述備用部分包括至少一個備用存儲器區(qū)塊。
36. 根據(jù)權(quán)利要求35所述的集成電路，其中所述備用部分設(shè)置在所述存儲器陣列的所述第一與第二部分之間。
全文摘要
一種集成電路存儲器陣列包含交替的第一和第二類型的存儲器區(qū)塊，每一存儲器區(qū)塊包含與鄰近存儲器區(qū)塊中的各自陣列線共享的各自陣列線。一種類型的缺陷區(qū)塊的陣列線被映射到相同類型的備用區(qū)塊中。第一鄰近區(qū)塊的與所述缺陷區(qū)塊的陣列線共享的陣列線以及第二鄰近區(qū)塊的與所述缺陷區(qū)塊的陣列線共享的陣列線被映射到另一類型的第二備用區(qū)塊中，借此將所述缺陷區(qū)塊和兩個鄰近區(qū)塊的若干部分僅映射到兩個備用區(qū)塊中。
文檔編號G11C16/04GK101167139SQ200680010766
公開日2008年4月23日 申請日期2006年3月31日 優(yōu)先權(quán)日2005年3月31日
發(fā)明者盧卡·G·法索利, 羅伊·E·朔伊爾萊茵 申請人:桑迪士克3D公司