專利名稱：半導(dǎo)體存儲(chǔ)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種以DRAM(Dynamic Random Access Memory)為基礎(chǔ)而制成的準(zhǔn)SRAM(Static Random Access Memory)等異步型半導(dǎo)體存儲(chǔ)器，特別是具有頁(yè)面模式的半導(dǎo)體存儲(chǔ)器。
背景技術(shù)：
此前，以DRAM為基礎(chǔ)，以類似SRAM的方式，能夠進(jìn)行操作的所謂準(zhǔn)SRAM為大家所了解。雖然在工作方式上，該準(zhǔn)SRAM和以往的SRAM具有同樣的異步模式，但是由于它以DRAM作為基礎(chǔ)，動(dòng)態(tài)刷新等DRAM所特有的動(dòng)作都是在存儲(chǔ)器內(nèi)部自動(dòng)進(jìn)行。
下面，對(duì)此前的采用DRAM作為基礎(chǔ)而制成的異步型半導(dǎo)體存儲(chǔ)器的例子進(jìn)行說(shuō)明。
圖13中表示此例半導(dǎo)體存儲(chǔ)器的結(jié)構(gòu)。同一圖中，地址信號(hào)ADD是來(lái)自外部的信號(hào)，其中包括后述的用來(lái)指定存儲(chǔ)陣列的行的行地址、和指定列的列地址。
地址輸入系統(tǒng)1將地址ADD鎖存，并將其作為內(nèi)部地址信號(hào)LADD輸出。地址轉(zhuǎn)移檢測(cè)電路(ATD)2檢測(cè)內(nèi)部地址LADD的變化，并輸出單脈沖信號(hào)OSP。地址多路轉(zhuǎn)換電路(MUX)3將內(nèi)部地址LADD或后述的刷新地址RADD，二者擇一，作為地址MADD并輸出。
行解碼器60將地址MADD解碼并選擇存儲(chǔ)陣列70的行；存儲(chǔ)陣列70與普通的DRAM一樣，將存儲(chǔ)單元設(shè)置成行列狀。讀出放大器71在讀出動(dòng)作時(shí)將位(BIT)線上的數(shù)據(jù)信號(hào)放大。列解碼器72對(duì)存儲(chǔ)陣列70的列進(jìn)行選擇。另外，設(shè)有伴隨讀出放大器71的位線預(yù)充電電路(圖中未表示)。
刷新計(jì)時(shí)器電路8G對(duì)刷新的時(shí)間間隔進(jìn)行計(jì)時(shí)。刷新控制電路8H對(duì)一系列的刷新動(dòng)作進(jìn)行控制，它產(chǎn)生用于控制與來(lái)自外部的存取信號(hào)相伴隨的刷新動(dòng)作的時(shí)序的刷新控制信號(hào)REFA；和用于控制自刷新動(dòng)作的時(shí)序的刷新控制信號(hào)REFB。
刷新地址發(fā)生電路8J產(chǎn)生刷新動(dòng)作所使用的地址(下稱刷新地址)RADD。內(nèi)部脈沖發(fā)生電路10產(chǎn)生行允許信號(hào)RE、讀出放大允許信號(hào)SE、預(yù)充電允許信號(hào)PE、以及列允許信號(hào)CE。
另外，除上述電路以外，還設(shè)有用于控制讀出動(dòng)作、寫(xiě)入動(dòng)作的控制電路系統(tǒng)；用于產(chǎn)生存儲(chǔ)陣列的基準(zhǔn)電位的控制電路系統(tǒng)；以及用于對(duì)存儲(chǔ)陣列進(jìn)行讀出寫(xiě)入的電路系統(tǒng)。
接下來(lái)，參照?qǐng)D14所示的時(shí)序圖，對(duì)圖13所示的現(xiàn)有技術(shù)的半導(dǎo)體存儲(chǔ)器的讀出寫(xiě)入動(dòng)作和刷新動(dòng)作依次進(jìn)行說(shuō)明。
A.讀出寫(xiě)入動(dòng)作以按地址存取的讀出動(dòng)作為例進(jìn)行說(shuō)明。在這種情況下，片選信號(hào)/CS以及輸出允許信號(hào)/OE被設(shè)定為L(zhǎng)態(tài)(低電平)，寫(xiě)入允許信號(hào)/WE被設(shè)定為H態(tài)(高電平)，地址信號(hào)ADD按規(guī)定由外部輸入。
地址ADD通過(guò)地址輸入系統(tǒng)1作為內(nèi)部地址LADD被拾取。此內(nèi)部地址LADD，在刷新時(shí)間之外，通過(guò)多路轉(zhuǎn)換電路，作為地址MADD，被提供給行解碼器60，在行允許信號(hào)RE下，按規(guī)定的時(shí)序，由行解碼器60，選擇存儲(chǔ)陣列70內(nèi)的一條字(WORD)線。字線被選擇后，從接與此字線的1行的存儲(chǔ)單元，將數(shù)據(jù)讀出到各位線上。接著，此數(shù)據(jù)在讀出放大器允許信號(hào)SE下、按規(guī)定的時(shí)序、被讀出放大器71放大。
另一方面，根據(jù)包含在地址ADD中的列地址(圖示省略)、在列允許信號(hào)CE下、按規(guī)定的時(shí)序、由列解碼器72選擇存儲(chǔ)陣列70內(nèi)的位線，被讀出到此位線上的數(shù)據(jù)經(jīng)過(guò)圖中未示出的數(shù)據(jù)輸出系統(tǒng)的電路被送到外部。另外，在從存儲(chǔ)單元讀出數(shù)據(jù)之前，根據(jù)預(yù)充電允許信號(hào)PE進(jìn)行位線等的預(yù)充電。
在上述的一系列的讀出動(dòng)作的過(guò)程中，一旦內(nèi)部地址LADD發(fā)生變化，地址轉(zhuǎn)移檢測(cè)電路(ATD)2就會(huì)檢測(cè)出此內(nèi)部地址LADD的變化并輸出單脈沖信號(hào)OSP。由此單脈沖信號(hào)OSP觸發(fā)，內(nèi)部脈沖發(fā)生電路10會(huì)按適當(dāng)?shù)臅r(shí)序，將上述行允許信號(hào)RE、讀出放大允許信號(hào)SE、預(yù)充電允許信號(hào)PE、以及列允許信號(hào)CE輸出。
B.刷新動(dòng)作(讀出模式時(shí))下面參照?qǐng)D14(a)所示的時(shí)序圖對(duì)讀出模式下的刷新動(dòng)作進(jìn)行說(shuō)明。
現(xiàn)有技術(shù)的半導(dǎo)體存儲(chǔ)器，在讀出模式下，按其規(guī)定，在同一周期內(nèi)，刷新動(dòng)作和讀出動(dòng)作依次進(jìn)行。
也就是說(shuō)，地址輸入系統(tǒng)1將來(lái)自外部的作為地址ADD的地址A0鎖存并將內(nèi)部地址LADD輸出，于是，地址轉(zhuǎn)移檢測(cè)電路2檢測(cè)出此內(nèi)部地址LADD的變化并輸出單脈沖信號(hào)OSP。
刷新控制電路8H接到單脈沖信號(hào)OSP后啟動(dòng)刷新動(dòng)作。刷新動(dòng)作啟動(dòng)后，刷新地址發(fā)生電路8J便產(chǎn)生作為刷新地址RADD的刷新行地址R0并將其輸出。地址多路轉(zhuǎn)換電路3在刷新控制電路8H的控制下，將刷新地址RADD(即刷新行地址R0)作為地址MADD向行解碼器60輸出。
另一方面，內(nèi)部脈沖發(fā)生電路10從刷新控制電路8H輸入刷新控制信號(hào)REFB，輸出行允許信號(hào)RE、讀出放大允許信號(hào)SE。行解碼器60輸入地址MADD和行允許信號(hào)RE，在行允許信號(hào)RE規(guī)定的給定期間，由刷新行地址R0選擇特定的字線。接在被選定的字線上的存儲(chǔ)器單元的數(shù)據(jù)被讀出放大器放大之后回寫(xiě)。這樣，由刷新行地址R0指定的1行的存儲(chǔ)器單元的數(shù)據(jù)就被刷新。
接著，對(duì)于由刷新行地址R0指定的行的刷新動(dòng)作完成后，在同一周期內(nèi)進(jìn)行讀出動(dòng)作。具體地講，地址多路轉(zhuǎn)換電路3將地址輸入系統(tǒng)1輸出的內(nèi)部地址LADD作為地址MADD輸出到行解碼器60。行解碼器60選擇作為MADD輸入的行地址X0所指定的字線。此后，讀出放大器71將存儲(chǔ)陣列70內(nèi)的位線上出現(xiàn)的信號(hào)放大，此數(shù)據(jù)就可被讀出到外部。
C.刷新動(dòng)作(待機(jī)模式時(shí))下面參照?qǐng)D14(b)所示的時(shí)序圖對(duì)待機(jī)模式下的刷新動(dòng)作進(jìn)行說(shuō)明。
在待機(jī)模式下，刷新控制電路8H對(duì)從來(lái)自外部的最后存取請(qǐng)求到達(dá)開(kāi)始所經(jīng)過(guò)的時(shí)間進(jìn)行計(jì)時(shí)，在此時(shí)間超過(guò)所定的刷新時(shí)間的情況下，輸出刷新控制信號(hào)REFB，啟動(dòng)自刷新動(dòng)作。
具體地講，在進(jìn)入待機(jī)模式后，刷新計(jì)時(shí)器電路8G就對(duì)應(yīng)該進(jìn)行自刷新動(dòng)作的時(shí)間間隔計(jì)時(shí)。在刷新計(jì)時(shí)器電路8G計(jì)時(shí)定出的時(shí)刻，刷新控制電路8H使刷新地址發(fā)生電路8J產(chǎn)生作為刷新地址RADD的刷新行地址R0。地址多路轉(zhuǎn)換電路3輸入作為刷新地址RADD的刷新行地址R0，并將其作為地址MADD輸出到行解碼器60。
另一方面，刷新控制電路8H輸出刷新控制信號(hào)REFB，在適當(dāng)?shù)臅r(shí)刻，向內(nèi)部脈沖發(fā)生電路10發(fā)送行允許信號(hào)RE。行解碼器60輸入來(lái)自地址多路轉(zhuǎn)換電路3的作為刷新地址MADD的刷新行地址R0，同時(shí)，按行允許信號(hào)RE規(guī)定的時(shí)序在給定的期間由刷新行地址R0選擇特定的字線。此后，與上述讀出模式相同，接在被選定的字線上的存儲(chǔ)器單元的數(shù)據(jù)被讀出放大器放大之后回寫(xiě)。此后，在待機(jī)模式下，依照刷新計(jì)時(shí)器電路8G給出的時(shí)序，對(duì)刷新地址發(fā)生電路8J依次給出的刷新地址所指定的行進(jìn)行刷新。
此處，本來(lái)SRAM對(duì)從外部提供的地址的時(shí)滯(SKEW)沒(méi)有什么限制，沒(méi)有制定與時(shí)滯相關(guān)的標(biāo)準(zhǔn)。但是，對(duì)于以DRAM為基礎(chǔ)而構(gòu)成的準(zhǔn)SRAM，由于其內(nèi)部電路上的時(shí)序的制約，如果認(rèn)為時(shí)滯沒(méi)有限制，則正常的動(dòng)作就不能保障。因此，一般對(duì)于準(zhǔn)SRAM，對(duì)從外部提供的地址的時(shí)滯的上限在標(biāo)準(zhǔn)上作了規(guī)定，對(duì)于時(shí)滯加了一定的限制。這樣，用戶就必定會(huì)顧慮到地址的時(shí)滯超出標(biāo)準(zhǔn)上的規(guī)定值。
另外，如果有這種有關(guān)地址時(shí)滯的標(biāo)準(zhǔn)上的限制的話，用戶在設(shè)計(jì)時(shí)序時(shí)不得不預(yù)先考慮時(shí)滯，這樣就出現(xiàn)了妨礙實(shí)現(xiàn)高速化的問(wèn)題。例如，DRAM的頁(yè)面模式中，可以采用僅有列地址切換的方式，但是不得不考慮在地址時(shí)序設(shè)計(jì)中遇到的時(shí)滯問(wèn)題，這樣就很難設(shè)短地址周期，頁(yè)面模式高速讀出的特點(diǎn)不能有效地發(fā)揮。
本發(fā)明的目的是提供一種可以避免上述制約、稱為準(zhǔn)SRAM結(jié)構(gòu)、能夠緩解有關(guān)地址時(shí)滯的限制、能夠改善讀出速度的異步型半導(dǎo)體存儲(chǔ)器。

發(fā)明內(nèi)容
以解決上述問(wèn)題為目的，本發(fā)明具有以下的特點(diǎn)。
即，本發(fā)明提供一種半導(dǎo)體存儲(chǔ)器，其特征在于以外部輸入的地址信號(hào)的變化作為觸發(fā)，將各個(gè)位線初始化，并將接于該位線的存儲(chǔ)器單元的數(shù)據(jù)讀出，在讀出模式時(shí)，從含于所述地址的行地址所指定的存儲(chǔ)器單元群讀出數(shù)據(jù)，并將其鎖存；在含于所述地址的列地址發(fā)生變化時(shí)，將所述被鎖存的數(shù)據(jù)按所述列地址異步地依次送出。
其特征還包括在所述的半導(dǎo)體存儲(chǔ)器中，外部提供的所述地址在讀出動(dòng)作中發(fā)生變化時(shí)，在該讀出動(dòng)作之后，重新從外部拾取地址并再次進(jìn)行讀出動(dòng)作。
其特征還包括在所述的半導(dǎo)體存儲(chǔ)器中，將重新拾取地址，與此前拾取的地址進(jìn)行比較，在這些地址相同的情況下，使對(duì)于所述重新拾取的地址的讀出動(dòng)作失效。
其特征還包括在所述的半導(dǎo)體存儲(chǔ)器中包括將從所述存儲(chǔ)器單元讀出的若干數(shù)據(jù)進(jìn)行鎖存的數(shù)據(jù)鎖存電路；和對(duì)被鎖存在所述鎖存電路中的所述若干數(shù)據(jù)之一進(jìn)行選擇的多路轉(zhuǎn)換電路；以及根據(jù)所述其余的地址對(duì)所述多路轉(zhuǎn)換電路的選擇狀態(tài)進(jìn)行異步切換的控制電路。
其特征還包括在所述的半導(dǎo)體存儲(chǔ)器中，根據(jù)所述列地址，將從所述存儲(chǔ)單元讀出的若干數(shù)據(jù)采用時(shí)分方式拾取到所述鎖存電路中。
其特征還包括在所述的半導(dǎo)體存儲(chǔ)器中，在寫(xiě)入模式下，在僅有所述列地址發(fā)生變化的情況下，在該所述列地址，在規(guī)定的若干周期，分別拾取來(lái)自外部的若干數(shù)據(jù)，同時(shí)，在所述若干周期中的最后周期，將所述若干數(shù)據(jù)寫(xiě)入存儲(chǔ)單元。
其特征還包括在所述的半導(dǎo)體存儲(chǔ)器中，在寫(xiě)入模式下，在僅有所述列地址發(fā)生變化的情況下，在該所述列地址，在規(guī)定的若干周期，分別拾取來(lái)自外部的若干數(shù)據(jù)，同時(shí)，根據(jù)延遲寫(xiě)，將所述若干數(shù)據(jù)寫(xiě)入存儲(chǔ)單元。


圖1是表示本發(fā)明的實(shí)施方式1的半導(dǎo)體存儲(chǔ)器構(gòu)成的框圖。
圖2是表示本發(fā)明的實(shí)施方式1的半導(dǎo)體存儲(chǔ)器詳細(xì)構(gòu)成的框圖。
圖3是用于說(shuō)明本發(fā)明的實(shí)施方式1的半導(dǎo)體存儲(chǔ)器的動(dòng)作(圖2所示電路的動(dòng)作)的時(shí)序圖。
圖4是用于說(shuō)明本發(fā)明的實(shí)施方式1的半導(dǎo)體存儲(chǔ)器的動(dòng)作(標(biāo)準(zhǔn)動(dòng)作)的時(shí)序圖。
圖5是用于說(shuō)明本發(fā)明的實(shí)施方式1的半導(dǎo)體存儲(chǔ)器的動(dòng)作(普通模式下時(shí)滯較長(zhǎng)的情況下的動(dòng)作)的時(shí)序圖。
圖6是用于說(shuō)明本發(fā)明的實(shí)施方式1的半導(dǎo)體存儲(chǔ)器的動(dòng)作(地址中包含噪音的情況下的動(dòng)作)的時(shí)序圖。
圖7是用于說(shuō)明本發(fā)明的實(shí)施方式1的半導(dǎo)體存儲(chǔ)器的動(dòng)作(頁(yè)面模式下時(shí)滯較長(zhǎng)的情況下的動(dòng)作)的時(shí)序圖。
圖8是用于說(shuō)明本發(fā)明的實(shí)施方式1的半導(dǎo)體存儲(chǔ)器的動(dòng)作(頁(yè)面模式下時(shí)滯較短的情況下的動(dòng)作)的時(shí)序圖。
圖9是表示本發(fā)明的實(shí)施方式2的半導(dǎo)體存儲(chǔ)器構(gòu)成的框圖。
圖10是用于說(shuō)明本發(fā)明的實(shí)施方式2的半導(dǎo)體存儲(chǔ)器的動(dòng)作的時(shí)序圖。
圖11是用于說(shuō)明本發(fā)明的實(shí)施方式2的半導(dǎo)體存儲(chǔ)器的動(dòng)作的時(shí)序圖。
圖12是用于說(shuō)明本發(fā)明的實(shí)施方式2的半導(dǎo)體存儲(chǔ)器的動(dòng)作的時(shí)序圖。
圖13是表示現(xiàn)有技術(shù)的半導(dǎo)體存儲(chǔ)器構(gòu)成的框圖。
圖14是表示現(xiàn)有技術(shù)的半導(dǎo)體存儲(chǔ)器的動(dòng)作的時(shí)序圖。
發(fā)明實(shí)施例以下，參照附圖，說(shuō)明本發(fā)明的實(shí)施方式。
實(shí)施方式1對(duì)本發(fā)明的實(shí)施方式1進(jìn)行說(shuō)明。
實(shí)施方式1的半導(dǎo)體存儲(chǔ)器是這樣一種結(jié)構(gòu)的準(zhǔn)SRAM它以來(lái)自外部的地址變化作為觸發(fā)，將位線初始化，從接于該位線的存儲(chǔ)單元讀出數(shù)據(jù)，它使用與DRAM相同的存儲(chǔ)單元，又采用與通常的SRAM相同的方式進(jìn)行動(dòng)作。而且，它有以下動(dòng)作模式在僅有列地址變化的情況下，根據(jù)此列地址異步地進(jìn)行數(shù)據(jù)讀出。從這種動(dòng)作模式僅切換列地址進(jìn)行讀出這一點(diǎn)來(lái)看，與DRAM的頁(yè)面模式相類似，因此，以下將這種動(dòng)作模式稱為頁(yè)面模式。與此相對(duì)應(yīng)，將與以往相同的、對(duì)于任意地址同步讀出的動(dòng)作模式稱為普通模式。
另外，實(shí)施方式1的半導(dǎo)體存儲(chǔ)器，與上述的以往技術(shù)相同，檢測(cè)出從外部輸入的地址及片選信號(hào)的變化，在內(nèi)部產(chǎn)生脈沖信號(hào)，將此脈沖信號(hào)作為觸發(fā)信號(hào)在同一周期內(nèi)依次進(jìn)行刷新動(dòng)作以及讀寫(xiě)動(dòng)作。另外，在待機(jī)模式下，根據(jù)計(jì)時(shí)器給定的時(shí)間進(jìn)行自我刷新。
圖1簡(jiǎn)要地表示實(shí)施方式1的半導(dǎo)體存儲(chǔ)器的整體結(jié)構(gòu)。
在此圖中，地址ADDU是來(lái)自外部、傳給此半導(dǎo)體存儲(chǔ)器的高位地址，包含行地址和列地址的一部分。地址ADDL是來(lái)自外部、傳給此半導(dǎo)體存儲(chǔ)器的低位地址，包含上述地址器ADDU未包含的剩余的列地址A0，A1。除了此地址信號(hào)，來(lái)自外部的信號(hào)還有片選信號(hào)/CS(圖中無(wú))、寫(xiě)入允許信號(hào)/WE、輸出允許信號(hào)/OE(圖中無(wú))等等控制信號(hào)。
另外，片選信號(hào)/CS是用于控制半導(dǎo)體存儲(chǔ)器動(dòng)作狀態(tài)的最高位的控制信號(hào)，當(dāng)它為H態(tài)的時(shí)候，半導(dǎo)體存儲(chǔ)器為待機(jī)模式；當(dāng)它為L(zhǎng)態(tài)的時(shí)候，半導(dǎo)體存儲(chǔ)器為工作模式(讀出模式或?qū)懭肽Ｊ?。寫(xiě)入允許信號(hào)/WE是用于在讀出允許信號(hào)和寫(xiě)入允許信號(hào)之間進(jìn)行切換的控制信號(hào)。輸出允許信號(hào)/OE是用于控制向外部輸出數(shù)據(jù)的緩沖電路的輸出狀態(tài)(阻抗?fàn)顟B(tài))的控制信號(hào)。
另外，在此圖中，地址轉(zhuǎn)移檢測(cè)電路(ADTAddress TransitionDetector)101檢測(cè)高位地址ADDU的變化、輸出單脈沖信號(hào)OSP。對(duì)高位地址ADDU變化的檢測(cè)是對(duì)于該高位地址ADDU各位進(jìn)行的，哪個(gè)位有變化的話，就輸出單脈沖信號(hào)OSP。
還有，圖中未特別表示，地址轉(zhuǎn)移檢測(cè)電路101包括用于啟動(dòng)刷新的單脈沖信號(hào)的發(fā)送路徑；和用于啟動(dòng)讀出的單脈沖信號(hào)的發(fā)送路徑，對(duì)這兩種路徑，地址轉(zhuǎn)移檢測(cè)電路101對(duì)于地址變化具有不同的應(yīng)答特性。具體地說(shuō)，設(shè)計(jì)成這樣由于利用了帶有延遲電路等的濾波器，用于刷新的單脈沖信號(hào)的發(fā)送路徑對(duì)于地址變化的靈敏度高，相反，對(duì)于用于讀出的單脈沖信號(hào)的發(fā)送路徑，這種靈敏度低。由此，如后所述，不損失讀出速度(存取時(shí)間)，就可有效防止地址中所包含的噪音所造成的誤動(dòng)作。
控制電路102對(duì)寫(xiě)入允許信號(hào)/WE及單脈沖信號(hào)OSP進(jìn)行應(yīng)答，并控制內(nèi)部各種信號(hào)的時(shí)序。該控制電路102輸出以下信號(hào)RE0、CE0，它們給出時(shí)序用于分別激活以下所述的行地址信號(hào)RE、列地址信號(hào)CE以及讀出放大器允許信號(hào)SE；和鎖存允許信號(hào)LE，它給出時(shí)序用于鎖存由存儲(chǔ)單元讀出的數(shù)據(jù)。
門電路103具有預(yù)解碼器的功能，它將含在高位地址ADDU中的行地址進(jìn)行預(yù)解碼，將行地址信號(hào)RE以給定的時(shí)序輸出。該門電路103還具有以下功能對(duì)含在地址ADDU中的行地址進(jìn)行替換，將刷新用的行地址按適當(dāng)時(shí)序進(jìn)行選擇并輸出。
門電路104也具有預(yù)解碼器的功能，它將含在高位地址ADDU的列地址(除了A0，A1)進(jìn)行預(yù)解碼，將列地址信號(hào)CE以及讀出放大器允許信號(hào)SE按給定的時(shí)序輸出。在刷新模式下，門電路104將列地址信號(hào)CE固定在非激活狀態(tài)，將所有位線置于非選擇狀態(tài)。但是，在存儲(chǔ)陣列106分為多個(gè)區(qū)的情況下，門電路104，處于刷新模式，僅將用于對(duì)這些區(qū)進(jìn)行選擇的、刷新用的列地址信號(hào)激活并輸出。
行解碼器105將由上述門電路103輸出的行地址信號(hào)RE輸入，對(duì)存儲(chǔ)系列內(nèi)的字線進(jìn)行逐一驅(qū)動(dòng)。存儲(chǔ)陣列106與普通的DRAM相同，將包含用于數(shù)據(jù)存儲(chǔ)的電容器的存儲(chǔ)單元(1電容器.1三極管)設(shè)置成行列狀，在行方向和列方向的各處配置字線及位線(或位線對(duì))。
列解碼器/讀出放大器107包括將由存儲(chǔ)陣列106讀出到位線上的數(shù)據(jù)信號(hào)進(jìn)行放大的放大器；和選擇讀出對(duì)象所使用的位線的列解碼器。列解碼器，根據(jù)上述門電路104輸出的列地址信號(hào)CE選擇位線；放大器，在讀出模式下，由放大器允許信號(hào)SE控制，對(duì)數(shù)據(jù)進(jìn)行放大；在刷新模式下，對(duì)存儲(chǔ)單元所存儲(chǔ)的數(shù)據(jù)進(jìn)行恢復(fù)。
內(nèi)部地址產(chǎn)生電路108，將來(lái)自外部的地址ADD中所包含的低位地址，即列地址A0、A1進(jìn)行解碼，產(chǎn)生內(nèi)部地址IA。時(shí)鐘發(fā)生電路109，在僅有列地址A0變化的情況下產(chǎn)生時(shí)鐘脈沖。上述內(nèi)部地址產(chǎn)生電路108還有以下的功能如果將來(lái)自時(shí)鐘發(fā)生電路109的時(shí)鐘脈沖輸入，就將內(nèi)部地址IA依次增加。
數(shù)據(jù)鎖存電路110，按鎖存允許信號(hào)，將根據(jù)列解碼器/讀出放大器107選擇的數(shù)據(jù)進(jìn)行鎖存。此例中，與數(shù)據(jù)端子I/O1-I/On相對(duì)應(yīng)，設(shè)有n個(gè)數(shù)據(jù)鎖存電路，各數(shù)據(jù)鎖存電路將來(lái)自列解碼器的4位數(shù)據(jù)(多位數(shù)據(jù))進(jìn)行鎖存。多路轉(zhuǎn)換電路(MUX)111，將鎖存于數(shù)據(jù)鎖存電路的4位數(shù)據(jù)之一，按內(nèi)部地址IA依次選擇，分時(shí)輸出。輸出緩沖器112，將由多路轉(zhuǎn)換電路111輸出的數(shù)據(jù)送到外部。
另外，圖中沒(méi)有特別表示，該半導(dǎo)體存儲(chǔ)器設(shè)有地址輸入電路，它將來(lái)自外部的地址ADD鎖存拾取到其內(nèi)部，將拾取到該地址輸入電路的地址送給地址轉(zhuǎn)移檢測(cè)電路101，以及門電路103、104。還有，與前述采用以往技術(shù)的半導(dǎo)體存儲(chǔ)器相同，它包括在與讀寫(xiě)動(dòng)作同一周期內(nèi)進(jìn)行刷新的電路系統(tǒng)、對(duì)位線進(jìn)行預(yù)充電的電路系統(tǒng)等等作為準(zhǔn)SRAM進(jìn)行動(dòng)作所必需的部分。
圖2所表示的電路系統(tǒng)結(jié)構(gòu)，其作用是克服作為實(shí)施方式1的特征點(diǎn)的、與時(shí)滯有關(guān)的局限性。該電路系統(tǒng)在時(shí)滯期間地址被鎖存的情況下，再次對(duì)地址進(jìn)行重新鎖存。
另外，在此圖中，用相同的符號(hào)來(lái)表示與圖1中相同的單元。
在此圖中，地址鎖存電路201按鎖存信號(hào)LC來(lái)拾取來(lái)自外部的地址ADD并將其鎖存，再將其作為內(nèi)部地址LADD輸出。地址轉(zhuǎn)移檢測(cè)電路101包括檢測(cè)地址的各個(gè)位的變化的檢測(cè)部分101A；和接受檢測(cè)部分101A的輸出后產(chǎn)生單脈沖信號(hào)OSP的脈沖產(chǎn)生部分101B。此處，檢測(cè)部分101A對(duì)地址ADD的各位分別設(shè)置，這些檢測(cè)部分的輸出被輸入到脈沖產(chǎn)生部分101B。如果地址ADD中任何一位發(fā)生變化，脈沖產(chǎn)生部分101B就輸出單脈沖信號(hào)OSP。
門電路103由多路轉(zhuǎn)換電路(MUX)103A和解碼電路103B構(gòu)成。此處，多路轉(zhuǎn)換電路103A，對(duì)地址ADD的各位分別設(shè)置，對(duì)內(nèi)部地址LADD或者刷新地址RADD進(jìn)行選擇并輸出。解碼電路103B將根據(jù)多路轉(zhuǎn)換電路103A選擇的地址LADD預(yù)解碼，并輸出行地址信號(hào)RE。
刷新控制電路202，其內(nèi)部包含對(duì)刷新的時(shí)間間隔進(jìn)行計(jì)時(shí)的刷新計(jì)時(shí)器，按上述的地址轉(zhuǎn)移檢測(cè)電路101給出的單脈沖信號(hào)等，進(jìn)行與自刷新動(dòng)作有關(guān)的一系列控制。例如，刷新控制電路202，在來(lái)自外部的最后存取要求所用時(shí)間超過(guò)了給定的刷新時(shí)間的情況下，就啟動(dòng)自刷新動(dòng)作，產(chǎn)生刷新地址并輸出。刷新計(jì)時(shí)器被單脈沖信號(hào)OSP的輸出次數(shù)復(fù)位，并重新開(kāi)始計(jì)時(shí)。
另外，刷新控制電路202，為控制刷新動(dòng)作的時(shí)序，產(chǎn)生刷新控制信號(hào)。此處，在工作模式下有以下兩種刷新控制方法。該實(shí)施例采用第2種刷新控制方法。
第1種刷新控制方法刷新控制電路202產(chǎn)生刷新控制信號(hào)REFA(圖中未表示)，根據(jù)該刷新控制信號(hào)REFA，設(shè)定刷新允許狀態(tài)，以此后的地址變化作為觸發(fā)，啟動(dòng)刷新。
第2種刷新控制方法刷新控制電路202產(chǎn)生刷新控制信號(hào)REFB，根據(jù)該刷新控制信號(hào)REFB，以內(nèi)部的刷新計(jì)時(shí)器作為觸發(fā)，啟動(dòng)刷新。
另外，刷新動(dòng)作與讀寫(xiě)動(dòng)作最接近的臨界狀態(tài)是，根據(jù)第2種刷新控制方法，刷新開(kāi)始后地址有變化的情況，在這種情況下，刷新動(dòng)作之后，接著進(jìn)行讀寫(xiě)動(dòng)作，因此，第2種刷新控制方法同采用第1種刷新控制方法的情況實(shí)質(zhì)是一樣的。所以，對(duì)于該實(shí)施例，上述刷新控制方法沒(méi)有什么不同，本發(fā)明可以采用任意一種刷新控制方法。
刷新地址選擇控制電路203用來(lái)控制上述門電路103接到上述刷新控制信號(hào)REFB后，對(duì)刷新地址RADD進(jìn)行選擇，并維持這種選擇狀態(tài)直到單脈沖信號(hào)OSP產(chǎn)生。該刷新地址選擇控制電路203包括反相器203A，p型MOS三極管203B，n型MOS三極管203C，反相器203D，203E，p型MOS三極管203G，n型MOS三極管203H，203J，反相器203K，203L，單脈沖產(chǎn)生電路(OS)203M。
此處，由反相器203A，p型MOS三極管203B，n型MOS三極管203C，反相器203D，203E構(gòu)成用于鎖存單脈沖信號(hào)OSP的鎖存電路。該鎖存電路根據(jù)信號(hào)LC 1進(jìn)行復(fù)位。p型MOS三極管203G，n型MOS三極管203H，203J，反相器203K，203L，構(gòu)成用于鎖存刷新控制信號(hào)REFB的鎖存電路。該鎖存電路根據(jù)上述用于鎖存單脈沖信號(hào)OSP的鎖存電路的輸出進(jìn)行復(fù)位。
如果由此刷新地址選擇控制電路203將來(lái)自刷新控制電路202的刷新控制信號(hào)REFB輸出的話，此信號(hào)由反相器203K，203L構(gòu)成的觸發(fā)器鎖存，收到處于變化狀態(tài)的反相器203K在此時(shí)的輸出，單脈沖發(fā)生電路203M產(chǎn)生作為信號(hào)RER的具有給定脈沖幅度的單脈沖。另外，單脈沖信號(hào)OSP產(chǎn)生的話，由反相器203D，203E構(gòu)成的觸發(fā)器就被置位，收到此信號(hào)，由反相器203K，203L構(gòu)成的觸發(fā)器就被復(fù)位。再有，信號(hào)LC1產(chǎn)生的話，由反相器203D，203E構(gòu)成的觸發(fā)器就被復(fù)位。
還有，時(shí)序調(diào)整電路204用于調(diào)整單脈沖信號(hào)OSP的時(shí)序，它由延遲電路(DLY)204A，多路轉(zhuǎn)換電路(MUX)204B，反相器204C構(gòu)成。此處，多路轉(zhuǎn)換電路(MUX)204B的一個(gè)輸入部分接收由延遲電路延遲了的單脈沖信號(hào)OSP，另一個(gè)輸入部分則接收原來(lái)的單脈沖信號(hào)OSP。反相器204C用于獲取信號(hào)LC3的反轉(zhuǎn)信號(hào)，而信號(hào)LC3用于控制多路轉(zhuǎn)換電路(MUX)204B的選擇狀態(tài)。將由多路轉(zhuǎn)換電路204B所選擇的信號(hào)(單脈沖信號(hào)OSP或者它的延遲信號(hào))作為信號(hào)LCOS輸出。
復(fù)位脈沖發(fā)生電路205由反相器205A、與非門電路205C、以及單脈沖發(fā)生電路(OS)205D構(gòu)成。此處，由反相器205A以及與非門電路205C構(gòu)成的電路，檢測(cè)從后述的信號(hào)發(fā)生電路輸出的信號(hào)LC的下降沿，產(chǎn)生H態(tài)的脈沖信號(hào)LC2。信號(hào)LC2被送給單脈沖發(fā)生電路205D，并將此單脈沖發(fā)生電路205D復(fù)位。復(fù)位脈沖發(fā)生電路207的構(gòu)成與復(fù)位脈沖發(fā)生電路205相同。
鎖存信號(hào)發(fā)生電路206由反相器206A、p型MOS三極管206B、n型MOS三極管206C、反相器206D、206E、206F、以及單脈沖發(fā)生電路206G、反相器列206H構(gòu)成。此處，由反相器206A、p型MOS三極管206B、n型MOS三極管206C、反相器206D、206E、206F，構(gòu)成所謂的RS型觸發(fā)器。該觸發(fā)器的輸出送給單脈沖發(fā)生電路206G，單脈沖發(fā)生電路206G的輸出送給反相器列206H。
此鎖存信號(hào)發(fā)生電路206收到上述信號(hào)LCOS后，產(chǎn)生鎖存信號(hào)LC，并將它送給地址鎖存電路201。信號(hào)LC由反相器列206H調(diào)整時(shí)序，作為鎖存允許信號(hào)REN及信號(hào)LE輸出。此時(shí)，信號(hào)LCOS由反相器206D，206E構(gòu)成的觸發(fā)器進(jìn)行鎖存，使鎖存信號(hào)LC維持在工作狀態(tài)。接著，由來(lái)自復(fù)位脈沖發(fā)生電路205的信號(hào)將觸發(fā)器復(fù)位，使鎖存信號(hào)LC進(jìn)入非工作狀態(tài)。
接著，參照?qǐng)D3，對(duì)圖2所示的電路系統(tǒng)的全部動(dòng)作進(jìn)行說(shuō)明。此處，在圖3中，信號(hào)RESTP是圖2所示的信號(hào)/RESTP的反轉(zhuǎn)信號(hào)。
如以下的說(shuō)明所示，根據(jù)該電路的構(gòu)成，地址的時(shí)滯期間變長(zhǎng)，盡管由此造成的誤地址被鎖存，但可以將修正后的地址重新鎖存，防止誤動(dòng)作。
在圖3中，地址ADD在時(shí)刻t1發(fā)生變化，但在比鎖存信號(hào)LC發(fā)生時(shí)刻t2還要晚的時(shí)刻t3才確定。此處，從時(shí)刻t1到時(shí)刻t3的期間就是時(shí)滯期間tSKEW。
首先，如果在時(shí)刻t1，地址ADD發(fā)生最初變化，地址轉(zhuǎn)移檢測(cè)電路101檢測(cè)此地址變化，并產(chǎn)生單脈沖信號(hào)OSP。收到此單脈沖信號(hào)OSP后，在刷新地址選擇控制電路203產(chǎn)生刷新禁止信號(hào)RESTP，并將信號(hào)RER固定在非工作狀態(tài)。隨之，雖然在刷新禁止信號(hào)RESTP被激活之后刷新控制信號(hào)REFB被激活，但門電路103不選擇刷新地址RADD，禁止了再次自刷新。
還有，單脈沖信號(hào)OSP由時(shí)序調(diào)整電路204的延遲電路204A進(jìn)行延遲，并通過(guò)多路轉(zhuǎn)換電路204C作為單脈沖信號(hào)LCOS輸出。該單脈沖信號(hào)LCOS被鎖存在鎖存信號(hào)發(fā)生電路206內(nèi)的觸發(fā)器(反相器206D，206E)中，收到單脈沖信號(hào)LCOS的上升沿后，鎖存信號(hào)LC從鎖存信號(hào)發(fā)生電路206輸出。
像這樣，在地址ADD最初發(fā)生變化的情況下，選擇由延遲電路204A延遲的單脈沖信號(hào)OSP作為單脈沖信號(hào)LCOS，從地址變化的時(shí)刻t1經(jīng)過(guò)給定時(shí)間，將鎖存信號(hào)LC輸出。此處，鎖存信號(hào)LC的發(fā)生時(shí)序被推遲的理由是如圖3所示，在地址ADD發(fā)生變化、讀出進(jìn)行的期間，會(huì)出現(xiàn)啟動(dòng)自刷新的刷新控制信號(hào)REFB產(chǎn)生、進(jìn)行刷新的情況，因此要避免與刷新發(fā)生沖突。
將來(lái)自鎖存信號(hào)發(fā)生電路206的鎖存信號(hào)LC，送給地址鎖存電路201，在時(shí)刻t2將地址ADD鎖存。
對(duì)于此例，在時(shí)刻t2，地址ADD處于時(shí)滯期間，屬于不確定狀態(tài)，因此，與前述的現(xiàn)有技術(shù)的半導(dǎo)體存儲(chǔ)器相同，將作為內(nèi)部地址LADD的地址Ax鎖存在地址鎖存電路201中。此后，在時(shí)刻t3，時(shí)滯期間tSKEW終了，地址ADD確定。
接著，由時(shí)刻t2經(jīng)過(guò)給定的時(shí)間，到達(dá)時(shí)刻t4時(shí)，鎖存信號(hào)LC變?yōu)長(zhǎng)態(tài)。據(jù)此，地址鎖存電路201的鎖存狀態(tài)被解除，由地址鎖存電路201將地址ADD作為內(nèi)部地址LADD按原樣輸出。此刻，因?yàn)橥獠康刂稟DD處于確定為地址An的狀態(tài)，因此，內(nèi)部地址LADD將此前的地址Ax變?yōu)榈刂稟n。受此內(nèi)部地址LADD變化的影響，由地址轉(zhuǎn)換檢測(cè)器101產(chǎn)生單脈沖信號(hào)OSP。
另一方面，收到鎖存信號(hào)LC的下降沿后，在復(fù)位脈沖發(fā)生電路205中產(chǎn)生信號(hào)LC2，由單穩(wěn)態(tài)發(fā)生電路(OS)205D產(chǎn)生信號(hào)LC3。計(jì)時(shí)器調(diào)整電路204中的多路轉(zhuǎn)換電路204B收到信號(hào)LC3后，選擇經(jīng)(BY PASS)延遲電路204A的單脈沖信號(hào)OSP，并將其作為單脈沖信號(hào)LCOS輸出。接著，鎖存信號(hào)發(fā)生電路206收到單脈沖信號(hào)LCOS后，輸出鎖存信號(hào)LC。
此處，單脈沖信號(hào)OSP，經(jīng)延遲電路204A，由多路轉(zhuǎn)換電路204B將其作為單脈沖信號(hào)LCOS直接輸出。接著，由于內(nèi)部地址LADD確定為地址An，鎖存信號(hào)LC能夠迅速輸出，地址ADD被正確地重新鎖存。另外，鎖存信號(hào)LC由反相器列206H延遲，作為信號(hào)REN向門電路103輸出。收到信號(hào)REN后，多路轉(zhuǎn)換電路103A選擇地址An并供給行解碼器。
之后，在內(nèi)部地址確定后的時(shí)刻t5，盡管鎖存信號(hào)LC變?yōu)長(zhǎng)態(tài)，內(nèi)部地址LADD也不變化，因此，單脈沖信號(hào)OSP以及單脈沖信號(hào)LCOS不產(chǎn)生。而且，從時(shí)刻t1經(jīng)過(guò)給定時(shí)間后，由復(fù)位脈沖發(fā)生電路207產(chǎn)生信號(hào)LC1，收到它之后，刷新禁止信號(hào)RESTP被復(fù)位為L(zhǎng)態(tài)，回到可以刷新的初期狀態(tài)。
如上所述，如果采用圖2所示的電路系統(tǒng)，即使在時(shí)滯期間對(duì)地址Ax進(jìn)行了誤鎖存，由于地址鎖存電路201的鎖存狀態(tài)解除時(shí)的地址An，與此前鎖存著的地址Ax不同，這樣就可以使鎖存信號(hào)LC迅速產(chǎn)生，正確地寫(xiě)入讀出地址。
下面，對(duì)于與實(shí)施方式1相關(guān)的圖1的半導(dǎo)體存儲(chǔ)器的動(dòng)作中，以頁(yè)面模式下的動(dòng)作為主進(jìn)行說(shuō)明。參照?qǐng)D4-圖8，此動(dòng)作涉及列地址的高速交替讀出。
標(biāo)準(zhǔn)動(dòng)作圖4a是為了說(shuō)明A0，A1切換讀出時(shí)的標(biāo)準(zhǔn)動(dòng)作的時(shí)序圖。此例中，從時(shí)刻t41開(kāi)始到時(shí)刻t42是時(shí)滯期間，在地址鎖存之前，確定全部地址。
同圖中，在時(shí)刻t41，高位地址ADDU以及低位地址ADDL進(jìn)行切換。對(duì)于高位地址ADDU，經(jīng)過(guò)地址時(shí)滯期間，于時(shí)刻t42，確定為地址A40；而對(duì)于低位地址ADDL的電路系統(tǒng)，由于低位地址ADDL是異步動(dòng)作，不與時(shí)滯同時(shí)發(fā)生，在時(shí)刻t41，直接確定為地址A401。
接著，以最后全部地址確定的時(shí)刻t42作為起點(diǎn)，在普通模式下對(duì)起始地址進(jìn)行讀出動(dòng)作，此刻，將由地址A40，A401指定的4位數(shù)據(jù)D1-D4從存儲(chǔ)陣列106并列讀出到各個(gè)數(shù)據(jù)端子，并鎖存在鎖存電路110中，這期間，多路轉(zhuǎn)換電路111僅選擇數(shù)據(jù)D1，并將其送到外部。
之后，在頁(yè)面模式下進(jìn)行動(dòng)作。即，將低位地址ADDL(列地址A0，A1)異步地依次切換為地址A402,403,404。像這樣只有列變化的情況，多路轉(zhuǎn)換電路111根據(jù)列地址選擇鎖存在鎖存電路110中的數(shù)據(jù)中與起始地址的后續(xù)地址相對(duì)應(yīng)的數(shù)據(jù)D2、D3、D4，并將它們異步地依次送到外部。
像這樣，由于僅將低位地址ADDL異步地切換讀出，時(shí)滯可以抑制得很小，因此可以在短周期內(nèi)高速讀出數(shù)據(jù)D2-D4。
接下來(lái)，圖4b是為了說(shuō)明僅將列地址A0切換讀出時(shí)的動(dòng)作的時(shí)序圖。在此例中，從時(shí)刻t41開(kāi)始到時(shí)刻t42是時(shí)滯期間，在地址鎖存之前，確定全部地址。與上述圖4a相同，在時(shí)刻t41，高位地址ADDU以及低位地址ADDL進(jìn)行切換。對(duì)于高位地址ADDU，經(jīng)過(guò)地址時(shí)滯期間，在時(shí)刻t42，確定為地址A40；另外，此例中，在時(shí)刻t41列地址A0，A1同時(shí)變?yōu)镠態(tài)，低位地址ADDL確定。
如果在時(shí)滯期間終了的時(shí)刻t42，全部數(shù)據(jù)都確定，那么內(nèi)部地址IA就確定了，數(shù)據(jù)D1由多路轉(zhuǎn)換電路111選擇，并將其異步地送到外部。之后，在頁(yè)面模式下進(jìn)行動(dòng)作。即，由于僅將列地址A0變?yōu)長(zhǎng)態(tài)，結(jié)果，圖1所示的時(shí)鐘發(fā)生電路109就產(chǎn)生時(shí)鐘信號(hào)，內(nèi)部地址產(chǎn)生電路108就將輸出的內(nèi)部地址IA增加。輸入此內(nèi)部地址的多路轉(zhuǎn)換電路111將鎖存在鎖存電路110中數(shù)據(jù)D2進(jìn)行選擇并送到外部。之后，隨列地址A0的狀態(tài)的變化，數(shù)據(jù)D3，D4被依次送到外部。
另外，時(shí)鐘發(fā)生電路109在普通模式(僅對(duì)列地址A0進(jìn)行切換讀出的頁(yè)面模式以外的動(dòng)作模式)或者在頁(yè)面模式下確定起始地址的時(shí)候不進(jìn)行動(dòng)作；在普通模式下由鎖存允許信號(hào)對(duì)讀出動(dòng)作的次數(shù)進(jìn)行復(fù)位。
根據(jù)此例，除去讀出最初的數(shù)據(jù)D1時(shí)候的起始地址，只有列地址A0切換，所以，實(shí)際上時(shí)滯不存在。因此，與上述圖4a的例子比較，讀出的周期能夠大幅度減小。
另外，對(duì)于此例，數(shù)據(jù)鎖存電路110用于鎖存4位的數(shù)據(jù)，即使數(shù)據(jù)鎖存電路110鎖存的位數(shù)再增加，也只允許列地址A0變化，因此，鎖存在數(shù)據(jù)鎖存電路110的全部數(shù)據(jù)能夠被依次送出。
B.在普通模式下起始地址的時(shí)滯比較長(zhǎng)時(shí)，如動(dòng)作圖5所示的那樣，地址ADD在時(shí)刻t51發(fā)生變化，在時(shí)刻t53被確定，此間的時(shí)滯期間tSKEW比較長(zhǎng)，在進(jìn)行地址鎖存的時(shí)刻t52，地址ADD沒(méi)有確定，對(duì)于這種情況下的動(dòng)作進(jìn)行說(shuō)明。這種情況下，前述圖2所示的電路系統(tǒng)的功能有效，如下面所說(shuō)明的那樣，如果來(lái)自外部的地址ADD在動(dòng)作中變化，該讀出動(dòng)作后就重新從外部拾取地址，重新進(jìn)行讀出動(dòng)作。
首先，在時(shí)刻t51，如果地址ADD發(fā)生變化，與讀出動(dòng)作相伴的刷新就啟動(dòng)。此后，在時(shí)滯期間的時(shí)刻t52將地址ADD鎖存，對(duì)于此地址進(jìn)行讀出。但是，在時(shí)刻t52，地址ADD沒(méi)有進(jìn)入確定狀態(tài)，因此，此時(shí)的未確定地址A′被鎖存，對(duì)該地址A′進(jìn)行假讀出，輸出數(shù)據(jù)D′。
接著，在假讀出的時(shí)刻t53，如果地址ADD確定為地址A的話，根據(jù)前述圖2所示時(shí)序圖，圖2所示的電路系統(tǒng)就進(jìn)行動(dòng)作，在假讀出終了的時(shí)刻t54，地址A就被重新鎖存。而且，對(duì)該地址A進(jìn)行讀出，輸出數(shù)據(jù)D。即，要判斷第1次讀出(假讀出)中的地址ADD是否有變化；還有，地址是否確定，因而，在時(shí)刻t54是否有重新讀出的必要。
此處，標(biāo)準(zhǔn)的存取時(shí)間tAA規(guī)定為從時(shí)刻t53開(kāi)始到輸出數(shù)據(jù)D為止的時(shí)間，該存取時(shí)間包括了刷新和讀出。因?yàn)樗⑿禄旧虾妥x出相同，存取時(shí)間tAA包含了兩倍的讀出時(shí)間。參照?qǐng)D5，雖然進(jìn)行了假讀出和此后的讀出，共2次讀出，在時(shí)刻t53以前的時(shí)刻t52進(jìn)行第1次讀出，即開(kāi)始進(jìn)行假讀出，因此，從時(shí)刻t53到輸出數(shù)據(jù)D為止的時(shí)間必定滿足標(biāo)準(zhǔn)的存取時(shí)間tAA。
像這樣，即使地址ADD的時(shí)滯期間tSKEW變長(zhǎng)，在進(jìn)行假讀出的時(shí)候鎖存的地址A′與假讀出后的地址A不同的情況下，對(duì)地址A進(jìn)行重新鎖存，最終能夠?qū)φ_的地址進(jìn)行讀出。因此，在對(duì)上述圖4所示的動(dòng)作進(jìn)行說(shuō)明時(shí)，為方便，將從時(shí)刻t41到時(shí)刻t42的時(shí)滯期間tSKEW作了限制，但是，與普通的SRAM相同，沒(méi)有必要對(duì)高位地址ADDU的時(shí)滯作限制。
還有，此例中是在假讀出中確定地址ADD，假設(shè)在時(shí)滯期間tSKEW，假讀出的一系列動(dòng)作完成的情況下，在假讀出前后鎖存的地址還不相同，就對(duì)地址進(jìn)行重新鎖存，這樣反復(fù)進(jìn)行鎖存，直到鎖存正確的地址。
C確定的地址中包含雜波的情況下的動(dòng)作如圖6所示，地址ADD從時(shí)刻t61發(fā)生變化，到時(shí)刻t62確定，此后，在地址ADD中產(chǎn)生雜波，對(duì)這種情況下的動(dòng)作加以說(shuō)明。前述圖2表示的電路系統(tǒng)也能夠有效地完成這種情況下的動(dòng)作。
即，如果地址ADD在時(shí)刻t61發(fā)生變化，地址轉(zhuǎn)換檢測(cè)電路101將此變化立即檢測(cè)，并進(jìn)行刷新。刷新之后，地址ADD在時(shí)刻t63被鎖存并拾取，進(jìn)行讀出動(dòng)作。此處，時(shí)刻t63之后，到進(jìn)行下一次地址鎖存的時(shí)刻t64之間，在地址ADD中產(chǎn)生雜波的話，地址轉(zhuǎn)換檢測(cè)電路101，由于設(shè)定得對(duì)于雜波的靈敏度低，不輸出用于讀出的單脈沖信號(hào)OSP。因此，即使在地址中包含雜波的情況下，也不再次進(jìn)行讀出，時(shí)刻t64之后，新的周期開(kāi)始，那個(gè)周期的動(dòng)作也不會(huì)受到影響。
D.在頁(yè)面模式下長(zhǎng)地址時(shí)滯時(shí)的動(dòng)作如圖7所示，從頁(yè)面模式開(kāi)始的時(shí)刻t73到時(shí)刻t74的高位地址ADDU的時(shí)滯期間tSKEW比較長(zhǎng)的情況，對(duì)這種情況下的動(dòng)作進(jìn)行說(shuō)明。
首先，如果在時(shí)刻t71，高位地址ADDU以及低位地址ADDL發(fā)生變化，受此變化的影響，就進(jìn)行與讀出動(dòng)作相伴隨的刷新動(dòng)作。
接著，此刷新動(dòng)作終了后，在時(shí)刻t72將地址ADDU鎖存，對(duì)此地址進(jìn)行讀出，并輸出數(shù)據(jù)D1。此后，在時(shí)刻t73，低位地址ADDL按地址A2、A3、A4依次變化，進(jìn)行頁(yè)面模式下的讀出。
此處，原來(lái)的高位地址ADDU，在時(shí)刻t71之后，直到在普通模式以及頁(yè)面模式下的讀出終了，必須保持為地址A，由于某些原因，在此期間高位地址ADDU沒(méi)有確定，換言之，發(fā)生了過(guò)長(zhǎng)時(shí)滯(LONGER SKEW)。在這種情況下，在時(shí)刻t73受到高位地址ADDU的變化的影響，與前述的圖5的動(dòng)作例子相同，刷新和假讀出依次進(jìn)行，與此同時(shí)，對(duì)低位地址ADDL所對(duì)應(yīng)的數(shù)據(jù)D2進(jìn)行讀出。此后，將低位地址ADDL切換到地址A3，將與此對(duì)應(yīng)的數(shù)據(jù)D3輸出。
此處，在刷新終了的時(shí)刻t74，地址的高位地址ADDU被鎖存，但在此時(shí)刻t74，高位地址ADDU處于不確定的狀態(tài)，因此被鎖存的高位地址會(huì)變化。因此，被誤判為普通模式而進(jìn)行假讀出，在從數(shù)據(jù)鎖存電路110輸出數(shù)據(jù)D3的途中，將與在時(shí)刻t74被鎖存的地址相對(duì)應(yīng)的數(shù)據(jù)D3′鎖存于數(shù)據(jù)鎖存電路110并輸出。此后，將低位地址ADDL切換到A4，將與此對(duì)應(yīng)的數(shù)據(jù)D4′繼數(shù)據(jù)D3′之后輸出。即，在時(shí)刻t73之后，期望的數(shù)據(jù)與不期望的數(shù)據(jù)被一同輸出然而，由普通模式下的動(dòng)作看來(lái)，這種僅將與地址對(duì)應(yīng)的數(shù)據(jù)輸出的動(dòng)作并不過(guò)分，而是正常的動(dòng)作。此后，如果在時(shí)刻t74高位地址ADDU恢復(fù)為原來(lái)的地址A，在假讀出終了的時(shí)刻t76原來(lái)高位地址ADDU就被重新鎖存，低位地址ADDL切換到A4，就可以輸出與此相對(duì)應(yīng)的正確地址D4。因此，雖然在頁(yè)面模式下存在長(zhǎng)時(shí)滯的問(wèn)題，中途輸出錯(cuò)誤數(shù)據(jù)，但是最終能夠讀出正確的數(shù)據(jù)。
像這樣，對(duì)于頁(yè)面模式的情況，雖然對(duì)高位地址ADDU存在長(zhǎng)時(shí)滯的問(wèn)題，但是如果高位地址不回到以前的狀態(tài)，正確地進(jìn)行再次讀出，就可以在頁(yè)面模式下，讀出原本應(yīng)該讀出的數(shù)據(jù)，但是，對(duì)應(yīng)時(shí)滯當(dāng)中不確定的地址，也有中途輸出錯(cuò)誤數(shù)據(jù)的情況。一般而言，這樣長(zhǎng)的時(shí)滯期間，對(duì)頁(yè)面周期而言是相當(dāng)長(zhǎng)的，作為使用頁(yè)面模式的系統(tǒng)不合適，也不實(shí)際。
因此，如果在頁(yè)面模式下存在長(zhǎng)時(shí)滯，雖然中途會(huì)輸出錯(cuò)誤數(shù)據(jù)，但是事實(shí)上，這對(duì)輸入此數(shù)據(jù)的系統(tǒng)還是合適的。
另外，在從普通模式變?yōu)轫?yè)面模式的時(shí)刻t73，如果高位地址ADDU發(fā)生變化，此變化就導(dǎo)致刷新動(dòng)作。這樣做的理由是，地址變化后確定的地址作為普通模式指定的地址是合適的。在地址變化后回到以前的地址的情況下，可以考慮這兩種情況進(jìn)入頁(yè)面模式的情況；和進(jìn)入僅在與頁(yè)面模式相同的低位地址發(fā)生變化的普通模式的情況。在進(jìn)入頁(yè)面模式的情況下，長(zhǎng)時(shí)滯發(fā)生的可能性很?。坏?，在進(jìn)入普通模式的情況下，這種可能性就變大。因此，為了保證不管進(jìn)入哪種模式都能正常動(dòng)作，地址信號(hào)變化后就必須進(jìn)行刷新，根據(jù)這一點(diǎn)，以通常的時(shí)序進(jìn)行刷新，或者，在頁(yè)面模式下繼續(xù)進(jìn)行讀出動(dòng)作，都是可以的。
E.在頁(yè)面模式下短地址時(shí)滯時(shí)的動(dòng)作如圖8所示，頁(yè)面模式從時(shí)刻t83到時(shí)刻t85的高位地址ADDU的滯期間tSKEW短(短時(shí)滯)，對(duì)這種情況下的動(dòng)作進(jìn)行說(shuō)明。
在這種情況下，短時(shí)滯由上述的地址轉(zhuǎn)換檢測(cè)器101檢測(cè)，視用于讀出的單脈沖信號(hào)OSP是否產(chǎn)生，其動(dòng)作不同。
首先，在短時(shí)滯不能被地址轉(zhuǎn)換檢測(cè)器101檢測(cè)到的情況下，僅刷新被啟動(dòng)，在此后的時(shí)刻t85對(duì)頁(yè)面模式的動(dòng)作進(jìn)行判斷，普通模式不進(jìn)行。與此同時(shí)，從數(shù)據(jù)鎖存電路110輸出與低位地址ADDL對(duì)應(yīng)數(shù)據(jù)D2，在時(shí)刻t85低位地址ADDL確定為地址A3，將其對(duì)應(yīng)的數(shù)據(jù)D3輸出。因此，在這種情況下可以采用沒(méi)有問(wèn)題的頁(yè)面模式進(jìn)行讀出。
另外，在短時(shí)滯能被地址轉(zhuǎn)換檢測(cè)器101檢測(cè)到的情況下，地址鎖存在時(shí)刻t85之前持續(xù)進(jìn)行，刷新之后啟動(dòng)普通模式。然而，在這種情況下，將重新從外部獲取的地址，與此前鎖存獲取的地址進(jìn)行比較，如果這些地址相同，就使重新從外部獲取地址的讀出無(wú)效；將數(shù)據(jù)鎖存電路110的低位地址A2所對(duì)應(yīng)的數(shù)據(jù)D2輸出。因此，在這種情況下也采用沒(méi)有問(wèn)題的頁(yè)面模式進(jìn)行讀出。
再有，沒(méi)有專門用圖表示，在時(shí)刻t85，高位地址ADDU確定為與地址A不同的其它地址時(shí)，在時(shí)刻t85此高位地址被鎖存。而且，在普通模式下對(duì)此高位地址啟動(dòng)讀出，新數(shù)據(jù)按低位地址ADDL從數(shù)據(jù)鎖存電路110輸出。因此在這種情況下，滿足與普通模式相同的存取時(shí)間。
另外，在從普通模式向頁(yè)面模式轉(zhuǎn)換的時(shí)刻t83，如果高位地址ADDU有變化，此變化就導(dǎo)致刷新動(dòng)作。此處的理由是，與上述圖7所示的情況相同，這樣來(lái)進(jìn)行處理將地址變化之后確定的地址作為普通模式下的指定地址，這樣處理比較有利。
以上對(duì)此實(shí)施方式1進(jìn)行了說(shuō)明。
按照實(shí)施方式1，將由存儲(chǔ)陣列并列讀出的若干數(shù)據(jù)鎖存到數(shù)據(jù)鎖存電路110中，由鎖存電路對(duì)應(yīng)列地址將其異步地輸出，因此，在設(shè)定頁(yè)面模式下的周期時(shí)可以不考慮時(shí)滯。于是，頁(yè)面模式下的讀出速度就可以得到改善。
還有，由于僅對(duì)最低位的列地址進(jìn)行切換，并將鎖存在鎖存電路中的數(shù)據(jù)異步地由輸出，因此，頁(yè)面模式下的周期就可以更短。
還有，在按時(shí)滯啟動(dòng)的假讀出的前后，高位地址不一樣時(shí)，對(duì)地址進(jìn)行重新鎖存。因此，原則上沒(méi)有必要對(duì)時(shí)滯進(jìn)行限制，換言之，可以作為超時(shí)滯(skew free)的準(zhǔn)SRAM進(jìn)行動(dòng)作。
再有，與啟動(dòng)刷新的情況相比較，啟動(dòng)讀出的情況下的地址轉(zhuǎn)移檢測(cè)電路的靈敏度被降低，因此，不犧牲讀出速度，就可以防止由地址中包含的噪音引起的誤動(dòng)作。
實(shí)施方式2以下，對(duì)本發(fā)明的實(shí)施方式2進(jìn)行說(shuō)明。
如圖9所示，實(shí)施方式2的半導(dǎo)體存儲(chǔ)器的結(jié)構(gòu)特點(diǎn)是，將來(lái)自列解碼器/讀出放大器107的數(shù)據(jù)，分2次，每次2位，拾取到數(shù)據(jù)鎖存電路110，其它結(jié)構(gòu)特點(diǎn)與實(shí)施方式1相同。
參照?qǐng)D10，對(duì)實(shí)施方式2的動(dòng)作進(jìn)行說(shuō)明。
經(jīng)過(guò)從時(shí)刻t101到時(shí)刻t102的時(shí)滯期間tSKEW，高位地址ADDU以及低位地址ADDL確定，此時(shí)，作為低位地址的列地址A0的地址An和下一個(gè)列地址An+1這兩個(gè)地址選擇指定的位線，將這些位線上出現(xiàn)的2位的數(shù)據(jù)Dn、Dn+1并行讀出。接著，將這些2位的數(shù)據(jù)鎖存到數(shù)據(jù)鎖存電路110A中，并對(duì)應(yīng)于來(lái)自外部的指定列地址A0，依次異步地向外部送出。
與上述2位的數(shù)據(jù)Dn、Dn+1的讀出同時(shí)進(jìn)行，在適當(dāng)?shù)臅r(shí)序，作為地址A0的地址An+1，和下一個(gè)地址An+2這兩個(gè)地址指定2位的數(shù)據(jù)，將這2位的數(shù)據(jù)并行讀出，并同樣地，鎖存到數(shù)據(jù)鎖存電路110A中，向外部送出。
此處，作為列地址A0的地址An-An+3是連續(xù)的地址，只要指定起始地址An其它的地址就可以在內(nèi)部自動(dòng)產(chǎn)生。而且，依照這些地址，按適當(dāng)?shù)臅r(shí)分時(shí)序，每次2位，進(jìn)行讀出。
按照實(shí)施方式2，可以將路徑的規(guī)?？s小，該路徑用于在列解碼器/讀出放大器107和數(shù)據(jù)鎖存電路110A之間傳送數(shù)據(jù)。此例中，對(duì)于一個(gè)數(shù)據(jù)輸出端子最好配置2位的路徑，因此，與上述的實(shí)施方式1比較，這種路徑的條數(shù)可以減半。例如，數(shù)據(jù)輸出端子數(shù)為16的情況，上述實(shí)施方式需要64條路徑(4位×16)，而按照本實(shí)施方式2是它的一半，32條就夠了。
另外，圖中未特別表示，列地址A0由地址An向地址An+1切換、普通模式向頁(yè)面模式變動(dòng)的時(shí)候，如果地址A0發(fā)生變化，受此變化的影響，就進(jìn)行刷新。此處的理由也是與圖7及圖8所示的情況相同，這樣來(lái)進(jìn)行處理將在地址變化之后確定的地址作為普通模式下的指定地址，這種情況比較有利。
實(shí)施方式3以下，對(duì)本發(fā)明的實(shí)施方式3進(jìn)行說(shuō)明。
實(shí)施方式3的半導(dǎo)體存儲(chǔ)器，在寫(xiě)入模式下，按頁(yè)面模式執(zhí)行動(dòng)作。
對(duì)它的結(jié)構(gòu)不作詳細(xì)說(shuō)明，但它包含有數(shù)據(jù)鎖存電路，它將由外部指定的若干數(shù)據(jù)，在作為低位地址的列地址，以規(guī)定的若干周期，分別拾取并鎖存的；和寫(xiě)入控制系統(tǒng)，它用于在最后低位地址指定的周期(即上述若干周期中的最后的周期)，將此前送給數(shù)據(jù)鎖存電路的全部數(shù)據(jù)作為一批寫(xiě)入存儲(chǔ)單元。
接著，借助后述的圖11，對(duì)實(shí)施方式3的動(dòng)作進(jìn)行說(shuō)明。
經(jīng)過(guò)從時(shí)刻t111到時(shí)刻t112的時(shí)滯期間tSKEW，確定期間T1的地址。在此期間T1，寫(xiě)入允許信號(hào)/WE在時(shí)刻t113被設(shè)置為L(zhǎng)態(tài)；在時(shí)刻t115被設(shè)置為H態(tài)。在變?yōu)镠態(tài)的邊沿，拾取數(shù)據(jù)D1并將其寫(xiě)入存儲(chǔ)單元。在之后的后續(xù)期間T1-T4，列地址A0進(jìn)行切換，列地址依次增值。而且，與期間T1相同，在各期間，數(shù)據(jù)被寫(xiě)入存儲(chǔ)單元。
此處，在頁(yè)面模式(僅有低位變化的情況)下時(shí)，使其不進(jìn)行刷新動(dòng)作，在同一周期內(nèi)的字線的選擇次數(shù)對(duì)應(yīng)1次寫(xiě)入動(dòng)作的。據(jù)此，與在普通模式下進(jìn)行2次字線的選擇比較，周期時(shí)間變?yōu)榇蠹s一半，使得能夠進(jìn)行高速連續(xù)的頁(yè)面模式下的寫(xiě)入。在此寫(xiě)入期間中，不進(jìn)行刷新，但此后在普通模式下可以刷新，因此，頁(yè)面模式即使長(zhǎng)時(shí)間不連續(xù)使用也能鎖存數(shù)據(jù)而不發(fā)生故障。
接下來(lái)，參照?qǐng)D11，對(duì)實(shí)施方式3的其它動(dòng)作進(jìn)行說(shuō)明。
首先，經(jīng)過(guò)從時(shí)刻t111到時(shí)刻t112的時(shí)滯期間tSKEW，確定期間T1的地址。此例中，低位地址ADDL的列地址A0，在時(shí)刻t112確定為H態(tài)。在此期間T1，寫(xiě)入允許信號(hào)/WE在時(shí)刻t113被設(shè)置為L(zhǎng)態(tài)；在時(shí)刻t114被設(shè)置為H態(tài)。包括此寫(xiě)入允許信號(hào)/WE變到H態(tài)的邊沿，在從時(shí)刻t114到時(shí)刻t116，作為數(shù)據(jù)DIN的數(shù)據(jù)D1被置為確定狀態(tài)。在數(shù)據(jù)DIN確定為數(shù)據(jù)D1的終了時(shí)刻t115，如果寫(xiě)入允許信號(hào)/WE變?yōu)镠態(tài)的話，此數(shù)據(jù)D1就被送到數(shù)據(jù)鎖存電路。
時(shí)刻t115之后，按頁(yè)面模式進(jìn)行數(shù)據(jù)的拾取并將其寫(xiě)入存儲(chǔ)單元。即，在期間T2開(kāi)始的時(shí)刻t115，列地址A0變?yōu)長(zhǎng)態(tài)，在此期間T2，在寫(xiě)入允許信號(hào)/WE的上升沿，將指定地址所對(duì)應(yīng)的數(shù)據(jù)D2送給數(shù)據(jù)鎖存電路。在此后的期間T3、T4也是同樣地，將數(shù)據(jù)D3、D4送給數(shù)據(jù)鎖存電路。最后，經(jīng)過(guò)期間T1-T4，來(lái)自外部的4位的數(shù)據(jù)D1-D4被依次拾取，這些數(shù)據(jù)被存放在鎖存電路中。而且，在最后的周期-期間T4，將最后的數(shù)據(jù)D4送給數(shù)據(jù)鎖存電路，到此為止存放在鎖存電路中的4位的數(shù)據(jù)，按各期間指定的地址被成批寫(xiě)入特定的存儲(chǔ)單元。
此處，在期間T1-T3，僅僅是將數(shù)據(jù)從外部送到數(shù)據(jù)鎖存電路，因此，可以將此期間T1-T3設(shè)定得非常短。另外，在最后期間T4，必須將4位的數(shù)據(jù)寫(xiě)入存儲(chǔ)單元，為此，有必要對(duì)所需的時(shí)間進(jìn)行分配。只是，依照此頁(yè)面模式的寫(xiě)入方法的話，最好僅將最后的周期設(shè)得長(zhǎng)些，因此，整體上能夠以短周期進(jìn)行寫(xiě)入，可以有效地縮短寫(xiě)入時(shí)間。
除上述動(dòng)作之外，可能還有類似以下的動(dòng)作。
在圖11動(dòng)作中，在期間T1-T3的周期，只進(jìn)行數(shù)據(jù)拾取，在內(nèi)部，從期間T1的周期起，刷新動(dòng)作作為對(duì)請(qǐng)求的應(yīng)答開(kāi)始進(jìn)行，延長(zhǎng)至期間T2或T3進(jìn)行也可以。但是，至期間T4的起點(diǎn)結(jié)束，在期間T4的周期將4次的數(shù)據(jù)一同寫(xiě)入單元。在普通模式的情況下，期間T1的周期變長(zhǎng)，在此周期，寫(xiě)入進(jìn)行1次。變?yōu)槟姆N狀態(tài)，在期間T1的地址變化時(shí)不知道，因此，內(nèi)部就將刷新執(zhí)行狀態(tài)擱置，在此期間，對(duì)寫(xiě)入允許信號(hào)/WE以及地址的變化進(jìn)行判斷。例如，對(duì)于寫(xiě)入允許信號(hào)/WE是短脈沖的情況就判斷為頁(yè)面模式。
實(shí)施方式4以下，對(duì)本發(fā)明的實(shí)施方式4進(jìn)行說(shuō)明。
在上述實(shí)施方式3中，在頁(yè)面模式的最后的周期，將數(shù)據(jù)作為一批寫(xiě)入半，但在實(shí)施方式4中，與所謂的延遲寫(xiě)入模式同時(shí)采用，將上述的送到數(shù)據(jù)鎖存電路的4位的數(shù)據(jù)(若干數(shù)據(jù))，根據(jù)延遲寫(xiě)，作為一批寫(xiě)入存儲(chǔ)單元。
參照?qǐng)D11，對(duì)實(shí)施方式4的動(dòng)作進(jìn)行說(shuō)明。
經(jīng)過(guò)從時(shí)刻t121到時(shí)刻t122的時(shí)滯期間tSKEW，與上述的圖11所示的從期間T1到期間T3相同，從期間T11到期間T13，進(jìn)行數(shù)據(jù)D1-D3的拾取，將這些數(shù)據(jù)存放在鎖存電路中。另外，在此實(shí)施方式中，即使在最后的期間T4，也和此前的期間相同，只進(jìn)行數(shù)據(jù)D4的拾取。即，在期間T11-T14，數(shù)據(jù)D1-D4在短周期被送到數(shù)據(jù)鎖存電路。接著，這些4位的數(shù)據(jù)在此后的周期在延遲寫(xiě)入模式下被寫(xiě)入適當(dāng)?shù)拇鎯?chǔ)單元。
在圖12所示的例子中，從時(shí)刻t121到時(shí)刻t122，如果地址ADDU、ADDL發(fā)生變化，受此地址變化的影響，就進(jìn)行最初的刷新動(dòng)作。此時(shí)，在期間T11的寫(xiě)入動(dòng)作可以與普通模式的相同，這樣做可以簡(jiǎn)化電路的構(gòu)成。繼刷新動(dòng)作之后，在期間T11，將此前送到數(shù)據(jù)鎖存電路的4位的數(shù)據(jù)根據(jù)延遲寫(xiě)作為一批寫(xiě)入存儲(chǔ)單元。
另外，隨著在內(nèi)部進(jìn)行緊接著時(shí)滯期間tSKEW之后的刷新動(dòng)作，和此后的延遲寫(xiě)動(dòng)作，在外部從期間T11到期間T14的拾取動(dòng)作也同時(shí)進(jìn)行。在這種情況下，總的周期時(shí)間變得最小，例如，8字頁(yè)以上，在連續(xù)的最小數(shù)據(jù)拾取周期內(nèi)同時(shí)進(jìn)行，內(nèi)部動(dòng)作也能夠完成，因此，可以實(shí)現(xiàn)4倍于以往連續(xù)的普通模式的動(dòng)作頻率。只要此刷新及延遲寫(xiě)動(dòng)作一結(jié)束，在期間T11-T14就不再將存儲(chǔ)單元作為讀出寫(xiě)入的對(duì)象，因此，在此期間刷新可以任意進(jìn)行。
根據(jù)此實(shí)施方式4，在頁(yè)面模式下將送到數(shù)據(jù)鎖存電路的數(shù)據(jù)，在延遲寫(xiě)(模式)下進(jìn)行寫(xiě)入，因此，能夠以更短的周期進(jìn)行寫(xiě)入。
以上，對(duì)本發(fā)明的各種實(shí)施方式進(jìn)行了說(shuō)明，但是，本發(fā)明并不局限于這些實(shí)施方式，在不脫離本發(fā)明的要領(lǐng)的范圍內(nèi)的設(shè)計(jì)變更等也包含在本發(fā)明中。例如，對(duì)于上述實(shí)施方式，將4位的數(shù)據(jù)鎖存在數(shù)據(jù)鎖存電路110中，由多路轉(zhuǎn)換電路111依次選擇并輸出到外部，但并非局限于此，也可以將從存儲(chǔ)陣列讀出的數(shù)據(jù)送給具有并行/串行功能的移位寄存器并輸出到外部。
另外，對(duì)于上述實(shí)施方式，數(shù)據(jù)被存放在數(shù)據(jù)鎖存電路110中，但是，也可以將列解碼器/讀出放大器107作為鎖存電路，將由此列解碼器/讀出放大器107選擇的數(shù)據(jù)，與列地址相對(duì)應(yīng)，異步地依次向外部輸出。
另外，對(duì)于頁(yè)面寫(xiě)入(Page Write)，也可以像讀出那樣，分次寫(xiě)入。
另外，對(duì)于上述實(shí)施方式，描述了頁(yè)面模式下內(nèi)部地址產(chǎn)生的情況，實(shí)際上，它與一般講的異步執(zhí)行的串行脈沖模式(Burst Mode)的情況相當(dāng)。異步地、僅在串行脈沖模式時(shí)進(jìn)行動(dòng)作的時(shí)鐘輸入方式的地址輸入也可以采用本發(fā)明。
工業(yè)使用的可能性如上所述，根據(jù)本發(fā)明，將從存儲(chǔ)陣列讀出的若干位的數(shù)據(jù)進(jìn)行鎖存，并對(duì)其異步選擇、將其依次輸出到外部，由此構(gòu)成所謂的準(zhǔn)SRAM，結(jié)果，能夠有效緩解與地址的時(shí)滯相關(guān)的限制、改善讀出速度。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)器，其特征在于以外部提供的地址作為觸發(fā)，將位線初始化，從接于該位線的存儲(chǔ)單元將數(shù)據(jù)讀出；在讀出模式下，從包含在所述地址中的行地址所指定的存儲(chǔ)單元群，將數(shù)據(jù)讀出并鎖存，包含在所述地址中的列地址發(fā)生變化時(shí)，根據(jù)所述列地址將所述被鎖存數(shù)據(jù)異步地依次送到外部。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器，從外部提供的所述地址在讀出動(dòng)作中發(fā)生變化時(shí)，在該讀出動(dòng)作后從外部重新拾取地址，再次進(jìn)行讀出動(dòng)作。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)器，其所述控制電路，將重新拾取的地址，與此前拾取的地址進(jìn)行比較，在這些地址相同的情況下，使對(duì)于所述重新拾取的地址的讀出動(dòng)作失效。
4.根據(jù)權(quán)利要求1至3中任何一項(xiàng)所述的半導(dǎo)體存儲(chǔ)器，包括將從所述存儲(chǔ)單元讀出的若干數(shù)據(jù)鎖存的鎖存電路；和對(duì)被鎖存在所述鎖存電路中的若干數(shù)據(jù)之一進(jìn)行選擇的多路轉(zhuǎn)換電路；以及根據(jù)所述列地址對(duì)所述多路轉(zhuǎn)換電路的選擇狀態(tài)進(jìn)行異步切換的控制電路。
5.根據(jù)權(quán)利要求4所述的半導(dǎo)體存儲(chǔ)器，根據(jù)所述列地址，將從所述存儲(chǔ)單元讀出的若干數(shù)據(jù)按時(shí)分方式拾取到鎖存電路中。
6.根據(jù)權(quán)利要求1至5中任何一項(xiàng)所述的半導(dǎo)體存儲(chǔ)器，在寫(xiě)入模式下，僅有所述列地址發(fā)生變化時(shí)，在該所述列地址，在規(guī)定的若干周期，分別拾取來(lái)自外部的若干數(shù)據(jù)，同時(shí)，在所述若干周期中的最后周期，將所述若干數(shù)據(jù)寫(xiě)入存儲(chǔ)單元。
7.根據(jù)權(quán)利要求1至5中任何一項(xiàng)所述的半導(dǎo)體存儲(chǔ)器，在寫(xiě)入模式下，僅有所述列地址發(fā)生變化時(shí)，在該所述列地址，在規(guī)定的若干周期，分別拾取來(lái)自外部的若干數(shù)據(jù)，同時(shí)，根據(jù)延遲寫(xiě)，將所述若干數(shù)據(jù)寫(xiě)入存儲(chǔ)單元。
全文摘要
本發(fā)明公開(kāi)一種異步型半導(dǎo)體存儲(chǔ)器。稱為準(zhǔn)SRAM結(jié)構(gòu)，能夠有效緩解與地址的時(shí)滯相關(guān)的限制，改善讀出速度。數(shù)據(jù)鎖存電路110在讀出模式下，將由包含在高位地址ADDU中的行地址所指定的存儲(chǔ)陣列106內(nèi)的存儲(chǔ)單元群讀出的數(shù)據(jù)鎖存。當(dāng)包含在地址中的列地址A0、A1發(fā)生變化時(shí)，多路轉(zhuǎn)換電路111將數(shù)據(jù)鎖存電路110鎖存的數(shù)據(jù)按列地址A0、A1異步地依次送到外部。
文檔編號(hào)G11C11/4096GK1511322SQ0281049
公開(kāi)日2004年7月7日 申請(qǐng)日期2002年5月23日 優(yōu)先權(quán)日2001年5月24日
發(fā)明者高橋弘行, 稻葉秀雄, 中川敦, 雄 申請(qǐng)人:恩益禧電子股份有限公司