專利名稱：用于測試和修復的電路和方法
技術領域：
本發(fā)明一般涉及計算機存儲器領域，并且特別涉及存儲器的測試和修復。
背景技術：
存儲裝置常常使用半導體制造工藝來進行生產(chǎn)。在本申請中，術語“半導體”將被理解為表示任何一種的半導體材料，包括但不限于塊狀的半導電的材料(單獨的或者在包括其上的其他材料的集合中)，以及半導電的材料層(單獨的或者在包括其他材料的集合中)。另外，應當理解，半導體裝置可以包含導電的和絕緣的材料以及一種半導電的材料。半導體加工的結(jié)果可能是包括存儲電路的管芯，并且所期望的是在構(gòu)造包括該管芯的存儲裝置的過程中的一些點上來測試該電路。例如，測試可能發(fā)生在該管芯作為半導體晶片的一部分的時候、晶片切割(singulation)之后、管芯封裝期間，或者一旦存儲裝置(芯片)完成時。
一種傳統(tǒng)的測試這樣一個芯片的方法是使外部測試裝置向芯片的每一個存儲單元內(nèi)寫數(shù)據(jù)，然后從每一個存儲單元中讀取數(shù)據(jù)，并且對輸入和輸出進行比較。這樣的一個比較可以顯示沒有正確地存儲數(shù)據(jù)的單元。這些有缺陷的單元相應的地址可以被外部測試裝置存儲，并且該存儲的數(shù)據(jù)可以用于修復該芯片。為了實現(xiàn)這樣的修復，在芯片上提供冗余的單元，隨之還有至少一組熔絲或反熔絲，它控制對冗余單元的存取。假定該組包括反熔絲，修復電路接收每一個與有缺陷單元相應的地址，并且基于該地址，燒斷至少一個反熔絲，從而隔離有缺陷的單元，并且使該地址與冗余單元相關聯(lián)。
然而，這個錯誤檢測和修復的方案存在問題。一個這樣的問題是同時可被檢測的芯片的數(shù)量。典型的測試裝置是AMBYX機器，它可以容納256個芯片。但是，由于成本的原因，AMBYX僅有64個終端(稱為“DQ”)用于從芯片讀取和寫入芯片。因此，芯片必須共享這些DQ的資源。假定每一個芯片只有4個它自己的DQ(在這樣的情況下，即芯片可能被認為是“x4”部分)，則AMBYX同時僅能夠存取16個芯片。因此，這樣的一種典型的測試過程將包括向16個芯片的單元中寫入數(shù)據(jù)；從所有16個芯片的單元中讀取數(shù)據(jù)；比較寫入的數(shù)據(jù)和讀出的數(shù)據(jù)；并且，對于其中寫入的數(shù)據(jù)和讀出的數(shù)據(jù)不匹配的單元，存儲那些失敗單元的地址。這些步驟必須被執(zhí)行15次以上以便于測試AMBYX上的所有的256個芯片。另外，一旦被修復，這些芯片常常在第二測試周期中被再次測試以確定修復是否成功，因此需要甚至更多的時間，特別的是如果為了修復必須從AMBYX上移出芯片，然后為了再次測試又放置回AMBYX上的情況。更甚的是，經(jīng)常執(zhí)行不止一種的測試類型。因此，要求在技術上去縮短測試的時間。
發(fā)明概述因此，本發(fā)明的示例實施方案提供測試和修復芯片的方法和電路。在一個示例的實施方案中，存儲在芯片的存儲器上的數(shù)據(jù)被讀取從而它從存儲器陣列中讀取。但是，不是傳送數(shù)據(jù)給一個外部測試裝置，而是芯片的輸出電路是三態(tài)的，外部測試裝置把期望被存儲的數(shù)據(jù)傳送給芯片，并且在芯片上進行存儲的數(shù)據(jù)和期望的數(shù)據(jù)之間的比較。
在另一個實施方案中，上面所期望的或者其他的測試結(jié)果被存儲在芯片上。在一個優(yōu)選的實施方案中，至多一個失敗的地址連同指示失敗被發(fā)現(xiàn)的一位被存儲。在一個更為優(yōu)選的實施方案中，存儲的地址是測試產(chǎn)生的最后一個失敗的地址；并且僅有列地址被存儲，而不是列和行的地址兩者均被存儲。在另一個實施方案中，失敗部分的寄存器在測試過后被清空，進一步測試開始。如果這樣的測試顯示了已經(jīng)與冗余單元關聯(lián)的失敗地址，則該地址不被存儲，即使已經(jīng)存儲了指示失敗被發(fā)現(xiàn)的一位。
在再一個實施方案中，執(zhí)行芯片修復，其中，假定一有缺陷的存儲單元，包括該有缺陷單元的存儲單元的整個一組被一組冗余的單元代替。在該類型的一個優(yōu)選的實施方案中，冗余存儲單元的一整列替換包含有缺陷單元的一列存儲單元。在一個更優(yōu)選的實施方案中，有缺陷存儲單元的地址被存儲在片上寄存器中。在一個更為優(yōu)選的實施方案中，僅有一列——該列包括最后記錄的失敗存儲單元—作為一個測試周期的結(jié)果被替換。
在本發(fā)明范圍之內(nèi)的這些和其他的實施方案同時包括在設備和方法的范圍之內(nèi)；并且仍有其他的實施方案包含以上列出的實施方案的組合。
附圖的簡要述

圖1描述了一種用于多個芯片的現(xiàn)有技術的測試裝置。
圖2是在本領域內(nèi)已知的一種測試方法與在本發(fā)明范圍之內(nèi)的一種示例方法的對比表。
圖3圖示了在本發(fā)明的范圍之內(nèi)的一種示例設備實施方案的電路。
圖4是在本領域內(nèi)已知的第二種測試方法與在本發(fā)明范圍之內(nèi)的第二種示例方法的對比表。
圖5是在現(xiàn)有技術中已知的第三種測試方法與在本發(fā)明范圍之內(nèi)的第三種示例方法的對比表。
圖6描述了在本發(fā)明范圍之內(nèi)的另一個示例設備實施方案。
優(yōu)選實施方案的詳細描述在錯誤檢測方面，本發(fā)明的示例實施方案由于提出了一種可替代在背景技術中提到的方案的一種測試方案而縮短了測試時間。首先，提出一種在現(xiàn)有技術中實施的一簡化的測試方法。圖1表示了僅有4個DQ 902的簡化的測試器900的一部分。雖然測試器900可以能夠物理地容納16個芯片(A-P)時，它的電路被設計成同時對至多四個芯片發(fā)送和接收信號?？梢岳斫?，測試器900也擁有導線(未示出)，它傳送地址和命令信息給芯片，并且這些線也在數(shù)量上受限，并因此可以一次對至多四個芯片發(fā)送和接收信號。其中測試器可以以這樣的一種方式通信的區(qū)域在本說明書中被標識為“區(qū)”。測試器900有4個區(qū)904、906、908和910。更進一步，為了解釋的目的，假定A-P部分是“x1”部分(每一個僅有一個DQ)以及僅有四個存儲器地址。
現(xiàn)有技術中對于使用測試器900的一個典型測試的命令在圖2中圖表的左手欄中被描述。在第一時鐘周期內(nèi)，相同的位被寫入與在芯片A-D的每一個中的第一地址相應的單元中。因為相同的位被寫入，對于芯片A-D，寫的步驟可以并行地發(fā)生?？梢詧?zhí)行類似的并行寫的步驟以寫入芯片A-D的第二、第三，和第四個地址中。因此，寫入所有四個芯片的每一個地址需要4個時鐘周期。但是，為了與期望的數(shù)據(jù)在芯片外的比較目的，從芯片A-D中的讀取可能不被并行執(zhí)行，因為由于該測試所尋求暴露的芯片失敗，芯片可能不輸出同樣的數(shù)據(jù)。結(jié)果，測試器必須從每一個芯片的每一個地址中連續(xù)地讀取。表1簡要地說明了從芯片A的所有四個地址中讀取需要四個時鐘周期(5-8)。事實上，需要四個時鐘周期從每個芯片的所有地址中讀取，導致了需要總共二十個時鐘周期去測試在測試器900的這一個區(qū)904中的四個芯片20。剩余的區(qū)906、908、910中的每一個繼而需要額外的20個時鐘周期。這樣，在這個例子中，測試時間占去了80個時鐘周期，并且這樣的量僅僅是為了一個測試。通常在芯片上執(zhí)行幾個測試，而每個測試需要80個時鐘周期。另外，在第一次測試失敗的芯片經(jīng)常在修復后重復該測試，因而需要更多的測試時間?，F(xiàn)在可以理解所需測試時間可以成倍增加的程度。
本發(fā)明的至少一個示例實施方案影響執(zhí)行這樣的一個測試所需的時間。這樣的一個實施方案在圖3中描述，它圖示了作為一測試器的芯片10和DQ 12的一部分的半導體管芯。芯片10包括一存儲器陣列14；一地址鎖存器15，它被配置用于傳送存儲器地址(并且可能更進一步包括一單獨的行地址鎖存器和列地址鎖存器)；一反熔絲組40，基于它的編程狀態(tài)，可以將在存儲器陣列中的一個單元的信號轉(zhuǎn)移給冗余存儲單元42之一；以及輸出電路16。輸出電路16連接到存儲器陣列14和DQ 12上。輸出電路16包含四個晶體管18、20、22和24。P溝道晶體管18和n溝道晶體管20的柵極彼此相連并且被連接到存儲器陣列14上。它們的漏極也彼此相連，并且被連接到DQ 12上。N溝道晶體管22耦合接地以及被耦合到晶體管20上，并且由信號ENABLE驅(qū)動。一互補信號ENABLE*驅(qū)動晶體管24，該晶體管被耦合到電壓源Vcc上以及耦合到晶體管18上。
在一個標準的讀取操作中，ENABLE信號代表一個接通晶體管22的高電壓信號。因而，ENABLE*信號代表一個接通晶體管24的低電壓信號。來自存儲器陣列14中的至少一個單元(被在地址鎖存器15中的地址指定的)的一個數(shù)據(jù)值被傳送給晶體管18和20的柵極，并且一個反相的信號從它們的漏極輸出給DQ12。但是，在本發(fā)明一個示例實施方案下的一測試模式中，ENABLE處于低電壓。因此，晶體管22關閉(將輸出電路16與地隔離)，ENABLE*處于高電壓，并且晶體管24關閉(將輸出電路16與Vcc隔離)。在這種模式中輸出電路16的狀態(tài)已知為“三態(tài)”。然而，來自存儲單元14的數(shù)據(jù)值被傳送給一個片上的比較電路26，在所述示例中該電路是“異或非”門28，它既接收來自存儲器陣列14的數(shù)據(jù)，又接收從測試器的DQ 12中傳送出的數(shù)據(jù)(優(yōu)選的，但并不要求的是來自于DQ 12中的信號首先通過一輸入緩沖器30)。盡管輸出電路16已經(jīng)是三態(tài)，并且數(shù)據(jù)正通過DQ 12傳送給芯片10，假設存儲在芯片10上的數(shù)據(jù)正在被存取，則芯片10被認為是在“讀”的模式中?；凇爱惢蚍恰边\算的真值表，僅當兩個輸入均未能匹配時，“異或非”門28將輸出一個低電壓信號，從而說明與存儲器地址相應的單元中的缺陷。來自“異或非”門的低電壓輸出促使寄存器32存儲由地址鎖存器15傳送的存儲器地址。另外，為了如下文所討論的更進一步的測試，這也是更為優(yōu)選的(即使不要求)，即寄存器32也存儲指示錯誤是否被發(fā)現(xiàn)的一位。為了說明本發(fā)明的其他示例實施方案，這一位將稱為“失敗標記”。
圖2的右邊一欄圖解了使用如上面描述的電路，以比在現(xiàn)有技術中更少的步驟，測試在圖1的測試器900的芯片A-P的示例方法。在現(xiàn)有技術中，一個特定位可以以并行的方式被寫入在區(qū)中每一個芯片。這樣，對芯片A-D的第一地址的寫入可以在相同的時鐘周期中被執(zhí)行，寫入第二、第三和第四地址也可以這樣執(zhí)行。雖然如現(xiàn)有技術那樣，寫入芯片A-D占用同樣數(shù)量的時鐘周期，但是在該示例測試方法中的節(jié)省出現(xiàn)在當芯片進入其“讀”的模式的時候。
與現(xiàn)有技術測試不同的是，測試器的DQ 902不需要連續(xù)地從芯片A-D傳送可能不一致的數(shù)據(jù)。這是因為對芯片存儲數(shù)據(jù)的分析發(fā)生在每一個芯片中。這樣，測試器的DQ 902這時可能被用于將期望存儲在那些芯片上的第一地址中的數(shù)據(jù)傳送給芯片A-D。因為寫入第一地址的數(shù)據(jù)對于芯片A-D是相同的，期望的數(shù)據(jù)也是相同的，并且期望的數(shù)據(jù)可能因此由測試器以并行方式傳送。因此，僅有一個時鐘周期被用于測試在芯片A-D中的第一地址。期望數(shù)據(jù)和從芯片A-D的任一個的第一地址中讀取的數(shù)據(jù)的不匹配暗示了有缺陷的存儲單元。因此，相關芯片的第一地址將被存儲在它的寄存器32中，隨之存入的還有數(shù)據(jù)—比如失敗標記—說明至少一個錯誤已經(jīng)在該芯片上被發(fā)現(xiàn)。
隨后，芯片A-D的第二地址在下一個時鐘周期被讀取，并且與期望數(shù)據(jù)進行比較，然后對于第三和第四地址也是如此，并因此在適當?shù)募拇嫫?2中存儲的失敗地址。因此，該示例測試方法占用八個時鐘周期完成，而在現(xiàn)有技術中是占用二十個時鐘周期來完成。甚至在加入優(yōu)選的步驟以后，即對于可以由片上的比較產(chǎn)生的失敗標記連續(xù)讀取的步驟，與現(xiàn)有技術方法比較，仍能實現(xiàn)時鐘周期的節(jié)省。更為優(yōu)選的是在圖3中的電路以及圖2中的流程用表示一個1或2的等待時間的芯片來實現(xiàn)，其中等待時間表示“讀”命令到達與將被讀取的數(shù)據(jù)的可用性之間的時鐘周期數(shù)的延遲。
另外，應當記住，這是一個相對簡單的例子，即，每一個芯片僅有四個地址而測試器900一次僅能夠測試四個芯片。如在背景技術部分討論的那樣，測試每個擁有上百萬地址的芯片是很常見的，并且一次測試十六個這樣的芯片是很常見的。上面公開的典型方法實施方案中提供的節(jié)省，隨著測試方案增加的復雜性而變得更多。
例如，假定芯片A-P擁有五個地址而不是四個地址，圖4中的表格表示區(qū)904的現(xiàn)有技術的測試將需要五個額外的時鐘周期一個時鐘周期用于向芯片A-D的第五地址中的并行寫入命令；以及四個時鐘周期，每一個被需要從每個芯片A-D的第五地址中讀取。相反，該示例方法可以僅使用兩個額外的時鐘周期一個時鐘周期用于并行的寫入命令，以及一個時鐘周期用于并行的讀取命令。
另一個在圖5的表格中圖解的示例假定五個芯片(每一個有四個地址)而不是四個芯片可以被并行的測試。現(xiàn)有技術的方法將需要另外的四個時鐘周期去從額外部分的四個地址中讀取，而示例方法將僅僅需要一個額外的時鐘周期從額外部分中讀取失敗標記；從芯片E的所有地址中讀取不需要額外的時鐘周期，因為它可以在與從其他芯片中讀取的相同時鐘周期中被執(zhí)行。
因此，現(xiàn)在可以理解，在每個區(qū)的芯片中的增加，區(qū)的數(shù)量、測試的數(shù)量，或者每個芯片位的數(shù)量的增加，導致了在使用本發(fā)明的典型實施方案的測試期間成倍數(shù)量的時鐘周期節(jié)省。這樣的節(jié)省可以導致更短的測試時間，或者允許更多的時間用于其他的測試。事實上，使用本發(fā)明的示例實施方案，由發(fā)明者指導的測試證明了在測試時間上減少了45％。
將要存儲在寄存器32中的失敗地址的優(yōu)選數(shù)量可以基于平衡這樣的關系，即制造盡可能小的芯片與增加能夠記錄在一個測試周期之后所有對應于缺陷單元的地址的可能性。片上測試電路的數(shù)量越大(包括能夠存儲許多失敗地址的大型寄存器和支持邏輯電路)，確保這種能力的可能性就越高。但是，代價就是為此可能需要大量的管芯的空間。相反的，更少量的片上測試電路(包括能夠存儲少量失敗地址的寄存器和更少的支持邏輯電路)，允許更少的管芯的空間，以能夠記錄在一個測試周期之后所有失敗地址的某些能力為代價。這樣的一種平衡已經(jīng)涉及到近期由Micron技術有限公司制造的同步動態(tài)隨機存取存儲器(SDRAM)配件，包括配件型號MT48LC32M4A2(一8兆×4×4組部分)，MT48LC16M8A2(一4兆×8×4組部分)，MT48LC8M16A2(一2兆×16×4組部分)，和MT48LC4M32B2(一1兆×32×4組部分)。這些配件結(jié)合了很多本發(fā)明示例實施方案。測試期間，在這些配件中發(fā)現(xiàn)的失敗單元的分析揭示了90％的失敗芯片可以通過用一冗余列來替換包括至少一個有缺陷單元的僅一列的方式而被完全的修復。因此，這些配件具有同時僅存儲一個單一失敗地址的寄存器(最優(yōu)選的是加入失敗標記)，并且該地址僅是列地址，而無需行地址。從而，芯片上提供了一個相對小的失敗地址寄存器和相關的邏輯電路。更進一步，優(yōu)選的是寄存器存儲最新的失敗地址，清除任何可能已經(jīng)被存儲的前面的地址。
在測試之后，包含有缺陷單元的芯片可以被修復。這樣的芯片將由于在有關芯片的寄存器32中的失敗標記值的存在而被識別。沒有失敗標記的芯片可以繞過這些修復處理，因而允許修復裝置的有限資源提供給需要修復的芯片。
一旦芯片被修復，它們可以經(jīng)歷重復先前的測試?；蛘?，它們以及通過先前測試的芯片可以進行一個不同的測試。這樣，地址和失敗標記值將在測試繼續(xù)之前從修復的芯片的寄存器32中清除，并且測試流程如上描述的那樣進行。更進一步的測試可能暴露一個關于地址的缺陷，其中，作為先前修復的結(jié)果，單元的原始關聯(lián)列已經(jīng)被隔離，有利于冗余的列。在本發(fā)明的一些示例的實施方案中，不希望包括設計為第二個列而將一個冗余的列隔離的電路。這樣，雖然不在本發(fā)明的每一個實施方案中所要求，優(yōu)選的是在某一個示例實施方案中，如果失敗地址已經(jīng)被關聯(lián)到冗余單元，則避免在寄存器32中存儲該失敗地址。在反熔絲組40中的反熔絲的狀態(tài)可以被用于確定情況是不是這樣。然而，如果這樣的錯誤發(fā)生了，則希望以在寄存器32中存儲失敗標記的方式記錄失敗的存在。這樣，如果在測試的末尾，寄存器32存儲一個沒有地址的失敗標記，它說明一個冗余單元失敗，并且該芯片可能因而被處理。
本發(fā)明的示例實施方案通常使用存儲器來適應系統(tǒng)，其中該存儲器可以包括非易失性的、靜態(tài)或者動態(tài)存儲器，以及其中該存儲器可以為一個分離的裝置，具有邏輯嵌入在芯片中，或者與其他部件組合形成芯片上的系統(tǒng)。例如，圖6圖示了一計算機系統(tǒng)32，其中一微處理器34傳送地址、數(shù)據(jù)和控制信號給一包含存儲器的裝置36，比如一個包括但不限于那些如上所述的裝置。一系統(tǒng)時鐘電路38提供時序信號給微處理器34。
本領域技術人員可以理解，雖然為了說明已經(jīng)在上面描述了本發(fā)明的具體實施方案，但是可以進行各種修改，而不脫離本發(fā)明的精神和范圍。例如，上面描述的錯誤檢測方法可能發(fā)生在管芯切割的任何階段，包括但不限于其中芯片的管芯是晶片的一部分的狀態(tài)，與至少一個其他的管芯整合但是從晶片分離，或者與所有其他管芯完全切割開。更進一步，錯誤檢測方法可能發(fā)生在封裝的各個階段，范圍從一個裸露的管芯到完全封裝好的芯片，雖然優(yōu)選的是用一個完全封裝好的芯片執(zhí)行本發(fā)明的測試方法。錯誤檢測方法可以發(fā)生在任何能夠基于它的切割或封裝的狀態(tài)處理芯片的裝置上，包括AMBYX和TERADYNE裝置。錯誤檢測方法可以發(fā)生在測試、探測或者老化(包括冷老化)處理的過程中。關于在存儲一個單一的有缺陷地址的至少一些示例實施方案中的作用，不需要在本發(fā)明的全部示例實施方案下來存儲最后的失敗地址。更合適的是，本發(fā)明包括在它的范圍內(nèi)的實施方案，其中存儲并僅存儲第一失敗地址(如果有的話)。另外，至少一些本發(fā)明的錯誤檢測方法可能用于壓縮或未壓縮數(shù)據(jù)傳輸測試模式。從而，除了在權利要求中所陳述的情況，發(fā)明并不限于此。
權利要求
1.使用外部測試器測試至少一個半導體芯片的方法，包括從所述至少一個半導體芯片上的存儲器陣列中讀取存儲的位；防止所述存儲的位從所述至少一個半導體芯片輸出；允許所述至少一個半導體芯片從所述測試器接收期望的位；并且比較所述存儲的位和所述期望的位。
2.如權利要求1所述的方法，其中所述讀的動作包括從相應的多個半導體芯片中讀取多個存儲的位；所述防止的動作包括防止所述多個存儲的位從所述多個半導體芯片輸出；以及所述允許的動作包括允許所述多個半導體芯片同時從所述測試器接收期望的位。
3.如權利要求2所述的方法，進一步包括保存與片上的寄存器中所述存儲的位相應的地址，以響應所述存儲的位沒有與所述期望的位匹配。
4.如權利要求3所述的方法，其中所述比較的動作進一步包括比較所述存儲的位與所述期望的位，并且其中所述存儲的位與所述期望的位匹配的失敗導致將一與所述地址關聯(lián)的存儲單元替換為一冗余存儲單元，并且將至少一個其他的有一鄰近地址的存儲單元替換為至少一個其他的冗余存儲單元。
5.如權利要求4所述的方法，其中所述比較所述存儲的位與所述期望的位的動作包括，在所述至少一個半導體芯片上比較所述存儲的位與所述期望的位。
6.如權利要求5所述的方法，其中所述防止所述存儲的位從所述至少一個半導體芯片輸出的步驟包括，使所述至少一個半導體芯片的輸出電路具有三態(tài)。
7.如權利要求6所述的方法，其中所述使所述至少一個半導體芯片的輸出電路具有三態(tài)的動作包括，將所述輸出電路與通常恒定的正電壓源隔離以及與地隔離。
8.如權利要求7所述的方法，進一步包括在所述從存儲器陣列中讀取存儲的位的動作之前，將來自所述測試器的測試位寫入所述多個半導體芯片中；并且在所述多個半導體芯片上將所述測試位保存為所述存儲的位。
9.如權利要求8所述的方法，進一步包括，在所述替換存儲單元的動作之后，將來自于所述測試器的所述測試位重寫到所述多個半導體芯片中。
10.處理在半導體管芯上的失敗存儲單元的方法，包括在所述半導體管芯上提供寄存器，其中所述寄存器被配置為避免在任何時間存儲多個地址；并且在所述寄存器中存儲第一存儲器地址，其中所述第一存儲器地址對應于第一失敗存儲單元。
11.如權利要求10所述的方法，進一步包括，在所述寄存器中存儲第二存儲器地址以替代所述第一存儲器地址，以響應第二失敗存儲單元的檢測，其中所述第二存儲器地址對應于所述第二失敗存儲單元。
12.如權利要求11所述的方法，其中所述存儲第一存儲器地址的動作包括存儲所述第一失敗存儲單元的第一列地址；并且拒絕存儲所述第一失敗存儲單元的第一行地址。
13.如權利要求12所述的方法，其中所述提供寄存器的動作包括提供寄存器配置用于存儲指示至少一個失敗存儲單元的存在的數(shù)據(jù)；以及至多一個存儲器地址。
14.如權利要求13所述的方法，其中提供寄存器的動作包括提供寄存器配置用于存儲單個位，該單個位指示至少一個失敗存儲單元的存在。
15.如權利要求14所述的方法，進一步包括將有關存儲在所述寄存器中的列地址的信號從存儲單元的第一列重新路由到存儲單元的冗余列上。
16.如權利要求15所述的方法，進一步包括在所述重新路由的動作之后，測試所述半導體管芯。
17.如權利要求16所述的方法，進一步包括在所述重新路由的動作之前測試所述半導體管芯，其中所述的在所述重新路由的動作之前測試所述半導體管芯的動作被配置為識別所述第一失敗存儲單元。
18.一種修復在半導體芯片上的存儲器區(qū)的方法將至少一個有缺陷的存儲單元替換為至少一個冗余存儲單元；并且將至少一個沒有缺陷的存儲單元替換為至少一個附加的冗余存儲單元，其中所述至少一個沒有缺陷的存儲單元與所述至少一個有缺陷的存儲單元相關；其中所述替換至少一個有缺陷的存儲單元和替換至少一個沒有缺陷的存儲單元的動作使用被指定為修復在所述半導體芯片上的所述存儲器區(qū)的所有冗余存儲單元。
19.如權利要求18所述的方法，其中所述替換至少一個沒有缺陷的存儲單元的動作包括，將共享公用導線的至少一個沒有缺陷的存儲單元替換為所述至少一個有缺陷的存儲單元。
20.如權利要求19所述的方法，其中所述替換至少一個沒有缺陷的存儲單元的動作包括將共享公用列地址的至少一個沒有缺陷的存儲單元替換為所述至少一個有缺陷的存儲單元。
21.如權利要求20所述的方法，進一步包括提供存在有缺陷存儲單元的指示，其中所述提供指示的動作包括，在所述半導體芯片上的寄存器中存儲特定的值。
22.如權利要求21所述的方法，其中所述寄存器被配置為存儲所述公用列地址；并且其中所述公用列地址和所述值填充所述寄存器。
23.如權利要求22所述的方法，其中所述存儲特定的值的動作是響應包括從所述存儲器區(qū)中讀取的數(shù)據(jù)和從外部測試裝置中傳送的期望數(shù)據(jù)的片上比較的測試，其中從所述存儲器區(qū)中讀取的所述數(shù)據(jù)和所述期望的數(shù)據(jù)不匹配。
24.用于輔助測試存儲器芯片的過程，包括確定所述存儲器芯片是否已被修復；響應所述存儲器芯片已經(jīng)被修復，執(zhí)行第一測試；并且響應所述存儲器芯片尚未被修復，在先執(zhí)行所述第一測試。
25.如權利要求24所述的過程，進一步包括在所述存儲器芯片上執(zhí)行第二測試，其中所述第二測試的失敗導致修復所述存儲器芯片上的地址，以響應所述先前沒有被修復的所述地址。
26.如權利要求25所述的過程，其中所述過程進一步包括在所述存儲器芯片上執(zhí)行所述第一測試；修復所述存儲器芯片以響應所述第一測試的失敗；以及至少臨時抑制修復所述存儲器芯片，以響應通過所述第一測試。
27.如權利要求26所述的過程，進一步包括在所述第一測試期間，在寄存器中存儲由所述第一測試產(chǎn)生的所有失敗地址；在所述寄存器中存儲所述由失敗地址的存在而產(chǎn)生的失敗標記；并且在所述第一測試結(jié)束時，在所述寄存器中僅存儲由所述第一測試產(chǎn)生的所有失敗地址中的最新的失敗地址。
28.如權利要求27所述的過程，其中所述第一測試被配置用于將至多一列存儲單元替換為存儲單元的一冗余列；并且將至少一列存儲單元替換為存儲單元的一冗余列，以響應在所述第一測試的第一周期內(nèi)檢測到至少一個有缺陷的單元。
29.一種處理與具有失敗測試的存儲單元相關的地址的方法，包括在寄存器中存儲所述地址，以響應所述存儲單元為非冗余存儲單元；并且從所述寄存器中清除任何其他地址，以響應所述存儲動作。
30.如權利要求29所述的方法，進一步包括，抑制存儲所述地址，以響應所述存儲單元為冗余存儲單元。
31.如權利要求30所述的方法，進一步包括，在所述寄存器中存儲失敗標記，不管所述存儲單元是冗余的還是非冗余的存儲單元。
32.如權利要求31所述的方法，進一步包括，在開始后來的測試之前從所述寄存器中清除所述地址和所述失敗標記。
33.一種處理具有包括主存儲單元和冗余存儲單元的存儲單元的半導體管芯的方法，所述方法包括檢驗所述半導體管芯的至少一個有缺陷的存儲單元；在所述管芯上的寄存器中一次存儲至多一個地址，其中所述地址對應于所述檢驗動作期間識別的有缺陷的主存儲單元的列地址；并且將所有具有與存儲在所述寄存器中的一個列地址匹配的列地址的主存儲單元替換為冗余存儲單元。
34.如權利要求33所述的方法，其中所述檢驗的動作包括，當所述半導體管芯處在選自以下狀態(tài)組成的組中的切割狀態(tài)時檢驗所述半導體管芯所述管芯作為晶片的一部分、所述管芯與至少一個其它管芯集成在一起而與晶片分離，以及所述管芯是與所有其他管芯完全切割開。
35.如權利要求33所述的方法，其中所述檢驗的動作包括，當所述半導體管芯顯示了從裸露的管芯到完全封裝的芯片的部件的封裝狀態(tài)時，檢驗所述半導體管芯。
36.如權利要求33所述的方法，其中所述檢驗的動作包括使用包括AMBYX裝置和TERADYNE裝置的選擇來檢驗所述半導體管芯。
37.如權利要求33所述的方法，其中所述檢驗的動作包括，在所述管芯上執(zhí)行處理，其中所述處理是從包含測試、探測、冷老化和非冷老化處理的組中選擇的。
38.如權利要求33所述的方法，其中所述替換的動作包括將所有具有與存儲在所述寄存器中的最后列地址匹配的列地址的主存儲單元替換為冗余存儲單元。
39.如權利要求33所述的方法，其中所述替換的動作包括將所有具有與存儲在所述寄存器中的第一列地址匹配的列地址的主存儲單元替換為冗余存儲單元。
40.如權利要求33所述的方法，其中所述檢驗的動作包括使用一種從包含壓縮模式和未壓縮模式的組中選擇的模式來傳送數(shù)據(jù)給所述半導體管芯。
41.如權利要求33所述的方法，其中所述檢驗的動作包括檢驗顯示從包含1的等待時間和2的等待時間的組中選擇的等待時間的管芯。
42.一種用于包括存儲器陣列和地址鎖存器的半導體芯片的電路，其中所述的芯片被配置為與測試器的終端電通信，所述電路包括所述半導體芯片上的比較器，所述比較器耦合到所述存儲器陣列和所述測試器的所述終端上，其中所述的比較器被配置用于接收來自于所述存儲器陣列的第一數(shù)據(jù)值和來自于所述終端的第二數(shù)據(jù)值，并且被進一步配置用于在所述第一和第二數(shù)據(jù)值之間缺少同一性的基礎上傳送信號。
43.如權利要求42所述的電路，進一步包括耦合到所述地址鎖存器和所述比較器的寄存器，其中所述第一數(shù)據(jù)值與由所述地址鎖存器傳送的地址關聯(lián)，并且其中所述的寄存器被配置用于存儲所述地址，以響應接收來自于所述比較器的信號。
44.如權利要求43所述的電路，其中所述的寄存器被配置用于同時存儲少于兩個地址。
45.如權利要求44所述的電路，其中所述的寄存器被配置用于優(yōu)選存儲對應于所述信號更遲傳送的更遲地址，勝過存儲對應于所述信號在先傳送的在先地址。
46.如權利要求45所述的電路，其中所述的寄存器還被配置用于存儲至少一位來指示接收所述信號。
47.如權利要求45所述的電路，進一步包括輸出電路，其包括耦合到所述存儲器陣列的反相器；第一晶體管，電插入所述反相器和正電壓源之間，并被配置為在對于所述半導體芯片的測試模式期間關斷；以及第二晶體管，電插入所述反相器和地之間，并被配置為在所述測試模式期間關斷。
48.如權利要求47所述的電路，進一步包括一電插入所述終端和所述比較器之間的緩沖器。
49.如權利要求48所述的電路，其中所述的比較器包括“異或非”門。
50.一種計算機系統(tǒng)，包括微處理器邏輯；耦合到所述微處理器邏輯的存儲器；耦合到所述存儲器的輸出電路，其與所述存儲器位于公用芯片上，并被配置用于在測試讀模式期間不啟動；在所述芯片上的多個冗余存儲單元；在所述芯片上的寄存器，其尺寸大小適于存儲失敗標記位和單個列地址；以及在所述芯片上的比較電路，被配置用于接收來自于外部測試器的第一位以及從來自于所述存儲器的存儲單元和來自于所述的多個冗余存儲單元的冗余存儲單元的選擇的第二位，所述比較電路進一步配置用于響應所述第一和第二位匹配失敗而用信號通知所述寄存器。
51.如權利要求50所述的系統(tǒng)，進一步包括反熔絲組，其被配置用于將對于與有缺陷單元共享列地址的所述存儲器中的任何存儲單元的電傳送轉(zhuǎn)向至冗余存儲單元。
52.如權利要求51所述的系統(tǒng)，其中所述的存儲器包括從包含非易失性、靜態(tài)、和動態(tài)存儲器的組中的選擇。
53.如權利要求52所述的系統(tǒng)，其中所述的存儲器包括從包含分離存儲裝置、具有邏輯的芯片中的嵌入存儲器，以及在芯片上的系統(tǒng)中的多個組件中的一個的組中的選擇。
全文摘要
本發(fā)明的優(yōu)選的示例實施方案涉及存儲器測試過程，其中在芯片上提供電路，以允許存儲的數(shù)據(jù)和期望的數(shù)據(jù)片上比較。該片上比較允許測試器以并行的方式傳送期望的數(shù)據(jù)給多個芯片。在優(yōu)選的實施方案中，在片上寄存器中一次存儲與失敗存儲單元相應的至多一個地址——僅有一個列地址——，其中每一個較早的失敗地址被從寄存器中清除，以有利于后續(xù)的失敗地址。另一個位——“失敗標記”——被存儲在寄存器中以表明失敗已發(fā)生。如果在芯片上存在失敗標記，該芯片以將列地址電關聯(lián)到冗余存儲單元，而不是原始的存儲單元上的方式被修復。隨后，芯片的寄存器可以被清空并且測試得以繼續(xù)。優(yōu)選的是寄存器和相關的邏輯電路被配置用于避免存儲已經(jīng)關聯(lián)到冗余存儲單元的地址，即使該冗余單元已經(jīng)失敗。
文檔編號G11C11/401GK1509479SQ02809883
公開日2004年6月30日 申請日期2002年3月11日 優(yōu)先權日2001年3月15日
發(fā)明者T·B·考勒斯, T B 考勒斯 申請人:微米技術有限公司