專利名稱：擦除后自動(dòng)編程擾亂(apde)期間提高效率的快閃存儲(chǔ)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及電可擦除及可編程存儲(chǔ)裝置的快閃存儲(chǔ)單元(flashmemory cells)，特別是，具有連結(jié)至源極的電阻或連結(jié)至源極的正電壓及連結(jié)至基板或p井(p-well)的負(fù)電壓的快閃存儲(chǔ)單元的陣列，以提高擦除后自動(dòng)編程擾亂(Automatic Program Disturb after Erase/APDE)處理期間或編程處理期間的效率。
背景技術(shù)：
一種類型的可編程存儲(chǔ)單元通常指快閃存儲(chǔ)單元。此類型快閃存儲(chǔ)單元的構(gòu)造包括形成于硅基板內(nèi)的源極和漏極。另一種類型快閃存儲(chǔ)單元的構(gòu)造包括形成于硅基板的井區(qū)(well)內(nèi)的源極和漏極。此快閃存儲(chǔ)單元包括形成于硅基板上的堆棧閘極構(gòu)造。堆棧閘極構(gòu)造底下的硅基板區(qū)域?yàn)橐阎目扉W存儲(chǔ)單元的溝道區(qū)(channel region)。
此快閃存儲(chǔ)單元的堆棧閘極構(gòu)造包括一對(duì)由氧化層(oxide layers)隔開(kāi)的多晶硅構(gòu)造。一種多晶硅構(gòu)造的功能為做為快閃存儲(chǔ)單元的浮動(dòng)閘極(floating gate)，及另一種多晶硅構(gòu)造的功能為做為快閃存儲(chǔ)單元的控制閘極(control gate)。將浮動(dòng)閘極和硅基板隔開(kāi)的氧化層通常參考為隧道氧化層(tunnel oxide layer)。
先前快閃存儲(chǔ)單元上的編程操作為在快閃存儲(chǔ)單元的漏極施加相對(duì)大的恒定電壓，同時(shí)以更大的電壓施加至控制閘極。在編程操作期間，快閃存儲(chǔ)單元的源極和p-井或基板相對(duì)于施加至控制閘極和漏極的電壓為維持在或接近接地(ground level)。
施加于漏極和源極間相當(dāng)高的電壓勢(shì)導(dǎo)致電子從源極流經(jīng)通道區(qū)而至漏極。流動(dòng)于源極和漏極之間的電子在靠近漏極處能達(dá)到相當(dāng)高的動(dòng)能。此外，施加至控制閘極的高恒定電壓在編程操作開(kāi)始時(shí)升高浮動(dòng)閘極的電壓至相當(dāng)高的程度，因此編程的結(jié)果是在存儲(chǔ)單元內(nèi)有相當(dāng)高的編程電流。在這些條件下，溝道區(qū)內(nèi)的電子有足夠的動(dòng)能通過(guò)隧道氧化層而遷移至浮動(dòng)閘極上。此現(xiàn)象稱之為熱載子編程(hotcarrier programming)或熱載子注入(hot carrier injection)。成功的編程操作必需注入足夠數(shù)目的電子于浮動(dòng)閘極上以達(dá)到快閃存儲(chǔ)單元所需的臨界電壓(threshold voltage)。此臨界電壓為快閃存儲(chǔ)單元在讀取操作過(guò)程中經(jīng)由溝道區(qū)導(dǎo)電所必需施加至快閃存儲(chǔ)單元的控制閘極的電壓。編程操作的時(shí)間視電子注入浮動(dòng)閘極上的速度而定。應(yīng)注意，注入的速度越慢，到達(dá)所欲臨界電壓的編程的時(shí)間就越長(zhǎng)。
微電子快閃或塊擦除電可擦式可編程只讀存儲(chǔ)器(Flash EEPROM)包括可獨(dú)立編程和讀取的存儲(chǔ)單元陣列。通過(guò)省略能獨(dú)立擦除存儲(chǔ)單元的已知選擇晶體管而減小存儲(chǔ)單元的存儲(chǔ)器的體積。結(jié)果是，全部的存儲(chǔ)單元必需以整塊的方式擦除。
此類的閃存裝置包括個(gè)別的金屬氧化物半導(dǎo)體(MOS)場(chǎng)效應(yīng)晶體管(FET)存儲(chǔ)單元。各場(chǎng)效應(yīng)晶體管包括源極；漏極；浮動(dòng)閘極；和控制閘極，施加不同的電壓以二進(jìn)制1或0的電壓以編程存儲(chǔ)單元、讀取存儲(chǔ)單元、或以整塊的方式擦除全部的存儲(chǔ)單元。
存儲(chǔ)單元連接至陣列的行與列，并且一行中的存儲(chǔ)單元的控制閘極連接至各自的字線(wordline)，以及一列中的存儲(chǔ)單元的漏極連接至各自的位線(bitline)。存儲(chǔ)單元的源極連接在一起。此配置為已知的非或門(mén)存儲(chǔ)器(NOR memory)構(gòu)造。
存儲(chǔ)單元可施加如下的編程電壓而編程控制閘極施加8至10伏特的電壓，漏極施加4至5.5伏特的電壓，將源極接地以及將基板或p-井接地。如上所述，此電壓可導(dǎo)致熱電子從漏極的耗盡區(qū)域(depletionregion)注入浮動(dòng)閘極。在移除編程電壓之后，在浮動(dòng)閘極內(nèi)捕捉注入的電子并在其中產(chǎn)生負(fù)電荷而使存儲(chǔ)單元的臨界電壓增加約4伏特以上。
在通道熱電子編程中，靠近漏極接合處的側(cè)電場(chǎng)產(chǎn)生的熱電子注入浮動(dòng)閘極。如上所述，溝道熱電子操作的典型操作電壓為VD＝4.0至5.5V，VG＝8至10V，VS至0V和Vsub至0V。短溝道非或門(mén)閃存陣列的溝道熱電子編程限制之一為當(dāng)高漏極電壓施加至位線時(shí)，共享相同位線的未選擇存儲(chǔ)單元開(kāi)始漏電流。此漏電流Id緣自于短溝道裝置內(nèi)的漏極導(dǎo)致屏障降低(drain induced barrier lowering，DIBL)效應(yīng)。結(jié)合來(lái)自未選擇存儲(chǔ)單元的大量漏電流和來(lái)自選擇的編程存儲(chǔ)單元的編程電流，而導(dǎo)致裝置在編程操作期間產(chǎn)生無(wú)法接受的過(guò)高總編程電流。
因此，需要一種可減少或消除未選擇存儲(chǔ)單元的漏電流而不降低已編程的選擇位的編程速度的編程方法。
在快閃存儲(chǔ)單元的編程或擦除操作期間，電荷載體分別注入或送出快閃存儲(chǔ)單元的浮動(dòng)閘極構(gòu)造。浮動(dòng)閘極構(gòu)造內(nèi)電荷載體數(shù)量的改變會(huì)改變快閃存儲(chǔ)單元的臨界電壓，此為閃存技術(shù)領(lǐng)域中的普通技術(shù)人員所熟知。例如，當(dāng)電子為注入N-溝道快閃存儲(chǔ)單元的浮動(dòng)閘極構(gòu)造內(nèi)的電荷載體時(shí)，臨界電壓會(huì)增加?；蛘?，當(dāng)電子為從浮動(dòng)閘極構(gòu)造送出的電荷載體時(shí)，臨界電壓會(huì)降低。此兩種狀況用于快閃存儲(chǔ)單元內(nèi)儲(chǔ)存數(shù)字?jǐn)?shù)據(jù)的兩種狀態(tài)，此為電子領(lǐng)域中的普通技術(shù)人員所熟知。
在擦除快閃存儲(chǔ)單元陣列的快閃存儲(chǔ)單元的期間，例如電子的電荷載體從各個(gè)快閃存儲(chǔ)單元的各別浮動(dòng)閘極構(gòu)造中抽出，而降低各個(gè)快閃存儲(chǔ)單元的臨界電壓。一般，在此擦除的過(guò)程中，以相同的偏差電壓施加在陣列的各個(gè)快閃存儲(chǔ)單元終端。然而，由于各個(gè)快閃存儲(chǔ)單元的構(gòu)造上的差異，在擦除過(guò)程后會(huì)導(dǎo)致整個(gè)快閃存儲(chǔ)單元的臨界電壓的差異，此為閃存技術(shù)領(lǐng)域中的普通技術(shù)人員所熟知。因此，一些陣列中“過(guò)度擦除”的快閃存儲(chǔ)單元會(huì)產(chǎn)生較預(yù)期為低的臨界電壓。臨界電壓較低的快閃存儲(chǔ)單元會(huì)導(dǎo)致較高的漏電流。
擦除后自動(dòng)編程擾亂(Automatic Program Disturb after Erase，APDE)處理可修正過(guò)度擦除的快閃存儲(chǔ)單元，此為閃存技術(shù)領(lǐng)域中的普通技術(shù)人員所熟知。在APDE處理期間，在擦除過(guò)程之后有足夠的電荷載體，例如電子，注入各個(gè)快閃存儲(chǔ)單元陣列的浮動(dòng)閘極構(gòu)造內(nèi)，以回復(fù)過(guò)度擦除的快閃存儲(chǔ)單元的臨界電壓。
圖11為具有512行的快閃存儲(chǔ)單元陣列中的一列的電路圖說(shuō)明。第一快閃存儲(chǔ)單元252代表在512個(gè)快閃存儲(chǔ)單元中的該列內(nèi)的一個(gè)快閃存儲(chǔ)單元，以及第二快閃存儲(chǔ)單元254代表平行連結(jié)到該512個(gè)快閃存儲(chǔ)單元列中的其它511個(gè)快閃存儲(chǔ)單元。電阻258代表通過(guò)連結(jié)于位線和快閃存儲(chǔ)單元列的漏極終端之間的晶體管的有效電阻。源極電阻260連結(jié)至快閃存儲(chǔ)單元的源極。列的各個(gè)快閃存儲(chǔ)單元的源極終端一起連結(jié)，并且連接至各自的源極電阻。
在APDE處理期間，由位線電壓源262提供約5伏特位線APDE電壓以施加至連結(jié)至列中512個(gè)快閃存儲(chǔ)單元的各個(gè)漏極終端的位線。此外，由控制閘極電壓源264提供約0.5伏特控制閘極APDE電壓以施加至列中512個(gè)快閃存儲(chǔ)單元的各個(gè)控制閘極終端上。此外，在APDE處理時(shí)，源極電阻260連結(jié)至各個(gè)快閃存儲(chǔ)單元的源極和接地節(jié)點(diǎn)256之間。此外，在已知的技術(shù)中，在列中512個(gè)快閃存儲(chǔ)單元的各個(gè)基板或p-井終端連結(jié)至在APDE處理期間具有約0伏特的接地節(jié)點(diǎn)256。當(dāng)快閃存儲(chǔ)單元包括N-溝道快閃存儲(chǔ)單元時(shí)，基板為p-井摻有P-型摻質(zhì)(P-type dopant)。
參考圖11，將該類偏壓在預(yù)設(shè)期間內(nèi)施加至512個(gè)快閃存儲(chǔ)單元列，以注入特定量例如電子的電荷載體于各個(gè)快閃存儲(chǔ)單元的浮動(dòng)閘極構(gòu)造內(nèi)，以增加512個(gè)快閃存儲(chǔ)單元列中的各個(gè)快閃存儲(chǔ)單元的臨界電壓?？扉W存儲(chǔ)單元的臨界電壓越高，通過(guò)快閃存儲(chǔ)單元的漏電流就越少。該階段期間提供偏壓的APDE處理，在閃存的技術(shù)領(lǐng)域內(nèi)稱之為“APD”時(shí)間。
進(jìn)一步參考圖11，第一快閃存儲(chǔ)單元252代表512個(gè)快閃存儲(chǔ)單元列的一個(gè)快閃存儲(chǔ)單元，具有最快的臨界電壓增加速度以在最短期間內(nèi)維持所需臨界電壓?？扉W存儲(chǔ)單元252達(dá)到所需臨界電壓的時(shí)間受快閃存儲(chǔ)單元列內(nèi)的其它511個(gè)快閃存儲(chǔ)單元254的漏電流Ileak的影響。
此漏電流會(huì)造成不利影響，因?yàn)槁╇娏髟诹鹘?jīng)連結(jié)至快閃存儲(chǔ)單元的漏極和源極終端的電阻258和260時(shí)會(huì)降低橫跨快閃存儲(chǔ)單元的漏極和源極終端的電壓。橫跨漏極和源極終端電壓的降低會(huì)使電荷載體注入快閃存儲(chǔ)單元的浮動(dòng)閘極構(gòu)造內(nèi)的速度降低而降低APDE處理的效率。
由于漏極導(dǎo)致屏障降低效應(yīng)(DIBL，Drain Induced BarrierLowering)，漏電流Ileak的程度對(duì)只有數(shù)百納米(nm)尺度的快閃存儲(chǔ)單元特別靈敏。例如，當(dāng)快閃存儲(chǔ)單元的溝道長(zhǎng)度小于約0.22fm時(shí)，DIBL電壓在快閃存儲(chǔ)單元的漏極的改變可能大于約0.6伏特。較小的快閃存儲(chǔ)單元除了有較高的漏電流Ileak之外，縮小快閃存儲(chǔ)單元尺寸的目的為進(jìn)一步加強(qiáng)速度性能和減小集成電路(IC)占用面積，此為閃存技術(shù)領(lǐng)域中的普通技術(shù)人員所熟知。
施加較長(zhǎng)時(shí)間的APDE處理偏壓(即較高的APD時(shí)間)，可確?？扉W存儲(chǔ)單元列有較高的平均臨界電壓而減少漏電流。在每個(gè)APDE處理的循環(huán)中利用預(yù)設(shè)的APD時(shí)間，可使流經(jīng)快閃存儲(chǔ)單元列的漏電流降低至可被接受的程度。然而，較高的APD時(shí)間不利于減慢閃存陣列的擦除循環(huán)。
因此，在APDE處理期間需要可將APD時(shí)間減至最少而使流經(jīng)快閃存儲(chǔ)單元列的漏電流達(dá)到可接受程度的作用機(jī)制。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明的一般實(shí)施例為以源極電阻或正電壓連結(jié)至快閃存儲(chǔ)單元的源極，以及負(fù)偏壓施加至快閃存儲(chǔ)單元的基板或p-井，而在編程和/或擦除后自動(dòng)編程擾亂(APDE)處理期間加強(qiáng)效率。
在本發(fā)明的一個(gè)實(shí)施例中，多個(gè)快閃存儲(chǔ)單元的陣列形成于行和列之中，并且快閃存儲(chǔ)單元位于每個(gè)列與行的交接處。各個(gè)快閃存儲(chǔ)單元具有形成于基板上的控制閘極和浮動(dòng)閘極，以及各個(gè)快閃存儲(chǔ)單元具有形成于基板內(nèi)的源極和漏極。列內(nèi)的快閃存儲(chǔ)單元的各個(gè)漏極一起連結(jié)成為共同位線終端。此外，列內(nèi)的快閃存儲(chǔ)單元的各個(gè)源極一起連結(jié)成為共同源極終端。此外，列內(nèi)的快閃存儲(chǔ)單元的各個(gè)基板一起連結(jié)成為共同基板終端。
在編程快閃存儲(chǔ)裝置的系統(tǒng)和方法中，選擇多個(gè)快閃存儲(chǔ)單元的陣列的快閃存儲(chǔ)單元以進(jìn)行編程。在選擇的快閃存儲(chǔ)單元的控制閘極施加控制閘極編程電壓，以及經(jīng)由連接至選擇的快閃存儲(chǔ)單元漏極的共同位線終端施加位線編程電壓至選擇的快閃存儲(chǔ)單元的漏極。源極電阻連結(jié)至連接至選擇的快閃存儲(chǔ)單元源極的共同源極終端。施加基板編程電壓至選擇的快閃存儲(chǔ)單元的基板或p-井，該基板編程電壓為負(fù)電壓。
根據(jù)本發(fā)明的一個(gè)實(shí)施例，本發(fā)明特別有利于當(dāng)快閃存儲(chǔ)單元含N-溝道場(chǎng)效應(yīng)晶體管時(shí)，當(dāng)施加在選擇的快閃存儲(chǔ)單元的基板上的基板編程電壓在約負(fù)3伏特至約負(fù)0.5伏特范圍內(nèi)時(shí)，以及當(dāng)源極電阻在約2千歐姆(kilo-ohms)至約50千歐姆范圍內(nèi)時(shí)，以及當(dāng)漏極電壓大于4.0伏特時(shí)。
根據(jù)本發(fā)明另一實(shí)施例，在快閃存儲(chǔ)裝置中進(jìn)行擦除后自動(dòng)編程擾亂(APDE)處理的系統(tǒng)和方法中，選擇多個(gè)快閃存儲(chǔ)單元的陣列的列快閃存儲(chǔ)單元進(jìn)行擦除修正(erase-corrected)。在選擇的列快閃存儲(chǔ)單元的各個(gè)快閃存儲(chǔ)單元的各自控制閘極施加控制閘極APDE電壓。在對(duì)應(yīng)于選擇的列的快閃存儲(chǔ)單元的共同位線終端施加位線APDE電壓。源極電阻連結(jié)至對(duì)應(yīng)于選擇的列的快閃存儲(chǔ)單元的共同位線終端。在對(duì)應(yīng)于選擇的列的快閃存儲(chǔ)單元的共同基板或p-井終端施加基板APDE電壓，該基板APDE電壓為負(fù)電壓。
根據(jù)本發(fā)明的又一實(shí)施例，在快閃存儲(chǔ)裝置中進(jìn)行擦除后自動(dòng)編程擾亂(APDE)處理的另一系統(tǒng)和方法中，選擇多個(gè)快閃存儲(chǔ)單元的陣列的列快閃存儲(chǔ)單元進(jìn)行擦除修正。在選擇的列快閃存儲(chǔ)單元的各個(gè)快閃存儲(chǔ)單元的各自控制閘極施加控制閘極APDE電壓。在對(duì)應(yīng)于選擇的列的快閃存儲(chǔ)單元的共同位線終端施加位線APDE電壓。在對(duì)應(yīng)于選擇的列的快閃存儲(chǔ)單元的共同源極終端施加源極APDE電壓。在對(duì)應(yīng)于選擇的列的快閃存儲(chǔ)單元的共同基板或p-井終端施加基板APDE電壓，該基板APDE電壓為負(fù)電壓。
本發(fā)明特別有利于當(dāng)APDE處理期間在自偏差構(gòu)造(self-biasingconfiguration)中，將各個(gè)快閃存儲(chǔ)單元的源極連結(jié)至控制閘極，而使控制閘極APDE電壓不施加至快閃存儲(chǔ)單元的選擇的列的各個(gè)快閃存儲(chǔ)單元的各自控制閘極。
此方法中，在編程或APDE處理期間形成于源極電阻的電壓或施加至快閃存儲(chǔ)單元的源極的源極電壓可將通過(guò)快閃存儲(chǔ)單元列的漏電流減至最少。在另一方面，在編程或APDE處理期間，負(fù)的基板或p-井電壓可加強(qiáng)快閃存儲(chǔ)單元列的溝道內(nèi)的側(cè)向電場(chǎng)以加強(qiáng)快閃存儲(chǔ)單元的速度性能。
為讓本發(fā)明的上述和其它特征和優(yōu)點(diǎn)能更明顯易懂，本發(fā)明將配合附圖在以下做詳細(xì)說(shuō)明。


圖1A為快閃電可擦式可編程只讀存儲(chǔ)裝置的簡(jiǎn)化電路示意圖；圖1B為類似圖1A的快閃電可擦式可編程只讀存儲(chǔ)裝置，但其具有配置于兩頁(yè)、塊或群組內(nèi)的存儲(chǔ)單元；圖2為根據(jù)已知技術(shù)方法說(shuō)明在編程結(jié)構(gòu)內(nèi)的個(gè)別快閃存儲(chǔ)單元的組件；圖3為根據(jù)已知編程技術(shù)方法在編程操作期間在快閃電可擦式可編程只讀存儲(chǔ)裝置的存儲(chǔ)單元的列產(chǎn)生漏電流的簡(jiǎn)化電路示意圖；圖4為根據(jù)本發(fā)明說(shuō)明在編程結(jié)構(gòu)內(nèi)的個(gè)別快閃存儲(chǔ)單元的組件；圖5為根據(jù)本發(fā)明的編程方法說(shuō)明在編程操作期間快閃電可擦式可編程只讀存儲(chǔ)裝置的存儲(chǔ)單元的列的位線電流的簡(jiǎn)化電路示意圖；圖6、7和8說(shuō)明利用本發(fā)明的編程方法的有效性，其中；圖6說(shuō)明決定圖7和圖8中的數(shù)值的測(cè)量方法；圖7顯示隨著VS和Ileakage和常數(shù)Vd的變化，存儲(chǔ)單元Vt@Vt＝1uA和編程時(shí)間的關(guān)系；圖8顯示根據(jù)本發(fā)明在編程的操作期間施加至存儲(chǔ)單元的不同基板偏壓的影響；圖9顯示用于基板偏壓Vb＝-1V的操作窗口(operating window)；圖10顯示根據(jù)本發(fā)明實(shí)施例的快閃存儲(chǔ)單元列的簡(jiǎn)化電路圖，其說(shuō)明編程操作期間的位線電流具有連結(jié)至源極的源極電阻以及具有施加至快閃存儲(chǔ)單元列的各個(gè)快閃存儲(chǔ)單元的基板或p井的負(fù)電壓；圖11顯示根據(jù)已知技術(shù)的快閃存儲(chǔ)單元列的各快閃存儲(chǔ)單元的簡(jiǎn)化電路圖，其說(shuō)明擦除后自動(dòng)編程擾亂操作期間的位線電流具有連結(jié)至源極的源極電阻以及接地節(jié)點(diǎn)連結(jié)至快閃存儲(chǔ)單元列的各個(gè)快閃存儲(chǔ)單元的基板或p井；圖12顯示根據(jù)本發(fā)明實(shí)施例的快閃存儲(chǔ)單元列的簡(jiǎn)化電路圖，其說(shuō)明擦除后自動(dòng)編程擾亂操作期間的位線電流具有連結(jié)至源極的源極電阻以及具有施加至連結(jié)至自偏差構(gòu)造中的快閃存儲(chǔ)單元列的各個(gè)快閃存儲(chǔ)單元的基板或p井的負(fù)電壓；圖13顯示根據(jù)本發(fā)明實(shí)施例的快閃存儲(chǔ)單元列的簡(jiǎn)化電路圖，其說(shuō)明擦除后自動(dòng)編程擾亂操作期間的位線電流具有連結(jié)至源極的源極電阻以及施加至快閃存儲(chǔ)單元列的各個(gè)快閃存儲(chǔ)單元的基板或p井的負(fù)電壓、和施加至快閃存儲(chǔ)單元列的各個(gè)快閃存儲(chǔ)單元的控制閘極的APDE電壓；圖14顯示圖12的快閃存儲(chǔ)單元列于約90℃的操作溫度下位線的漏電流對(duì)自動(dòng)編程擾亂時(shí)間的曲線圖；圖15顯示圖12的快閃存儲(chǔ)單元列于約150℃的操作溫度下位線的漏電流對(duì)自動(dòng)編程擾亂時(shí)間的曲線圖；圖16顯示圖12的快閃存儲(chǔ)單元列于不同的操作溫度和在不同的源極電阻和基板電壓之組合下，位線電流在自動(dòng)編程擾亂操作期間的數(shù)據(jù)表格；圖17顯示根據(jù)本發(fā)明實(shí)施例的快閃存儲(chǔ)單元列的簡(jiǎn)化電路圖，其說(shuō)明擦除后自動(dòng)編程擾亂操作期間的位線電流具有施加至在自偏差構(gòu)造中的快閃存儲(chǔ)單元列的各個(gè)快閃存儲(chǔ)單元的源極之正電壓以及施加在自偏差構(gòu)造中的快閃存儲(chǔ)單元列的各個(gè)快閃存儲(chǔ)單元至基板或p井的負(fù)電壓；圖18顯示根據(jù)本發(fā)明實(shí)施例的快閃存儲(chǔ)單元列的簡(jiǎn)化電路圖，其說(shuō)明擦除后自動(dòng)編程擾亂操作期間的位線電流具有施加至快閃存儲(chǔ)單元列的各個(gè)快閃存儲(chǔ)單元的源極的正電壓以及施加至基板或p井的負(fù)電壓，和施加至快閃存儲(chǔ)單元列的各個(gè)快閃存儲(chǔ)單元的控制閘極的APDE電壓；圖19顯示圖17的快閃存儲(chǔ)單元列于約90℃的操作溫度下，位線漏電流對(duì)自動(dòng)編程擾亂時(shí)間的曲線圖；以及圖20顯示圖17的快閃存儲(chǔ)單元列于約150℃的操作溫度下，位線漏電流對(duì)自動(dòng)編程擾亂時(shí)間的曲線圖。
上述參考圖僅供說(shuō)明之用，因此不需按照比例繪制。圖1、2、3、4、5、6、7、8、9、10、11、12、13、14、15、16、17、18、19和20中相同的組件編號(hào)代表該組件具有相似的構(gòu)造和功能。
具體實(shí)施例方式
參考本發(fā)明特定的實(shí)施例詳細(xì)說(shuō)明本發(fā)明的最佳實(shí)施方式。
圖1A利用本發(fā)明的優(yōu)點(diǎn)，說(shuō)明一種非或門(mén)型快閃電可擦可編程只讀存儲(chǔ)器(Flash EEPROM)100的基本構(gòu)造。此閃存100包括多個(gè)核心存儲(chǔ)器或存儲(chǔ)單元，其配置于矩形矩陣或行與列形成的陣列內(nèi)。各行連接至字線(WL)，而各列連接至位線(BL)。
假設(shè)有n列和m行，則位線指定為BL0至BLn，以及字線指定為WL0至WLm。位線驅(qū)動(dòng)器102將適當(dāng)?shù)碾妷菏┘又廖痪€，以及字線驅(qū)動(dòng)器104將適當(dāng)?shù)碾妷菏┘又磷志€。在控制器108的控制下將電源106產(chǎn)生的電壓施加至驅(qū)動(dòng)器102和104，此為典型的芯片邏輯電路。如下所述，控制器108亦控制驅(qū)動(dòng)器102和104以定出個(gè)別或整體存儲(chǔ)單元的地址。
存儲(chǔ)單元位于各個(gè)字線和位線的交界處。各個(gè)存儲(chǔ)單元包括具有源極和漏極形成于半導(dǎo)體基板的金屬氧化物半導(dǎo)體(MOS)場(chǎng)效應(yīng)晶體管(FET)；浮動(dòng)閘極；以及藉氧化層和浮動(dòng)閘極隔開(kāi)的控制閘極。應(yīng)注意的為，快閃電可擦式可編程只讀存儲(chǔ)裝置(EEPROM)的存儲(chǔ)單元不同于傳統(tǒng)的場(chǎng)效應(yīng)晶體管(FET)在于其包含浮動(dòng)閘極以及配置于控制閘極和形成源極與漏極的半導(dǎo)體基板之間的隧道氧化層。
說(shuō)明于圖1A內(nèi)的存儲(chǔ)單元命名為T(mén)n，m，其中m代表行(字線)的數(shù)目，以及n代表列(位線)的數(shù)目。如說(shuō)明所示，存儲(chǔ)單元的控制閘極連接至各自的字線，以及存儲(chǔ)單元的漏極連接至各自的位線。全部存儲(chǔ)單元的源極連接至電源106。
圖1B說(shuō)明另一種快閃EEPROM存儲(chǔ)器110，其和存儲(chǔ)器100類似，但是其存儲(chǔ)單元被分成群組(bank)(亦稱為頁(yè)或扇區(qū))，圖1B中所示即為其中的兩個(gè)群組，每一個(gè)可獨(dú)立地編程、擦除和讀取。存儲(chǔ)器110包括第一存儲(chǔ)單元群組或頁(yè)112以及第二存儲(chǔ)單元群組或頁(yè)114。第一群組112內(nèi)的存儲(chǔ)單元以和圖1A相同的方法命名，同時(shí)第二群組114內(nèi)的存儲(chǔ)單元的命名加上主符號(hào)。字線群組112和114個(gè)別地連接至分開(kāi)的字線驅(qū)動(dòng)器116和118。
除了存儲(chǔ)單元之外，各群組112和114包含用于各位線的選擇或通過(guò)晶體管。用于群組112和114的選擇晶體管分別命名為S0至Sn以及S′0至S′n。對(duì)于字線WL0至WLm和WL′0至WL′m，選擇晶體管的漏極連接至各自的位線，然而選擇晶體管的源極連接至晶體管的漏極。
選擇晶體管不同于存儲(chǔ)單元晶體管之處在于其為傳統(tǒng)的金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)，因此無(wú)浮動(dòng)閘極。此選擇晶體管為交換組件(switching elements)而非存儲(chǔ)元件(memory elements)。群組112的選擇晶體管的閘極連接至扇區(qū)譯碼器(sector decoder)120的群組選擇(bank select)BS1，以及群組114的選擇晶體管的閘極連接至扇區(qū)譯碼器122的群組選擇輸出(bank select output)BS2。在群組112內(nèi)的存儲(chǔ)單元的源極連接至共同源極供應(yīng)電壓VSS1124，以及在群組114內(nèi)的存儲(chǔ)單元的源極連接至共同源極供應(yīng)電壓VSS2126。在群組112內(nèi)的存儲(chǔ)單元的p-井(基板)連接至共同基板電壓VSub1125，以及在群組114內(nèi)的存儲(chǔ)單元的p-井連接至共同基板電壓VSub2127。
通過(guò)施加邏輯高信號(hào)至群組選擇線BS1，群組112被選擇，其可開(kāi)啟S0至Sn的晶體管，以及將位線BL0至BLn連接至基本存儲(chǔ)單元(underlying memory cells)。通過(guò)施加邏輯低信號(hào)至群組選擇線BS1，群組112被去選擇(deselected)，其可關(guān)閉S0至Sn的晶體管，以及切斷連接至存儲(chǔ)單元的位線。群組114基本上以類似方法利用群組選擇信號(hào)BS2和選擇晶體管S0至Sn以進(jìn)行選擇和去選擇。存儲(chǔ)器110的操作，除了編程、擦除和讀取操作能在群組112和114上獨(dú)立或同時(shí)進(jìn)行之外，基本上類似于存儲(chǔ)器100(圖1A)。
圖2以已知編程電壓技術(shù)施加至不同的組件以說(shuō)明快閃存儲(chǔ)單元200的組件?？扉W存儲(chǔ)單元200形成于硅基板202之內(nèi)和之上。硅基板202在構(gòu)造上為一種典型的p-型基板。硅基板可為另外一種n-型基板的構(gòu)造?？扉W存儲(chǔ)單元200包括一對(duì)形成于硅基板202內(nèi)的摻雜區(qū)204和206。摻雜區(qū)204和206對(duì)p-型基板而言為一種n+型摻雜區(qū)。摻雜區(qū)204的功能類似源極，以及摻雜區(qū)206的功能類似漏極區(qū)?？扉W存儲(chǔ)單元200包含堆棧閘極構(gòu)造208，其包括控制閘極210和以層電介質(zhì)214隔開(kāi)的浮動(dòng)閘極212，該層電介質(zhì)214為典型的二氧化硅層。浮動(dòng)閘極212以氧化層216和基板202的上表面隔開(kāi)，該氧化層216稱為隧道氧化層(tunnel oxide)。
當(dāng)存儲(chǔ)單元200進(jìn)行編程時(shí)，經(jīng)由終端218施加8至10伏特的電壓VCG至控制閘極210，經(jīng)由終端220施加4至5.5伏特的電壓VD至漏極區(qū)206，源極204經(jīng)由終端222設(shè)定約為0伏特以及基板202經(jīng)由終端224設(shè)定約為0伏特。漏極206和源極204之間的電壓差VDS＝VD-VS導(dǎo)致電子流經(jīng)溝道區(qū)226。電子e-228為具有足夠能量能經(jīng)由隧道氧化層216遷移至浮動(dòng)閘極212上的高能量電子。此現(xiàn)象即為所熟知的熱載體注入或熱通道電子編程。從通道區(qū)226經(jīng)由隧道氧化層216到達(dá)浮動(dòng)閘極212的熱電子路徑以箭頭230表示。
圖3為快閃EEPROM存儲(chǔ)單元302、304、306和308的列300的簡(jiǎn)化電路示意圖。在漏極終端310施加4至5.5伏特的編程電壓VD，以及將存儲(chǔ)單元的源極連接至施加0伏特的編程電壓的共同終端312。將存儲(chǔ)單元的p-井連接至施加0伏特的編程電壓的共同終端314。例如為了編程存儲(chǔ)單元304，將編程電壓施加至連接存儲(chǔ)單元304的字線316。流經(jīng)存儲(chǔ)單元304的編程電流I2可通過(guò)其源極、通道(未顯示)和漏極。最理想的情況是位線電流IBL僅相等于編程電流I2。然而，如果一個(gè)或一個(gè)以上的未選擇存儲(chǔ)單元，例如存儲(chǔ)單元302、306和308，具有低的臨界電壓背景時(shí)，漏電流I1、I3和In將會(huì)分別流向存儲(chǔ)單元302、306和308。于是位線電流IBL將等于編程電流I2和背景漏電流I1、I3至In之總和。此漏電流為導(dǎo)因于施加至漏極之高漏極電壓，以及導(dǎo)因于短溝道裝置內(nèi)的漏極導(dǎo)致屏障降低(DIBL)效應(yīng)。結(jié)合來(lái)自未選擇存儲(chǔ)單元的大量漏電流和來(lái)自選擇存儲(chǔ)單元的大量編程電流，而導(dǎo)致裝置在編程操作期間產(chǎn)生無(wú)法接受的過(guò)高總編程電流。
圖4說(shuō)明如圖2所示的根據(jù)本發(fā)明的快閃存儲(chǔ)單元200的組件，具有編程電壓施加至不同的組件。
當(dāng)根據(jù)本發(fā)明而編程存儲(chǔ)單元200時(shí)，經(jīng)由終端218施加控制閘極210以7至10伏特的電壓VCG，經(jīng)由終端220施加漏極區(qū)206以4至6伏特的電壓VD，經(jīng)由終端222施加源極區(qū)204以0.5至2伏特的電壓VS。應(yīng)記得，全部的源極具有共同的終端，故在此扇區(qū)內(nèi)電壓VS施加至全部存儲(chǔ)單元的源極。經(jīng)由終端224施加基板202以-2至-0.5伏特的電壓Vsub。同理亦應(yīng)記得，全部的p-井(基板)具有共同的終端，故電壓Vsub施加至全部存儲(chǔ)單元的基板。
圖5為快閃EEPROM存儲(chǔ)單元的列300的簡(jiǎn)化電路示意圖，如圖3顯示根據(jù)本發(fā)明施加編程電壓至存儲(chǔ)單元的終端。施加4至5.5伏特的編程電壓VD至漏極終端，以及將存儲(chǔ)單元的源極連接至共同源極終端312，施加0.5至2伏特的編程電壓VS至共同源極終端312。將連接已編程的存儲(chǔ)單元304的閘極的字線316施加7至10伏特的編程電壓VCG，以及在基板終端314施加-2至-0.5伏特的編程電壓Vsub。
根據(jù)本發(fā)明的編程方法可減少或大致上可消除未選擇存儲(chǔ)單元的漏電流，即為圖5中的列300內(nèi)全部的存儲(chǔ)單元，一般為511個(gè)未選擇的存儲(chǔ)單元(圖5中512個(gè)存儲(chǔ)單元減去1個(gè)已編程的存儲(chǔ)單元304)。通過(guò)選擇編程電壓的適當(dāng)組合，可使選擇的存儲(chǔ)單元維持快速的編程速度。本發(fā)明的編程操作的基本原理為(1)在編程期間使用相對(duì)大的源極偏壓以使得未選擇存儲(chǔ)單元產(chǎn)生反向偏壓(back-bias)而減少來(lái)自未選擇存儲(chǔ)單元的列漏電流；以及(2)使用負(fù)p-井或基板偏壓以增加準(zhǔn)備編程的選擇存儲(chǔ)單元的側(cè)向電場(chǎng)，以在降低VDS的狀況下仍可維持快速的編程速度。漏極和閘極電壓類似使用于標(biāo)準(zhǔn)熱電子編程中的漏極和閘極電壓。正確編程電壓的選擇是嚴(yán)苛的以在維持快速的編程速度之下，可大致上消除來(lái)自未選擇存儲(chǔ)單元的漏電流。在參數(shù)預(yù)特性化(precharacterization)的程序中，可決定用于每一類型的快閃存儲(chǔ)裝置之正確編程電壓的選擇。該參數(shù)預(yù)特性化的程序可使用計(jì)算機(jī)仿真或經(jīng)驗(yàn)法則。
利用圖6中說(shuō)明的過(guò)程，在維持快速的編程速度下，可決定使用正源極偏壓和負(fù)基板偏壓以同時(shí)降低列的漏電流的有效性。如圖6中所示，可測(cè)量一個(gè)512存儲(chǔ)單元的列上具有不同數(shù)量的列漏電流。
圖7說(shuō)明，當(dāng)VS＝0時(shí)，由于負(fù)載導(dǎo)致漏極的電壓下降，而使高列漏電流(IE-6)編程變得非常緩慢。圖7亦說(shuō)明，當(dāng)Vsub為＝-1伏特而施加0.7伏特的源極偏壓時(shí)，可關(guān)閉列的漏電流，并且可加快編程速度。
圖8說(shuō)明基板偏壓的影響。圖8顯示，為了維持具有0.7伏特的大正源極偏壓的快速編程速度，需要有負(fù)電壓基板。
發(fā)明人揭示通過(guò)施加正源極偏壓和負(fù)基板偏壓，在編程期間在維持快速的編程速度下仍可明顯地降低列漏電流。在維持可接受的編程電流下，此方法可使短溝道裝置的溝道熱電子編程具有DIBL＞0.4伏特。
此方法亦可應(yīng)用于軟編程(soft programming)，其中典型的軟編程電壓的VCG電壓介于0.5和6.0伏特之間，Vd電壓介于4至6.0伏特之間，VS電壓介于0.5至2伏特之間，以及Vsub電壓介于-2至-0.5伏特之間。
圖9說(shuō)明確保特定短溝道裝置的快速編程的(VS和Vd的)操作窗口。在此圖中，當(dāng)Vb(基板電壓)為-1伏特時(shí)，其VS和Vd亦隨之變化。圖9顯示，為了減少編程期間的列漏電流，必需VS＞0.5伏特。
總結(jié)而言，上述的發(fā)明可提供編程的方法以及軟編程短溝道非或門(mén)快閃存儲(chǔ)單元，可于編程和軟編程操作期間減少編程電流以及列漏電流。
根據(jù)本發(fā)明另一實(shí)施例，圖10為如圖3的快閃EEPROM存儲(chǔ)單元的列300的簡(jiǎn)化電路示意圖，其顯示施加至快閃存儲(chǔ)單元列的終端的編程電壓。在圖10中，快閃存儲(chǔ)單元272代表在快閃存儲(chǔ)單元列512內(nèi)一個(gè)選擇被編程的快閃存儲(chǔ)單元，以及快閃存儲(chǔ)單元274代表在選擇的快閃存儲(chǔ)單元272進(jìn)行編程時(shí)快閃存儲(chǔ)單元列內(nèi)的其它511個(gè)未被選擇的快閃存儲(chǔ)單元。參考圖1A和圖10，控制器108選擇快閃存儲(chǔ)單元272以進(jìn)行編程。實(shí)現(xiàn)控制器108的技術(shù)則為閃存技術(shù)領(lǐng)域中的普通技術(shù)人員所熟知。
在本發(fā)明的一個(gè)實(shí)施例中，圖10的快閃存儲(chǔ)單元列包括N-通道場(chǎng)效應(yīng)晶體管，以及從位線電壓源276供應(yīng)約4至6伏特的位線編程電壓VD至對(duì)應(yīng)于圖10的快閃存儲(chǔ)單元列的位線終端?？扉W存儲(chǔ)單元列的源極一起連接而至源極電阻278。根據(jù)本發(fā)明的一個(gè)實(shí)施例，此源極電阻278具有約2千歐姆至約50千歐姆的電阻。此外，根據(jù)本發(fā)明的一個(gè)實(shí)施例，從基板電壓源284提供-3至-0.5伏特的基板編程電壓Vsub至快閃存儲(chǔ)單元列的基板?？扉W存儲(chǔ)單元列的基板或p-井一起連接至基板電壓源284。
此外，從控制閘極電壓源280提供7至10伏特的控制閘極編程電壓VCG至對(duì)應(yīng)于選擇的快閃存儲(chǔ)單元272的控制閘極的字線。另一方面，對(duì)應(yīng)于未被選擇的511個(gè)快閃存儲(chǔ)單元274的字線則連結(jié)至接地節(jié)點(diǎn)。
圖10的本發(fā)明的實(shí)施例中，在選擇的快閃存儲(chǔ)單元272的編程期間，源極電阻278的相對(duì)大的電阻可減少或大致上消除流經(jīng)未選擇的快閃存儲(chǔ)單元274的漏電流。但是，由于負(fù)基板電壓，故仍可維持選擇存儲(chǔ)單元的快速編程速度。本發(fā)明實(shí)施例的編程操作的基本原理為(1)在編程期間，連結(jié)相對(duì)大的源極電阻至快閃存儲(chǔ)單元列的源極，以減少來(lái)自未選擇的存儲(chǔ)單元的列的漏電流；以及(2)使用負(fù)p-井或基板偏壓以增加選擇準(zhǔn)備編程的存儲(chǔ)單元的側(cè)向電場(chǎng)，而可在降低VDS的狀況下仍能維持快速的編程速度。漏極和閘極電壓類似使用于標(biāo)準(zhǔn)熱電子編程中的漏極和閘極電壓。
適當(dāng)選擇正確的編程電壓和正確的源極電阻278的值，可大致消除來(lái)自未選擇的存儲(chǔ)單元的漏電流，而仍可維持快速的編程速度。在參數(shù)預(yù)特性化的過(guò)程中，正確編程電壓和正確源極電阻278的選擇可決定于不同類型的快閃存儲(chǔ)裝置。此參數(shù)預(yù)特性化的過(guò)程可使用計(jì)算機(jī)仿真或經(jīng)驗(yàn)法則。
圖10的電路構(gòu)造亦可用于軟編程。此時(shí)，從位線電壓源276提供約4至6.0伏特的位線編程電壓VD至對(duì)應(yīng)于圖10的快閃存儲(chǔ)單元列的位線終端?？扉W存儲(chǔ)單元列的源極一起連接至源極電阻278。根據(jù)本發(fā)明的一個(gè)實(shí)施例，源極電阻278具有約2千歐姆至約50千歐姆的電阻。此外，根據(jù)本發(fā)明的一個(gè)實(shí)施例，從基板電壓源284提供-3至-0.5伏特的基板編程電壓Vsub至快閃存儲(chǔ)單元列的基板?？扉W存儲(chǔ)單元列的基板一起連接至基板電壓源284。此外，對(duì)軟編程而言，從控制閘極電壓源280提供0.5至6.0伏特的控制閘極編程電壓VCG至對(duì)應(yīng)于選擇的快閃存儲(chǔ)單元272的控制閘極的字線。另一方面，對(duì)應(yīng)于未選擇的511個(gè)快閃存儲(chǔ)單元274的字線則連結(jié)至接地節(jié)點(diǎn)。
在軟編程期間，圖10中本發(fā)明的實(shí)施例的選擇的快閃存儲(chǔ)單元272的軟編程期間，相對(duì)大的源極電阻278可減少或大致上消除流經(jīng)未選擇的快閃存儲(chǔ)單元274的漏電流。但是，由于負(fù)基板或p-井電壓，該選擇的存儲(chǔ)單元仍可維持快速的編程速度。
根據(jù)本發(fā)明又另一實(shí)施例，圖12為快閃存儲(chǔ)單元列的簡(jiǎn)化電路圖，顯示擦除后自動(dòng)編程擾亂(APDE)電壓施加至快閃存儲(chǔ)單元列的終端。如本文所述，該APDE操作可從閃存裝置的擦除操作修正任何的“過(guò)度擦除”。在APDE操作期間，一次選擇一列進(jìn)行擦除修正。參考第1A和12圖，在APDE操作中，控制器108選擇準(zhǔn)備擦除修正的快閃存儲(chǔ)單元列。在閃存裝置的各列中一次選擇一列以進(jìn)行擦除修正，直至全部的閃存裝置被擦除修正為止。實(shí)現(xiàn)控制器108的技術(shù)為閃存技術(shù)領(lǐng)域中的普通技術(shù)人員所熟知。
圖12顯示APDE操作期間，在已知時(shí)間選擇512個(gè)快閃存儲(chǔ)單元的一列以準(zhǔn)備擦除修正。第一快閃存儲(chǔ)單元252代表在512個(gè)快閃存儲(chǔ)單元的該列中的一個(gè)快閃存儲(chǔ)單元，以及第二快閃存儲(chǔ)單元254代表在512個(gè)快閃存儲(chǔ)單元的該列中平行連結(jié)的其它511個(gè)快閃存儲(chǔ)單元?？扉W存儲(chǔ)單元252代表在512個(gè)快閃存儲(chǔ)單元列中的一個(gè)快閃存儲(chǔ)單元，其在最短時(shí)間內(nèi)有最快的臨界電壓增加速度以保留所需的臨界電壓。即使快閃存儲(chǔ)單元252達(dá)到足夠高的臨界電壓而可忽略通過(guò)存儲(chǔ)單元252的漏電流時(shí)，快閃存儲(chǔ)單元列內(nèi)其它511個(gè)快閃存儲(chǔ)單元254仍具有總漏電流Ileak。
進(jìn)一步參考圖12，快閃存儲(chǔ)單元列的源極一起連結(jié)至源極電阻260。根據(jù)本發(fā)明的一個(gè)實(shí)施例，此源極電阻260具有約2千歐姆至約50千歐姆的電阻。此外，快閃存儲(chǔ)單元列的基板(或p-井)一起連結(jié)至基板電壓源290。在本發(fā)明的一個(gè)實(shí)施例中，基板電壓源290將約-3至-0.5伏特的基板APDE電壓施加至個(gè)別快閃存儲(chǔ)單元列的基板或p-井終端。
進(jìn)一步參考圖12，在本發(fā)明的一個(gè)實(shí)施例中，從位線電壓源262供應(yīng)約4至6伏特的位線編程APDE電壓VD至對(duì)應(yīng)于圖12的快閃存儲(chǔ)單元的選擇列的位線終端。此外，在圖12的自偏差構(gòu)造中，個(gè)別的源極反饋連結(jié)至各個(gè)快閃存儲(chǔ)單元的個(gè)別控制閘極，并且對(duì)應(yīng)于各個(gè)快閃存儲(chǔ)單元的個(gè)別的字線維持浮動(dòng)。以此自偏差構(gòu)造，圖12的快閃存儲(chǔ)單元的選擇列中的各個(gè)快閃存儲(chǔ)單元可獲得約0.5伏特的控制閘極電壓。
在APDE處理期間以此偏壓，例如電子的足夠電荷載體在一擦除過(guò)程后被重注入圖12的快閃存儲(chǔ)單元的選擇列的個(gè)別快閃存儲(chǔ)單元的浮動(dòng)閘極構(gòu)造內(nèi)，而重建過(guò)度擦除的快閃存儲(chǔ)單元的臨界電壓。以較長(zhǎng)階段的時(shí)間施加此APDE處理的偏壓(即較高的APD時(shí)間)可確?？扉W存儲(chǔ)單元的選擇列有較高的平均臨界電壓，以減少漏電流。在APDE處理中的每個(gè)循環(huán)使用預(yù)設(shè)的APD時(shí)間，而使可接受之低程度漏電流流經(jīng)快閃存儲(chǔ)單元列。然而，較高APD時(shí)間有使快閃存儲(chǔ)陣列的擦除循環(huán)變慢的不利影響。
圖14顯示對(duì)于不同電阻的源極電阻260和施加至圖12的快閃存儲(chǔ)單元列的基板的不同電壓，于約90℃的溫度下該列漏電流對(duì)APD時(shí)間的曲線圖。圖15顯示對(duì)于不同電阻的源極電阻260和施加至圖12的快閃存儲(chǔ)單元列的基板的不同電壓，于約150℃的溫度下列漏電流對(duì)APD時(shí)間的曲線圖。圖14和圖15說(shuō)明通過(guò)快閃存儲(chǔ)單元的選擇列的列漏電流隨著較高的APD時(shí)間而降低。此外，在圖14和圖15中，源極電阻260的不同電阻值，當(dāng)施加-1伏特的基板APDE電壓時(shí)，達(dá)到列漏電流的APD時(shí)間較以0伏特電壓施加至快閃存儲(chǔ)單元的選擇列的基板為低。
圖16顯示于不同溫度下不同電阻值的源極電阻260和施加不同電壓至快閃存儲(chǔ)單元列的基板，通過(guò)快閃存儲(chǔ)單元的選擇列的列漏電流的數(shù)據(jù)表。圖16顯示在任何溫度的固定基板電壓下，在APDE期間，位線電流隨著具有較高電阻的源極電阻260而降低。此外，圖16的表顯示，在任何溫度的固定電阻值的源極電阻260，在APDE期間，位線電流隨著更負(fù)的基板電壓而降低。
因此，圖14、15和16的數(shù)據(jù)指示本發(fā)明的實(shí)施例中，在APDE操作期間，源極電阻260有相對(duì)大的電阻而可減少或大致上消除圖12的快閃存儲(chǔ)單元的選擇列的位線電流。但是，以此負(fù)基板電壓，其仍可維持快速的APDE速度。本發(fā)明實(shí)施例的APDE操作的基本原理為(1)在APDE操作期間，連結(jié)一相對(duì)大的源極電阻至快閃存儲(chǔ)單元列的源極，以減少通過(guò)快閃存儲(chǔ)單元的選擇列的位線電流；以及(2)使用負(fù)p-井或基板偏壓以增加在APDE偏壓期間快閃存儲(chǔ)單元的選擇列的側(cè)向電場(chǎng)，其可在降低VDS的狀況下仍維持快速的APDE速度。
重復(fù)應(yīng)用圖12的APDE偏壓于需要進(jìn)行過(guò)度擦除修正的快閃存儲(chǔ)單元陣列的各列。在本發(fā)明的一個(gè)實(shí)施例中，重復(fù)應(yīng)用圖12的APDE偏壓于快閃存儲(chǔ)單元陣列的各列，直至全部需要進(jìn)行過(guò)度擦除修正的快閃存儲(chǔ)單元陣列已經(jīng)過(guò)APDE處理為止。在圖12中，源極被反饋連結(jié)至在自偏差構(gòu)造中浮置于各快閃存儲(chǔ)單元的控制閘極。參考圖13的本發(fā)明另一實(shí)施例，控制閘極APDE電壓直接施加于快閃存儲(chǔ)單元的選擇列的各個(gè)快閃存儲(chǔ)單元的各自的字線。圖13顯示APDE操作期間，在已知時(shí)間選擇512個(gè)快閃存儲(chǔ)單元列以進(jìn)行擦除修正。
在圖13的構(gòu)造中，字線未連結(jié)至源極，而使快閃存儲(chǔ)單元在APDE處理期間未呈自偏壓。反之，控制閘極電壓源292提供控制閘極APDE電壓于各個(gè)連結(jié)至快閃存儲(chǔ)單元選擇列的各個(gè)控制閘極的各自字線。根據(jù)本發(fā)明的一個(gè)實(shí)施例，此快閃存儲(chǔ)單元選擇列的各個(gè)快閃存儲(chǔ)單元的控制閘極APDE電壓約為0.5伏特。
圖13的實(shí)施例中，在APDE操作期間，源極電阻260有相對(duì)大的電阻而可減少或大致上消除快閃存儲(chǔ)單元的選擇列的列漏電流。但是，類似圖12的實(shí)施例，施加-3至約-0.5伏特的負(fù)基板電壓至基板，故仍可維持快速的APDE速度。
圖17顯示根據(jù)本發(fā)明另一實(shí)施例在APDE操作期間，于已知時(shí)間選擇512個(gè)快閃存儲(chǔ)單元列以進(jìn)行擦除修正。比較圖12和17，取代圖12的源極電阻260，該快閃存儲(chǔ)單元的選擇列的源極一起連結(jié)源極電壓源296。在本發(fā)明的一個(gè)實(shí)施例中，從位線電壓源262供應(yīng)約4至6伏特的位線APDE電壓VD至對(duì)應(yīng)于圖17的快閃存儲(chǔ)單元的選擇列的位線終端。此外，從源極電壓源296提供約0.5至2伏特的源極APDE電壓。此外，從基板電壓源290供應(yīng)-3至-0.5伏特的基板APDE電壓Vsub至快閃存儲(chǔ)單元的選擇列的基板。
此圖17的APDE偏壓可在維持快速APDE速度的同時(shí)減少或大致上消除列漏電流。本發(fā)明實(shí)施例的APDE操作的基本原理為(1)在APDE操作期間使用相對(duì)大的源極偏壓使快閃存儲(chǔ)單元產(chǎn)生反向偏壓，以減少列漏電流；以及(2)使用負(fù)p-井或基板偏壓以增加快閃存儲(chǔ)單元的側(cè)向電場(chǎng)，而其在降低VDS的狀況下仍可維持快速的APDE速度。
圖19顯示以不同的源極電壓和不同的基板電壓施加至圖17的快閃存儲(chǔ)單元的選擇列，并于約90℃的溫度下，列漏電流對(duì)APD時(shí)間的曲線圖。圖20顯示以不同的源極電壓和不同的基板電壓施加至圖17快閃存儲(chǔ)單元的選擇列，并于約150℃的溫度下，列漏電流對(duì)APD時(shí)間的曲線圖。第19和20圖說(shuō)明通過(guò)快閃存儲(chǔ)單元的選擇列的列漏電流可隨著較高的APD時(shí)間而降低。此外，在第19和20圖中，對(duì)不同的源極電壓VS，當(dāng)施加-1伏特的基板APDE電壓時(shí)，達(dá)到列漏電流的APD時(shí)間較以0伏特電壓施加至快閃存儲(chǔ)單元的選擇列的基板為低。
在圖17中，源極被反饋連結(jié)至在自偏差構(gòu)造中浮置于各快閃存儲(chǔ)單元的控制閘極。參考圖18的本發(fā)明另一實(shí)施例，控制閘極APDE電壓直接施加于快閃存儲(chǔ)單元的選擇列的各個(gè)快閃存儲(chǔ)單元的各自的字線。圖18顯示APDE操作期間，在已知時(shí)間選擇512個(gè)快閃存儲(chǔ)單元列以進(jìn)行擦除修正。
比較第13和18圖，取代圖13的源極電阻260，該快閃存儲(chǔ)單元的選擇列的源極一起連結(jié)至源極電壓源296。在本發(fā)明的一個(gè)實(shí)施例中，從位線電壓源262提供約4至6伏特的位線APDE電壓VD至對(duì)應(yīng)于圖18的快閃存儲(chǔ)單元的選擇列的位線終端。此外，從源極電壓源296提供約0.5至2伏特的源極APDE電壓。此外，從基板電壓源290提供-3至-0.5伏特的基板APDE電壓Vsub至快閃存儲(chǔ)單元的選擇列的基板。此外，從控制閘極電壓源292提供約0.5伏特的控制閘極APDE電壓至連結(jié)至快閃存儲(chǔ)單元選擇列的各個(gè)控制閘極的各自字線。
圖18的APDE偏壓可在維持快速APDE速度的同時(shí)減少或大致上消除列漏電流。本發(fā)明實(shí)施例的APDE操作的基本原理為(1)在APDE操作期間應(yīng)用相對(duì)大的源極偏壓使快閃存儲(chǔ)單元產(chǎn)生反向偏壓，以減少其列漏電流；以及(2)應(yīng)用負(fù)p-井或基板偏壓以增加快閃存儲(chǔ)單元的側(cè)向電場(chǎng)，而在降低VDS的狀況下仍可維持快速的APDE速度。
此方法中，在編程或APDE處理期間形成于源極晶體管的電壓或施加至快閃存儲(chǔ)單元的源極的源極電壓可減少通過(guò)快閃存儲(chǔ)單元列漏電流。在另一方面，在編程或APDE處理期間，負(fù)的基板或p-井電壓可加強(qiáng)快閃存儲(chǔ)單元溝道內(nèi)的側(cè)向電場(chǎng)而加強(qiáng)快閃存儲(chǔ)單元的速度性能。
上述的實(shí)施例僅供說(shuō)明折用途而并非局限于其范圍。例如，本發(fā)明可使用更多快閃存儲(chǔ)單元的較大陣列。此外，此處使用的任何特殊材料，或任何特殊尺寸，或任何特殊電壓僅做為舉例之用。本發(fā)明亦可使用其它的材料、尺寸和電壓，其為此處說(shuō)明的非易失性閃存裝置的技術(shù)領(lǐng)域中的普通技術(shù)人員所熟知。
本發(fā)明僅涵蓋下述權(quán)利要求范圍內(nèi)的定義和其相等物。
權(quán)利要求
1.一種用于編程快閃存儲(chǔ)裝置的方法，該快閃存儲(chǔ)裝置具有多個(gè)快閃存儲(chǔ)單元的陣列形成于行和列之中，快閃存儲(chǔ)單元位于每個(gè)列與行的交接處，以及各個(gè)快閃存儲(chǔ)單元具有形成于基板上的控制閘極和浮動(dòng)閘極，以及各個(gè)快閃存儲(chǔ)單元具有形成于基板內(nèi)的源極和漏極，其中列內(nèi)的快閃存儲(chǔ)單元的各個(gè)漏極一起連結(jié)成為共同位線終端，以及其中列內(nèi)的快閃存儲(chǔ)單元的各個(gè)源極一起連結(jié)成為共同源極終端，以及其中列內(nèi)的快閃存儲(chǔ)單元的各個(gè)基板一起連結(jié)成為共同基板終端，該方法包括下述步驟選擇該多個(gè)快閃存儲(chǔ)單元的陣列的快閃存儲(chǔ)單元進(jìn)行編程；施加控制閘極編程電壓至該選擇的快閃存儲(chǔ)單元的該控制閘極；經(jīng)由連接該選擇的快閃存儲(chǔ)單元的該漏極的該共同位線終端施加位線編程電壓至該選擇的快閃存儲(chǔ)單元的該漏極；連結(jié)源極電阻至連接該選擇的快閃存儲(chǔ)單元的該源極的該共同源極終端；以及施加基板編程電壓至該選擇的快閃存儲(chǔ)單元的該基板，該基板編程電壓為負(fù)電壓。
2.根據(jù)權(quán)利要求1所述的方法，其中該快閃存儲(chǔ)單元包括N-通道場(chǎng)效應(yīng)晶體管，以及其中施加至該選擇的快閃存儲(chǔ)單元的該基板的該基板編程電壓在約負(fù)3伏特至約負(fù)0.5伏特的范圍內(nèi)，以及其中施加至該選擇的快閃存儲(chǔ)單元的該控制閘極的該控制閘極編程電壓為約7伏特至10伏特的范圍，以及其中施加至連接至該選擇的快閃存儲(chǔ)單元的該漏極的該共同位線終端的該位線編程電壓為約4伏特至6伏特的范圍，以及其中施加至該選擇的快閃存儲(chǔ)單元的該控制閘極的該控制閘極編程電壓為約0.5伏特至6.0伏特的范圍，以及其中該源極電阻的電阻值在約2千歐姆至約50千歐姆的范圍。
3.一種用于編程快閃存儲(chǔ)裝置的系統(tǒng)，該快閃存儲(chǔ)裝置具有多個(gè)快閃存儲(chǔ)單元的陣列形成于行和列之中，快閃存儲(chǔ)單元位于每個(gè)列與行的交接處，以及各個(gè)快閃存儲(chǔ)單元具有形成于基板上的控制閘極和浮動(dòng)閘極，以及各個(gè)快閃存儲(chǔ)單元具有形成于基板內(nèi)的源極和漏極，其中列內(nèi)的快閃存儲(chǔ)單元的各個(gè)漏極一起連結(jié)成為共同位線終端，以及其中列內(nèi)的快閃存儲(chǔ)單元的各個(gè)源極一起連結(jié)成為共同源極終端，以及其中列內(nèi)的快閃存儲(chǔ)單元的各個(gè)基板一起連結(jié)成為共同基板終端，該系統(tǒng)包括用以選擇該多個(gè)快閃存儲(chǔ)單元的陣列的快閃存儲(chǔ)單元以進(jìn)行編程的裝置；控制閘極電壓源，用以提供施加至該選擇的快閃存儲(chǔ)單元的該控制閘極的控制閘極編程電壓；位線電壓源，經(jīng)由連接至該選擇的快閃存儲(chǔ)單元的該漏極的該共同位線終端提供施加至該選擇的快閃存儲(chǔ)單元的該漏極的位線編程電壓；源極電阻，連結(jié)至連接至該選擇的快閃存儲(chǔ)單元的該源極的共同源極終端；以及基板電壓源，用以提供施加至該選擇的快閃存儲(chǔ)單元的該基板的基板編程電壓，該基板編程電壓為負(fù)電壓。
4.一種在快閃存儲(chǔ)裝置中用于執(zhí)行擦除后自動(dòng)編程擾亂處理的方法，該快閃存儲(chǔ)裝置具有多個(gè)快閃存儲(chǔ)單元的陣列形成于行和列之中，快閃存儲(chǔ)單元位于每個(gè)列與行的交接處，以及各個(gè)快閃存儲(chǔ)單元具有形成于基板上的控制閘極和浮動(dòng)閘極，以及各個(gè)快閃存儲(chǔ)單元具有形成于基板內(nèi)的源極和漏極，其中列內(nèi)的快閃存儲(chǔ)單元的 各個(gè)漏極一起連結(jié)成為共同位線終端，以及其中列內(nèi)的快閃存儲(chǔ)單元的各個(gè)源極一起連結(jié)成為共同源極終端，以及其中列內(nèi)的快閃存儲(chǔ)單元的各個(gè)基板一起連結(jié)成為共同基板終端，該方法包括下述步驟A.用以選擇該多個(gè)快閃存儲(chǔ)單元的陣列的列快閃存儲(chǔ)單元進(jìn)行擦除修正；B.施加控制閘極擦除后自動(dòng)編程擾亂電壓至該選擇的列快閃存儲(chǔ)單元的各個(gè)快閃存儲(chǔ)單元的各自控制閘極；C.施加位線擦除后自動(dòng)編程擾亂電壓至對(duì)應(yīng)于該選擇的列快閃存儲(chǔ)單元的該共同位線終端；D.連結(jié)源極電阻至對(duì)應(yīng)于該選擇的列快閃存儲(chǔ)單元的共同源極終端；以及E.施加基板擦除后自動(dòng)編程擾亂電壓至對(duì)應(yīng)于該選擇的列快閃存儲(chǔ)單元的該共同基板終端，該基板擦除后自動(dòng)編程擾亂電壓為負(fù)電壓。
5.根據(jù)權(quán)利要求4所述的方法，其中該快閃存儲(chǔ)單元包括N-通道場(chǎng)效應(yīng)晶體管，以及其中施加在對(duì)應(yīng)于該選擇的列快閃存儲(chǔ)單元的該共同基板終端的該基板擦除后自動(dòng)編程擾亂電壓在約負(fù)3伏特至約負(fù)0.5伏特的范圍，以及其中施加至該選擇的列快閃存儲(chǔ)單元的各個(gè)快閃存儲(chǔ)單元的各自控制閘極的該控制閘極擦除后自動(dòng)編程擾亂電壓為約0.5伏特，以及其中施加至對(duì)應(yīng)于該選擇的列快閃存儲(chǔ)單元的該共同位線終端的該位線擦除后自動(dòng)編程擾亂電壓為約4伏特至6伏特的范圍，以及其中該源極電阻在約2千歐姆至約50千歐姆的范圍內(nèi)。
6.一種在快閃存儲(chǔ)裝置中用于執(zhí)行擦除后自動(dòng)編程擾亂處理的系統(tǒng)，該快閃存儲(chǔ)裝置具有多個(gè)快閃存儲(chǔ)單元的陣列形成于行和列之中，快閃存儲(chǔ)單元位于每個(gè)列與行的交接處，以及各個(gè)快閃存儲(chǔ)單元具有形成于基板上的控制閘極和浮動(dòng)閘極，以及各個(gè)快閃存儲(chǔ)單元具有形成于基板內(nèi)的源極和漏極，其中列內(nèi)的快閃存儲(chǔ)單元的各個(gè)漏極一起連結(jié)成為共同位線終端，以及其中列內(nèi)的快閃存儲(chǔ)單元的各個(gè)源極一起連結(jié)成為共同源極終端，以及其中列內(nèi)的快閃存儲(chǔ)單元的各個(gè)基板一起連結(jié)成為共同基板終端，該系統(tǒng)包括用以選擇該多個(gè)快閃存儲(chǔ)單元的陣列的列快閃存儲(chǔ)單元以進(jìn)行擦除修正的裝置；控制閘極電壓源，用以提供施加至該選擇的列快閃存儲(chǔ)單元的各個(gè)快閃存儲(chǔ)單元的各自控制閘極的擦除后自動(dòng)編程擾亂電壓；位線電壓源，用以提供施加至對(duì)應(yīng)于該選擇的列快閃存儲(chǔ)單元的該共同位線終端的位線擦除后自動(dòng)編程擾亂電壓；源極電阻，連結(jié)至對(duì)應(yīng)于該選擇的列快閃存儲(chǔ)單元的該共同源極終端；以及基板電壓源，用以提供施加至對(duì)應(yīng)于該選擇的列快閃存儲(chǔ)單元的該共同基板終端的基板擦除后自動(dòng)編程擾亂電壓，該基板擦除后自動(dòng)編程擾亂電壓為負(fù)電壓。
7.一種在快閃存儲(chǔ)裝置中用于執(zhí)行擦除后自動(dòng)編程擾亂處理的方法，該快閃存儲(chǔ)裝置具有多個(gè)快閃存儲(chǔ)單元的陣列形成于行和列之中，快閃存儲(chǔ)單元位于每個(gè)列與行的交接處，以及各個(gè)快閃存儲(chǔ)單元具有形成于基板上的控制閘極和浮動(dòng)閘極，以及各個(gè)快閃存儲(chǔ)單元具有形成于基板內(nèi)的源極和漏極，其中列內(nèi)的快閃存儲(chǔ)單元的 各個(gè)漏極一起連結(jié)成為共同位線終端，以及其中列內(nèi)的快閃存儲(chǔ)單元的各個(gè)源極一起連結(jié)成為共同源極終端，以及其中列內(nèi)的快閃存儲(chǔ)單元的各個(gè)基板一起連結(jié)成為共同基板終端，該方法包括下述步驟A.選擇該多個(gè)快閃存儲(chǔ)單元的陣列的列快閃存儲(chǔ)胞進(jìn)行擦除修正；B.施加控制閘極擦除后自動(dòng)編程擾亂電壓至該選擇的列快閃存儲(chǔ)單元的各個(gè)快閃存儲(chǔ)單元的各自控制閘極；C.施加位線擦除后自動(dòng)編程擾亂電壓至對(duì)應(yīng)于該選擇的列的快閃存儲(chǔ)單元的該共同位線終端；D.施加源極擦除后自動(dòng)編程擾亂電壓對(duì)應(yīng)于該選擇列的快閃存儲(chǔ)單元該共同源極終端施加，該源極擦除后自動(dòng)編程擾亂電壓為正電壓；以及E.施加基板擦除后自動(dòng)編程擾亂電壓至對(duì)應(yīng)于該選擇的列快閃存儲(chǔ)單元的該共同基板終端，該基板擦除后自動(dòng)編程擾亂電壓為負(fù)電壓。
8.根據(jù)權(quán)利要求7所述的方法，其中該快閃存儲(chǔ)單元包括N-通道場(chǎng)效應(yīng)晶體管，以及其中施加在對(duì)應(yīng)于該選擇的列快閃存儲(chǔ)單元的該共同基板終端的該基板擦除后自動(dòng)編程擾亂電壓在約負(fù)3伏特至約負(fù)0.5伏特的范圍，以及其中施加至該選擇列的快閃存儲(chǔ)單元的該各個(gè)快閃存儲(chǔ)單元的各自控制閘極的該控制閘極擦除后自動(dòng)編程擾亂電壓為約0.5伏特，以及其中施加至對(duì)應(yīng)于該選擇列的快閃存儲(chǔ)單元的該共同位線終端的該位線擦除后自動(dòng)編程擾亂電壓為約4伏特至6伏特的范圍，以及其中施加至對(duì)應(yīng)于該選擇的列快閃存儲(chǔ)單元的該共同源極終端的該源極擦除后自動(dòng)編程擾亂電壓為約0.5伏特至約2伏特的范圍。
9.一種在快閃存儲(chǔ)裝置中用于執(zhí)行擦除后自動(dòng)編程擾亂處理的系統(tǒng)，該快閃存儲(chǔ)裝置具有多個(gè)快閃存儲(chǔ)單元的陣列形成于行和列之中，快閃存儲(chǔ)單元位于每個(gè)列與行的交接處，以及各個(gè)快閃存儲(chǔ)單元具有形成于基板上的控制閘極和浮動(dòng)閘極，以及各個(gè)快閃存儲(chǔ)單元具有形成于基板內(nèi)的源極和漏極，其中列內(nèi)的快閃存儲(chǔ)單元的 各個(gè)漏極一起連結(jié)成為共同位線終端，以及其中列內(nèi)的快閃存儲(chǔ)單元的各個(gè)源極一起連結(jié)成為共同源極終端，以及其中列內(nèi)的快閃存儲(chǔ)單元的各個(gè)基板一起連結(jié)成為共同基板終端，該系統(tǒng)包括用以選擇該多個(gè)快閃存儲(chǔ)單元的陣列的列快閃存儲(chǔ)單元以進(jìn)行擦除修正的裝置；控制閘極電壓源，用以提供施加至該選擇的列快閃存儲(chǔ)單元的各個(gè)快閃存儲(chǔ)單元的各自控制閘極的控制閘極擦除后自動(dòng)編程擾亂電壓；位線電壓源，用以提供施加至對(duì)應(yīng)于該選擇的列快閃存儲(chǔ)單元的該共同位線終端的位線擦除后自動(dòng)編程擾亂電壓；源極電壓源，用以提供施加至對(duì)應(yīng)于該選擇的列快閃存儲(chǔ)單元的該共同源極終端的源極擦除后自動(dòng)編程擾亂電壓，該源極擦除后自動(dòng)編程擾亂電壓為正電壓；基板電壓源，用以提供施加至對(duì)應(yīng)于該選擇的列的該共同基板終端的基板擦除后自動(dòng)編程擾亂電壓，該基板擦除后自動(dòng)編程擾亂電壓為負(fù)電壓。
10.根據(jù)權(quán)利要求9所述的系統(tǒng)，其中該快閃存儲(chǔ)單元包括N-通道場(chǎng)效應(yīng)晶體管，以及其中施加至對(duì)應(yīng)于該選擇的列快閃存儲(chǔ)單元的該共同基板終端的該基板擦除后自動(dòng)編程擾亂電壓在約負(fù)3伏特至約負(fù)0.5伏特的范圍，以及其中施加至該選擇的列快閃存儲(chǔ)單元的各個(gè)快閃存儲(chǔ)單元的各自控制閘極的該控制閘極擦除后自動(dòng)編程擾亂電壓為約0.5伏特，以及其中施加至對(duì)應(yīng)于該選擇的列快閃存儲(chǔ)單元的該共同位線終端的該位線擦除后自動(dòng)編程擾亂電壓為約4伏特至6伏特的范圍，以及其中施加至對(duì)應(yīng)于該選擇的列快閃存儲(chǔ)單元的該共同源極終端的該源極擦除后自動(dòng)編程擾亂電壓為約0.5伏特至約2伏特的范圍。
全文摘要
源極電阻或正電壓連結(jié)至快閃存儲(chǔ)單元的源極以及負(fù)偏壓施加至快閃存儲(chǔ)單元的基板或p－井以在編程期間和/或快閃存儲(chǔ)裝置的擦除后自動(dòng)編程擾亂(Automatic Program Disturb after Erase，APDE)處理期間加強(qiáng)效率。此外，在編程快閃存儲(chǔ)裝置的系統(tǒng)和方法中，選擇多個(gè)快閃存儲(chǔ)單元陣列的快閃存儲(chǔ)單元進(jìn)行編程?？刂崎l極編程電壓施加至選擇的快閃存儲(chǔ)單元的控制閘極，以及位線編程電壓經(jīng)由連接選擇的快閃存儲(chǔ)單元的漏極的共同位線終端而施加至選擇的快閃存儲(chǔ)單元的漏極。執(zhí)行擦除后自動(dòng)編程擾亂處理的系統(tǒng)和方法中，選擇具有多個(gè)快閃存儲(chǔ)單元的陣列的快閃存儲(chǔ)單元列進(jìn)行擦除修正。位線擦除后自動(dòng)編程擾亂電壓施加至對(duì)應(yīng)于快閃存儲(chǔ)單元的選擇列的共同位線終端。控制閘極擦除后自動(dòng)編程擾亂電壓施加至快閃存儲(chǔ)單元的選擇列的各個(gè)快閃存儲(chǔ)單元的各自控制閘極。或者，在自偏差構(gòu)造中，將源極連結(jié)至各個(gè)快閃存儲(chǔ)單元的控制閘極，而使控制閘極擦除后自動(dòng)編程擾亂電壓不施加至快閃存儲(chǔ)單元的選擇列的各個(gè)快閃存儲(chǔ)單元的各自控制閘極。
文檔編號(hào)G11C16/06GK1509477SQ02810072
公開(kāi)日2004年6月30日 申請(qǐng)日期2002年2月19日 優(yōu)先權(quán)日2001年5月18日
發(fā)明者Z·王, R·法斯特奧, S·哈蒂德, S-H·帕克, C·常, Z 王, 俚, 固匕, 量 申請(qǐng)人:先進(jìn)微裝置公司