專利名稱：具有測試壓縮功能的存儲(chǔ)電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及具有測試壓縮功能的存儲(chǔ)電路，更具體地說，涉及這類存儲(chǔ)電路它在降低測試壓縮率的同時(shí)，可以提高廢元的恢復(fù)率，還可以提高測試設(shè)備的同步測試率。
在測試大容量存儲(chǔ)電路時(shí)，對(duì)與測試設(shè)備并聯(lián)的許多存儲(chǔ)芯片進(jìn)行同步測量。為了同步測試更多存儲(chǔ)芯片，甚至不管測試設(shè)備內(nèi)置探頭數(shù)量的限制，壓縮存儲(chǔ)芯片的輸出，減少每一個(gè)的輸出數(shù)。比如，對(duì)16位輸出的存儲(chǔ)芯片，在測試操作時(shí)，16位輸出壓縮到16分之1，變成1位輸出。這樣，可以使同步測試的存儲(chǔ)芯片數(shù)等于測試設(shè)備的探頭數(shù)，每個(gè)芯片需要的測試時(shí)間減少到16分之1。
然而，對(duì)大容量存儲(chǔ)電路，有必要提供冗余存儲(chǔ)元以及建立能恢復(fù)廢元(defective bit)的結(jié)構(gòu)。當(dāng)測試時(shí)的壓縮率增加，發(fā)現(xiàn)廢元時(shí)有必要用冗余元替代對(duì)應(yīng)壓縮率的一定數(shù)量的存儲(chǔ)元。比如，如果測試壓縮率是1/16，發(fā)現(xiàn)一位廢元時(shí)，因受制于壓縮而不清楚16位中的哪1位是廢元，其結(jié)果是，全部16位存儲(chǔ)元必須都被冗余元替換。因而，測試時(shí)的壓縮率增加時(shí)，可能帶來的問題是廢元(defective cell)的恢復(fù)比率降低。
如上所述，需要在縮短測試時(shí)間的同時(shí)也避免廢元恢復(fù)率的降低。換句話說，需要做的是，使測試時(shí)的壓縮率盡可能低，另外，使測試時(shí)可以同步測試的存儲(chǔ)芯片數(shù)盡可能多。
為了達(dá)到上述目的，本發(fā)明的一個(gè)方面是建立多位輸出結(jié)構(gòu)的存儲(chǔ)電路，該電路包括帶有普通元陣列和冗余元陣列的存儲(chǔ)芯，它有許多存儲(chǔ)元；N個(gè)輸出終端，它對(duì)應(yīng)于輸出讀自所述存儲(chǔ)芯的N位輸出；配置于所述輸出終端和存儲(chǔ)芯之間的輸出電路，它檢測讀自所述存儲(chǔ)芯的N位輸出的每L位輸出(N＝LxM)是否一致，以及對(duì)N個(gè)輸出終端的第一個(gè)輸出終端輸出壓縮過的輸出，該壓縮過的輸出在結(jié)果一致時(shí)是輸出數(shù)據(jù)，而在結(jié)果不一致時(shí)是第三態(tài)。
受許多測試命令中每一個(gè)的控制，壓縮輸出的所述M組的L位輸出分時(shí)共享輸出。同樣的，隨公共測試命令而受外終端的測試控制信號(hào)的控制，壓縮輸出的所述M組的L位輸出分時(shí)共享輸出。這樣，冗余元的恢復(fù)率可以提高，并且測試設(shè)備的同步測試率也能提高。
圖8是第二實(shí)施例的輸出電路的配置圖；圖9是第二實(shí)施例的測試模式的時(shí)序圖；

圖10說明第二實(shí)施例的輸出啟動(dòng)控制電路32A的電路圖；圖11說明第二實(shí)施例的輸出啟動(dòng)控制電路32B的電路圖；圖12是第二實(shí)施例的輸出控制電路的電路圖。
圖1是本實(shí)施例的存儲(chǔ)電路的總體配置圖。存儲(chǔ)電路的存儲(chǔ)芯1包括元陣列10，它包括有許多存儲(chǔ)元的普通存儲(chǔ)元陣列(MCA)，以及也有許多存儲(chǔ)元的冗余存儲(chǔ)元陣列(RMCA)；選擇字線的行解碼陣列12；選擇位線的列解碼器組14；以及包括讀放大器和寫放大器的放大器陣列16。行地址、列地址和寫數(shù)據(jù)加到存儲(chǔ)芯1，進(jìn)行數(shù)據(jù)寫入。另外，行地址和列地址加到存儲(chǔ)芯1，進(jìn)行數(shù)據(jù)讀出。雖然圖中未標(biāo)示出來，有時(shí)候?qū)嵤├梢跃哂胁恢灰粋€(gè)存儲(chǔ)芯1。
加到地址終端ADD的多個(gè)多位地址輸入到地址輸入緩存18，加到多個(gè)輸入/輸出終端DQ的輸入數(shù)據(jù)輸入到DQ輸入緩存20。所述地址和輸入數(shù)據(jù)鎖存在對(duì)應(yīng)的鎖存電路22。
同時(shí)，指令終端/CE、/OE、/WE、/LB(低位字節(jié))、/UB(高位字節(jié))輸入到指令輸入緩存26，然后輸入到指令解碼器30。指令解碼器30把要加到地址終端ADD的這些指令信號(hào)和碼信號(hào)解碼，然后，當(dāng)進(jìn)行“讀”操作時(shí)，在確定的時(shí)刻產(chǎn)生預(yù)輸出使能信號(hào)poex并輸出讀得的數(shù)據(jù)。另外，定時(shí)發(fā)生電路28，對(duì)加到地址終端ADD的指令信號(hào)和碼信號(hào)進(jìn)行解碼，在確定的時(shí)刻產(chǎn)生鎖存控制信號(hào)S28等等。
在從外端對(duì)存儲(chǔ)芯1施以常規(guī)的讀操作時(shí)，輸出電路2同步輸出N位輸出數(shù)據(jù)給輸入/輸出終端DQ。在測試模式時(shí)，輸出電路2分時(shí)共享輸出壓縮的輸出，它包括來自于或者從一個(gè)輸出終端或者從比N位少的幾個(gè)輸出終端的壓縮的多位輸出數(shù)據(jù)。輸出電路2包括輸出控制電路組24和輸出啟動(dòng)控制電路32。
出自存儲(chǔ)芯1的N位數(shù)據(jù)輸出到N個(gè)公共總線cdb的從1到N的每一位，加到輸出控制電路組24的各輸出控制電路。在常規(guī)的讀出操作時(shí)，受輸出使能信號(hào)oex的控制，輸出控制電路24向N位輸入/輸出終端DQ同步輸出N位輸出數(shù)據(jù)。
受預(yù)備輸出使能信號(hào)poex的控制，輸出啟動(dòng)控制電路32向輸出控制電路組24提供輸出使能信號(hào)oex和oe1x，從而允許輸出控制電路輸出數(shù)據(jù)。對(duì)讀操作之外的操作，預(yù)輸出使能信號(hào)poex變成禁止輸出狀態(tài)，輸出啟動(dòng)控制電路32使輸出使能信號(hào)oex和oe1x都進(jìn)入禁止輸出狀態(tài)，于是禁止了從輸出控制電路的數(shù)據(jù)輸出。具體地說，輸出控制電路的輸出被控制在第三態(tài)，既不是高電平也不是低電平，而是，比如高阻抗態(tài)。
在本實(shí)施例中，指令解碼器30受來自于外部的測試指令的控制，產(chǎn)生測試控制信號(hào)tes1z和tes2z。因而，指令解碼器30也是控制測試操作的測試控制電路。這些測試控制信號(hào)tes1z和tes2z加到輸出電路2。
另外，對(duì)常規(guī)操作，輸出啟動(dòng)控制電路32就讀指令進(jìn)行控制，允許輸出控制電路24輸出數(shù)據(jù)。然后，在測試模式，輸出啟動(dòng)控制電路32把輸出使能信號(hào)oe1x加到輸出控制電路組24的一(或者小于N)個(gè)輸出控制電路，形成壓縮的輸出結(jié)果。
在測試模式下，利用本實(shí)施例，測試時(shí)間因進(jìn)行壓縮輸出而得以縮短。換句話說，在測試模式，出自存儲(chǔ)芯1的N位數(shù)據(jù)輸出，分成M組L位輸出，每個(gè)變成L位數(shù)據(jù)輸出。因此，在一個(gè)輸出終端輸出壓縮的測試數(shù)據(jù)的情況下，輸出控制電路提供M個(gè)壓縮輸出的分時(shí)共享的輸出。通過幾個(gè)壓縮輸出的分段和輸出分時(shí)共享，可以減少測試模式的輸出終端的數(shù)量。而且，既使壓縮率降低，壓縮的輸出變成幾位(M位)，通過分時(shí)共享輸出，也可以降低測試模式下所需的輸出終端的數(shù)量。帶來的結(jié)果是，可以增加測試設(shè)備能夠測試的存儲(chǔ)芯片的數(shù)目。
輸出啟動(dòng)控制電路32響應(yīng)公共數(shù)據(jù)總線cdb從1到N位的輸出數(shù)據(jù)，把輸出控制電路24的輸出控制在或者高電平或者低電平或者第三態(tài)，如高阻抗態(tài)。這由啟動(dòng)控制電路32產(chǎn)生的輸出使能信號(hào)oe1x來進(jìn)行控制。這樣，在測試模式，輸出啟動(dòng)控制電路32具有檢測每組L位輸出數(shù)據(jù)是否一致的功能。如果L位輸出數(shù)據(jù)一致，則輸出啟動(dòng)控制電路32使輸出使能信號(hào)oe1x進(jìn)入第一電平，并且使輸出控制電路24輸出一致信號(hào)電平。換句話說，在L位輸出數(shù)據(jù)不一致的情況下，輸出啟動(dòng)控制電路32使輸出使能信號(hào)oe1x進(jìn)入第二電平，以便把輸出控制電路24的輸出控制在第三態(tài)。
例如，如果本實(shí)施例是16位的輸入/輸出終端DQ以及公共數(shù)據(jù)總線cdb是16位，在測試模式下，壓縮16位輸出數(shù)據(jù)的每8位，而以分時(shí)共享的方式輸出2位壓縮的輸出。另一個(gè)例子，如果壓縮16位輸出數(shù)據(jù)的每4位，以分時(shí)共享的方式輸出4位壓縮的輸出。再一個(gè)例子，如果壓縮16位輸出數(shù)據(jù)的每2位，以分時(shí)共享的方式輸出8位壓縮的輸出。對(duì)上述任一種情況，在測試模式下，以分時(shí)共享的方式從輸出終端DQ的一(或者小于N)位輸出多位壓縮的輸出信號(hào)。第一實(shí)施例圖2是第一實(shí)施例的輸出電路的配置圖，圖3是第一實(shí)施例的測試模式的時(shí)序圖。作為例子，本實(shí)施例是4位輸出結(jié)構(gòu)，在測試模式下，同一時(shí)刻對(duì)2位進(jìn)行壓縮的測試，二組壓縮的輸出從第一輸入/輸出終端DQ1串行輸出。
如圖2所示，在組成存儲(chǔ)芯的元陣列10從4位公共數(shù)據(jù)總線cdb1到cdb4輸出4位輸出數(shù)據(jù)。公共數(shù)據(jù)總線上的4位數(shù)據(jù)鎖存在圖1所示的讀出放大器RA中。另外，公共數(shù)據(jù)總線做成對(duì)許多存儲(chǔ)芯共用，所選的存儲(chǔ)芯的4位輸出被輸出到公共數(shù)據(jù)總線。
4位公共數(shù)據(jù)總線cdb1到cdb4分別連接到4個(gè)輸出控制電路24。而且，這4個(gè)輸出控制電路24分別連接到4個(gè)輸入/輸出終端DQ1到DQ4。輸出電路2中，與輸出控制電路24一起的，還有輸出啟動(dòng)控制電路32A和32B。
圖4和圖5圖示說明輸出啟動(dòng)控制電路及其邏輯值表。在常規(guī)讀操作時(shí)，測試控制電路30響應(yīng)讀指令而輸出激活態(tài)(低電平)的預(yù)輸出使能信號(hào)poex，輸出啟動(dòng)控制電路32A和32B響應(yīng)該poex信號(hào)，使控制輸出使能信號(hào)oe1x和oex到激活態(tài)(低電平)，以控制輸出控制電路24到輸出態(tài)。這樣，輸出控制電路24輸出來自于對(duì)應(yīng)的輸入/輸出終端DQ1到DQ4的對(duì)應(yīng)于公共數(shù)據(jù)總線cdb1到cdb4的數(shù)據(jù)。當(dāng)不進(jìn)行讀操作時(shí)，輸出啟動(dòng)電路32A和32B置預(yù)使能信號(hào)poex于無效態(tài)(高電平)，輸出使能信號(hào)oe1x和oex都處在無效態(tài)(高電平)，以控制輸出控制電路24的輸出DQ1到DQ4在高阻抗態(tài)Hz。
4根公共數(shù)據(jù)總線cdb1到cdb4連接到輸出啟動(dòng)控制電路32A，而輸出啟動(dòng)控制電路32A響應(yīng)測試控制信號(hào)tes1z和tes2z、檢測公共數(shù)據(jù)總線cdb1和cdb2的2位輸出是否一致，以及檢測公共數(shù)據(jù)總線cdb3和cdb4的2位輸出是否一致。然后輸出啟動(dòng)控制電路32A以輸出使能信號(hào)oe1x輸出結(jié)果。在結(jié)果是一致的情況下，輸出使能信號(hào)oe1x被控制在激活態(tài)(低電平)，受此控制，第一輸出控制電路24(1)輸出公共數(shù)據(jù)總線cdb1或者cdb2。在結(jié)果不一致的情況下，輸出使能信號(hào)oe1x被控制在無效態(tài)(高電平)，受此控制，第一輸出控制電路24(1)使輸出DQ1進(jìn)入高阻態(tài)。
此外，在測試模式下，第一和第二測試控制信號(hào)tes1z和tes2z加到輸出啟動(dòng)控制電路32B，使其把輸出使能信號(hào)oex控制在無效態(tài)(高電平)。隨之，余下的輸出控制電路24(2)(3)和(4)把輸出DQ2、3和4都控制在高阻態(tài)。
在圖4所示的輸出啟動(dòng)控制電路中，門電路50、51、52和53構(gòu)成邏輯“同”(ENOR)電路，它響應(yīng)第一測試控制信號(hào)tes1z，檢測公共數(shù)據(jù)總線cdb1和cdb2的輸出是否一致。同樣，門電路54、55、56和57構(gòu)成邏輯“同”(ENOR)電路，它響應(yīng)第二測試控制信號(hào)tes2z，檢測公共數(shù)據(jù)總線cdb3和cdb4的輸出是否一致。這兩個(gè)ENOR電路的輸出一起輸入到“與非”(NAND)門58。
當(dāng)預(yù)輸出使能信號(hào)poex處在激活態(tài)(低電平)并且來自ENOR電路的輸出也處在激活態(tài)(當(dāng)一致時(shí)，S58是低電平)時(shí)，“或非”(NOR)門59和“非”門60使輸出使能信號(hào)oe1x進(jìn)入激活態(tài)(低電平)。其結(jié)果是，第一輸出控制電路24(1)進(jìn)入“輸出使能”態(tài)。反過來，當(dāng)或者預(yù)輸出使能信號(hào)poex處在無效態(tài)(高電平)或者ENOR電路的輸出處在無效態(tài)(當(dāng)不一致時(shí)，S58是高電平)時(shí)，輸出使能信號(hào)oe1x進(jìn)入無效態(tài)(高電平)。其結(jié)果是，第一輸出控制電路24(1)使輸出DQ1進(jìn)入高阻態(tài)。
圖5所示的輸出啟動(dòng)控制電路32B，當(dāng)或者預(yù)輸出使能信號(hào)poex處在無效態(tài)(高電平)，或者第一測試控制信號(hào)tes1z或第二測試控制信號(hào)tes2z處在無效態(tài)(高電平)時(shí)，NOR門61和“非”門62使輸出使能信號(hào)oex進(jìn)入無效態(tài)(高電平)。其結(jié)果是，輸出終端DQ2、3和4都進(jìn)入高阻態(tài)。換句話說，在測試模式或者非讀模式時(shí)，把輸出終端DQ2、3和4控制在高阻態(tài)。
圖6是第一輸出控制電路的電路圖，圖7是其它輸出控制電路的電路圖。4個(gè)輸出控制電路的結(jié)構(gòu)是由NAND門64和NOR門65控制的P溝道晶體管P10和N溝道晶體管N12。在輸出使能信號(hào)oe1x或者oex處在無效態(tài)(高電平)時(shí)，晶體管P10和N12都截止，輸出終端DQ被控制在高阻抗，而在激活態(tài)(低電平)時(shí)，晶體管P10和N12受節(jié)點(diǎn)n66的電平的控制處于截止或者導(dǎo)通狀態(tài)，把輸出終端DQ控制在高電平或者低電平。
在圖6所示的輸出控制電路24(1)，如果對(duì)第二測試控制信號(hào)tes2z作出反應(yīng)、或者傳輸門66或者傳輸門67斷開，則公共數(shù)據(jù)總線cdb1或者cdb2中的一個(gè)被選擇，并且對(duì)節(jié)點(diǎn)n66作出反應(yīng)、或者高電平或者低電平將輸出到輸出終端DQ1。換句話說，在圖7所示的輸出控制電路24(2)、(3)或(4)，對(duì)應(yīng)于那些輸出控制電路中的一個(gè)的公共數(shù)據(jù)總線cdb2、3或者4，通過傳輸門66被選擇，其通常處在“導(dǎo)通”態(tài)，響應(yīng)于所述選擇、高電平或低電平將輸出到輸出終端DQ2、3或4。
在第一實(shí)施例中，對(duì)從外部提供的第一和第二測試指令作出反應(yīng)，測試控制電路進(jìn)入相應(yīng)的第一測試模式和第二測試模式，并且在那些測試模式下分別輸出兩種壓縮的輸出信號(hào)。所述測試控制電路在輸出它們各自的壓縮輸出信號(hào)之后，緊接著響應(yīng)退出指令，退出它們各自的測試模式。
如圖3所示，把第一控制指令輸送到指令終端組/CE到/UB，并且把測試碼輸送到地址終端組ADD，作為指令解碼器的測試控制電路30檢測第一測試模式并且把第一測試控制信號(hào)tes1z設(shè)置為高電平。其結(jié)果是，存儲(chǔ)電路進(jìn)入第一測試模式。
在存儲(chǔ)電路進(jìn)入測試模式后，一旦從外部提供讀指令，存儲(chǔ)芯內(nèi)元陣列的4位數(shù)據(jù)就輸出到公共數(shù)據(jù)總線。然后，對(duì)高電平的第一測試控制信號(hào)tes1z作出反應(yīng)，輸出啟動(dòng)控制電路32A檢測公共數(shù)據(jù)總線cdb1和cdb2的輸出是否一致。如果它們是一致的，則輸出使能信號(hào)oe1x被置于激活態(tài)(低電平)，而如果它們不一致，則被置于無效態(tài)(高電平)。在一致的情況下，由第一測試控制信號(hào)tes1z選定的公共數(shù)據(jù)總線cdb1的輸出從第一輸入/輸出終端DQ1輸出。在不一致的情況下，第一輸入/輸出終端DQ1進(jìn)入高阻態(tài)。其結(jié)果是，壓縮的輸出被輸出到第一輸入/輸出終端DQ1。
當(dāng)?shù)谝粶y試模式結(jié)束時(shí)，從外部提供退出指令，緊接著測試控制電路30把第一測試控制信號(hào)tes1z設(shè)定到低電平。接著，從外部提供第二測試指令，緊接著測試控制電路30檢測第二測試模式和把第二測試控制信號(hào)tes2z設(shè)定到高電平。其結(jié)果是，存儲(chǔ)電路進(jìn)入第二測試模式。
存儲(chǔ)電路進(jìn)入第二測試模式之后，和第一測試模式的情形相似。也就是說，響應(yīng)外端的讀指令，存儲(chǔ)芯內(nèi)元陣列的4位數(shù)據(jù)輸出到公共數(shù)據(jù)總線。然后，對(duì)高電平的第二測試控制信號(hào)tes2z作出反應(yīng)，輸出啟動(dòng)控制電路32A檢測公共數(shù)據(jù)總線cdb3和cdb4的輸出是否一致。如果它們是一致的，則輸出使能信號(hào)oe1x被置于激活態(tài)(低電平)，而如果它們不一致，就被置于無效態(tài)(高電平)。在一致的情況下，由第二測試控制信號(hào)tes2z選定的公共數(shù)據(jù)總線cdb3的輸出從第一輸入/輸出終端DQ1輸出。在不一致的情況下，第一輸入/輸出終端DQ1進(jìn)入高阻態(tài)。其結(jié)果是，壓縮的輸出被輸出到第一輸入/輸出終端DQ1。
當(dāng)?shù)诙y試模式結(jié)束時(shí)，從外部提供退出指令，第二測試控制信號(hào)tes2z返回到低電平。
這樣，在第一實(shí)施例中，借助來自外部的測試指令而進(jìn)入第一或者第二測試模式，并且將對(duì)應(yīng)的壓縮的測試輸出信號(hào)輸出到輸入/輸出終端DQ1。
在這種情況下，比如，每次壓縮2或者更多的M組的L位輸出，就會(huì)有從第一到第M個(gè)的測試模式。在這種情況下，響應(yīng)從第一到第M個(gè)測試指令，控制從第一到第M個(gè)的測試控制信號(hào)使其順序地進(jìn)入激活態(tài)。于是，從信號(hào)輸出終端DQ1順序地輸出M個(gè)壓縮的測試輸出信號(hào)。應(yīng)當(dāng)指出，還存在這樣的情況從終端順序地輸出M個(gè)壓縮的測試輸出信號(hào)，但終端數(shù)小于M。第二實(shí)施例圖8是第二實(shí)施例的輸出電路的配置圖，而圖9是該實(shí)施例的操作時(shí)序圖。對(duì)第二優(yōu)選實(shí)施例，對(duì)從外部輸送的測試指令作出反應(yīng)，測試控制電路30把測試控制信號(hào)tes1z設(shè)定為高電平。結(jié)果是進(jìn)入測試模式。然后，高字節(jié)信號(hào)/UB直接控制對(duì)兩個(gè)壓縮測試輸出的選擇。換句話說，如果高字節(jié)信號(hào)/UB是低電平，則進(jìn)入第一測試模式，而公共數(shù)據(jù)總線cdb1和cdb2的壓縮輸出信號(hào)輸出到輸出終端DQ1。如果高字節(jié)信號(hào)/UB是高電平，則進(jìn)入第二測試模式，而公共數(shù)據(jù)總線cdb3和cdb4的壓縮輸出信號(hào)輸出到輸出終端DQ1。對(duì)于壓縮測試輸出信號(hào)的這種選擇方式，在測試模式時(shí)，只要所述外部信號(hào)不用作讀指令，就可以利用高字節(jié)信號(hào)之外的任何外部信號(hào)。另一方面，可以提供在正常操作時(shí)不用的特定外部終端，并且從所述終端控制對(duì)壓縮測試輸出信號(hào)的選擇。
如果兩個(gè)壓縮的輸出是分時(shí)共享的并且串行輸出，那么，從外部提供退出指令，并且測試控制電路30對(duì)此作出反應(yīng)而將測試控制信號(hào)tes1z返回到低電平。
在第二實(shí)施例中，一旦進(jìn)入測試模式，隨后，通過簡單地在低電平和高電平之間切換高字節(jié)信號(hào)/UB，可以依次輸出2位壓縮的輸出。因此，不必通過外端指令每次都進(jìn)入第一和第二測試模式。還有，在測試模式下響應(yīng)提供的一次讀指令，利用高字節(jié)信號(hào)/UB，可以順序地輸出讀自存儲(chǔ)芯的輸出數(shù)據(jù)的壓縮傳送數(shù)據(jù)，就像以前那樣。
從而，因?yàn)閷?duì)存儲(chǔ)芯的每次讀操作可以輸出兩個(gè)壓縮的測試結(jié)果，所以讀操作和進(jìn)入操作可以比第一實(shí)施例的情況下少，因而測試時(shí)間可以縮短。
同樣，在第二實(shí)施例的情況下，通過降低壓縮比率、提高利用冗余元陣列的恢復(fù)率、以及順序地輸出幾個(gè)壓縮的測試輸出信號(hào)，測試設(shè)備可以同步測量的存儲(chǔ)芯片的數(shù)量會(huì)增加。
在如圖8所示的輸出電路中，預(yù)輸出使能信號(hào)poex、測試控制信號(hào)tes1z、以及來自外部指令終端的高字節(jié)信號(hào)ubbz，都加到輸出啟動(dòng)控制電路32A。另外，預(yù)輸出使能信號(hào)poex和測試控制信號(hào)tes1z加到另一個(gè)輸出啟動(dòng)控制電路32B。
圖10是輸出啟動(dòng)控制電路32A的電路圖。其基本的結(jié)構(gòu)與圖4所示的第一實(shí)施例相同。利用第二實(shí)施例的輸出啟動(dòng)控制電路32A，當(dāng)測試控制信號(hào)tes1z在激活態(tài)(高電平)時(shí)，如果從外部提供的高字節(jié)信號(hào)ubbz是低電平，則信號(hào)s72因門電路70、71和72而進(jìn)到高電平，從而選擇關(guān)于與公共數(shù)據(jù)總線cdb1和cdb2是否一致的確定結(jié)果。另外，利用輸出啟動(dòng)控制電路32A，當(dāng)測試控制信號(hào)tes1z處在激活態(tài)(高電平)時(shí)，如果高字節(jié)信號(hào)ubbz是高電平，則信號(hào)s74因門電路73和72而進(jìn)到高電平，從而選擇關(guān)于與公共數(shù)據(jù)總線cdb3和cdb4是否一致的確定結(jié)果。換句話說，圖10的信號(hào)s72對(duì)應(yīng)于圖4的第一測試控制信號(hào)tes1z，而信號(hào)s74對(duì)應(yīng)于第二測試控制信號(hào)tes2z。
當(dāng)測試控制信號(hào)tes1z處在激活態(tài)(高電平)，通過門電路75和76，如果低字節(jié)信號(hào)1bbz處在高電平，則圖10的把輸出使能控制信號(hào)oe1x設(shè)定為無效態(tài)(高電平)的輸出啟動(dòng)控制電路32A可以把輸出DQ1控制在高阻抗。其結(jié)果是，既使幾個(gè)存儲(chǔ)芯片連接到測試設(shè)備的同一探頭，也可以進(jìn)行這樣的控制、使得只有一個(gè)存儲(chǔ)芯片的輸出處在激活狀態(tài)。
圖11說明第二實(shí)施例的輸出啟動(dòng)控制電路32B的電路圖。利用所述輸出使能控制電路32B，在正常讀操作時(shí)，借助于激活態(tài)(低電平)的預(yù)輸出使能信號(hào)poex，NOR門61輸出高電平、“非”門62輸出低電平、而輸出使能信號(hào)oex進(jìn)入激活態(tài)(低電平)。此時(shí)，因?yàn)椴皇菧y試模式，所以測試控制信號(hào)tes1z是低電平。換句話說，在測試時(shí)，測試控制信號(hào)tes1z是高電平，所以輸出使能信號(hào)oex是無效態(tài)(高電平)。這樣，輸出終端DQ2、3和4都處在高阻態(tài)。應(yīng)當(dāng)指出，既使不在讀模式，輸出使能信號(hào)oex也進(jìn)入無效態(tài)(高電平)。
圖12是第二實(shí)施例的輸出控制電路的電路圖。輸出控制電路24(1)，對(duì)應(yīng)于第一輸出終端DQ1，與圖6所示的輸出控制電路有著幾乎相同的結(jié)構(gòu)。信號(hào)方面的不同是，在第二實(shí)施例中，當(dāng)輸出控制電路24(1)處在測試模式時(shí)，對(duì)高字節(jié)信號(hào)ubbz作出反應(yīng)，適當(dāng)?shù)剡x擇公共數(shù)據(jù)總線cdb1或cdb3。因此，當(dāng)利用NAND門80而測試控制信號(hào)tes1z處在激活態(tài)(高電平)時(shí)，如果高字節(jié)信號(hào)ubbz是低電平，則信號(hào)s80進(jìn)到高電平。其結(jié)果是，選擇公共數(shù)據(jù)總線cdb1，并且從輸出終端DQ1輸出第一壓縮測試輸出信號(hào)。另外，當(dāng)測試控制信號(hào)tes1z在激活態(tài)(高電平)時(shí)，如果高字節(jié)信號(hào)ubbz處在高電平，則信號(hào)s80進(jìn)到低電平，并且選擇公共數(shù)據(jù)總線cdb3。
如上所述，利用第二實(shí)施例，在由于外部指令而進(jìn)入測試模式后，從外部終端指令提供控制信號(hào)，而與所述測試模式的任何操作指令無關(guān)，并且可以將幾個(gè)壓縮的測試輸出信號(hào)分時(shí)共享和輸出。因而，測試時(shí)間可以縮短，而且，隨著測試設(shè)備同步測試幾個(gè)存儲(chǔ)芯片，整個(gè)測試時(shí)間可以縮短。
如上所述，依據(jù)本發(fā)明的存儲(chǔ)電路，在測試時(shí)，降低壓縮率并且提高利用冗余元的恢復(fù)率，因而使得測試設(shè)備同步測量而縮短測試時(shí)間。
權(quán)利要求
1.一種具有多位輸出結(jié)構(gòu)的存儲(chǔ)電路，它包括帶有普通元陣列和冗余元陣列的存儲(chǔ)芯，后者具有許多存儲(chǔ)元；N個(gè)輸出終端，它對(duì)應(yīng)于輸出讀自所述存儲(chǔ)芯的N位輸出；設(shè)置在所述輸出終端和所述存儲(chǔ)芯之間的輸出電路，它檢測每一個(gè)讀自所述存儲(chǔ)芯的N位輸出的L位輸出(N＝LxM)是否一致、并且如果檢測結(jié)果為一致則向所述N個(gè)輸出終端中的第一個(gè)輸出終端輸出作為輸出數(shù)據(jù)的壓縮輸出、而如果檢測結(jié)果為不一致則向所述N個(gè)輸出終端中的第一個(gè)輸出終端輸出第三態(tài)的壓縮輸出；以及測試控制電路，它對(duì)多個(gè)測試命令中的每一個(gè)作出反應(yīng)而進(jìn)入各測試模式中的每一個(gè)，這些模式使所述輸出電路輸出所述M組L位輸出中與所述測試命令對(duì)應(yīng)的一組的L位輸出的所述壓縮輸出；其中，以分時(shí)共享的形式從所述輸出控制電路輸出M塊壓縮輸出。
2.一種具有多位輸出結(jié)構(gòu)的存儲(chǔ)電路，它包括帶有普通元陣列和冗余元陣列的存儲(chǔ)芯，具有許多存儲(chǔ)元；N個(gè)輸出終端，它對(duì)應(yīng)于輸出讀自所述存儲(chǔ)芯的N位輸出；設(shè)置在所述輸出終端和所述存儲(chǔ)芯之間的輸出電路，它檢測每一個(gè)讀自所述存儲(chǔ)芯的N位輸出的L位輸出(N＝LxM)是否一致，并且如果檢測結(jié)果為一致則向所述N個(gè)輸出終端中的第一個(gè)輸出終端輸出作為輸出數(shù)據(jù)的壓縮輸出、而如果檢測結(jié)果為不一致則向所述N個(gè)輸出終端中的第一個(gè)輸出終端輸出第三態(tài)的壓縮輸出；以及測試控制電路，它對(duì)測試命令作出反應(yīng)而進(jìn)入測試模式，并且對(duì)所述外部終端的測試控制信號(hào)作出反應(yīng)而使所述輸出電路輸出所述M組L位輸出中與所述測試信號(hào)對(duì)應(yīng)的一組的L位輸出的所述壓縮輸出；其中，以分時(shí)共享的形式從所述輸出控制電路輸出M塊壓縮輸出。
3.如權(quán)利要求1或者2所述的存儲(chǔ)電路，其特征在于所述輸出電路包括設(shè)置在每個(gè)所述輸出終端前面的N個(gè)輸出控制電路；以及輸出啟動(dòng)控制電路，它檢測每個(gè)所述L位輸出是否一致、并且控制所述第一輸出控制電路產(chǎn)生所述壓縮輸出。
4.如權(quán)利要求1或者2所述的存儲(chǔ)電路，其特征在于所述輸出電路包括設(shè)置在每個(gè)所述輸出終端前面的N個(gè)輸出控制電路；以及輸出啟動(dòng)控制電路，在正常的讀取操作時(shí)，它向所述N個(gè)輸出控制電路提供輸出使能信號(hào)、以便把所述N個(gè)輸出控制電路控制在“輸出使能”狀態(tài)，在所述“輸出使能”狀態(tài)下可以輸出讀自所述存儲(chǔ)芯的所述N位輸出。
5.如權(quán)利要求4所述的存儲(chǔ)電路，其特征在于所述輸出啟動(dòng)控制電路檢測每個(gè)所述L位輸出是否一致，從而使所述第一輸出控制電路輸出所述壓縮輸出信號(hào)。
6.如權(quán)利要求1所述的存儲(chǔ)電路，其特征在于所述測試控制電路響應(yīng)第一測試命令而進(jìn)入第一測試模式、響應(yīng)讀命令而使所述輸出電路輸出第一組壓縮輸出、響應(yīng)退出命令而退出所述第一測試模式、響應(yīng)第二測試命令而進(jìn)入第二測試模式、響應(yīng)讀命令而使所述輸出電路輸出第二組壓縮輸出、以及響應(yīng)退出命令而退出所述第二測試模式。
7.如權(quán)利要求2所述的存儲(chǔ)電路，其特征在于接收所述測試控制信號(hào)的所述外部終端是這樣的外部終端，它不被所述測試模式下的讀命令使用。
8.如權(quán)利要求2所述的存儲(chǔ)電路，其特征在于所述測試控制電路在響應(yīng)所述測試命令進(jìn)入測試模式后，使所述輸出電路輸出對(duì)應(yīng)于所述測試控制信號(hào)的一組L位輸出的所述壓縮輸出、同時(shí)處在這樣的狀態(tài)下所述測試控制電路響應(yīng)讀命令而從所述存儲(chǔ)芯輸出N位數(shù)據(jù)。
9.如權(quán)利要求1或者2所述的存儲(chǔ)電路，其特征在于所述輸出電路在所述測試模式時(shí)控制所述N個(gè)輸出終端中除了所述第一輸出終端之外的各外部輸出終端、使他們處在所述第三態(tài)。
10.如權(quán)利要求2所述的存儲(chǔ)電路，其特征在于所述輸出電路響應(yīng)輸送到第二外部終端的輸出控制信號(hào)而把所述第一輸出終端控制在所述第三態(tài)。
11.如權(quán)利要求1或者2所述的存儲(chǔ)電路，其特征在于當(dāng)檢測到壓縮輸出的所述第三態(tài)時(shí)，所述普通元陣列的各L位元被所述冗余元陣列的各L位元替換。
12.一種具有多位輸出結(jié)構(gòu)的存儲(chǔ)電路，它包括帶有普通元陣列和冗余元陣列的存儲(chǔ)芯，后者具有許多存儲(chǔ)元；N個(gè)輸出終端，它們分別輸出讀自所述存儲(chǔ)芯的N位輸出；設(shè)置在所述輸出終端和所述存儲(chǔ)芯之間的輸出電路，它檢測讀自所述存儲(chǔ)芯的所述N位輸出中的每一個(gè)L位輸出(N＝LxM)是否一致、并且如果檢測結(jié)果為一致則向所述N個(gè)輸出終端中的第一個(gè)輸出終端輸出作為輸出數(shù)據(jù)的壓縮輸出、而如果檢測結(jié)果為不一致則向所述N個(gè)輸出終端中的第一個(gè)輸出終端輸出第三態(tài)的壓縮輸出；以及測試控制電路，它進(jìn)入各測試模式中的每一個(gè)，這些測試模式使所述輸出電路輸出所述M組L位輸出中與所述測試模式對(duì)應(yīng)的一組的L位輸出的所述壓縮輸出；其中，以分時(shí)共享的形式從所述輸出控制電路輸出M塊壓縮輸出。
全文摘要
多位輸出結(jié)構(gòu)的存儲(chǔ)電路包括帶有普通元陣列和冗余元陣列的存儲(chǔ)芯，它有許多存儲(chǔ)元；N個(gè)輸出終端，它對(duì)應(yīng)于輸出讀自存儲(chǔ)芯的N位輸出；設(shè)置在輸出終端和存儲(chǔ)芯之間的輸出電路，它檢測讀自所述存儲(chǔ)芯的N位輸出的每個(gè)L位輸出(N＝LxM)是否一致、并且如果檢測結(jié)果為一致則向N個(gè)輸出終端中的第一個(gè)輸出終端輸出作為輸出數(shù)據(jù)的壓縮輸出、而如果檢測結(jié)果為不一致則向N個(gè)輸出終端中的第一個(gè)輸出終端輸出第三態(tài)的壓縮輸出。對(duì)外部終端的多個(gè)測試命令或測試控制信號(hào)中的每一個(gè)作出反應(yīng)，以分時(shí)共享的形式輸出M組L位的壓縮輸出信號(hào)。
文檔編號(hào)G11C29/14GK1421868SQ0215436
公開日2003年6月4日 申請(qǐng)日期2002年11月29日 優(yōu)先權(quán)日2001年11月29日
發(fā)明者藤岡伸也, 藤枝和一郎, 原浩太 申請(qǐng)人:富士通株式會(huì)社