專利名稱：應(yīng)用于存儲電路的省電電路及其控制方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種用于具有讀取電路的存儲電路的省電電路，尤指一種具 有延遲電路與邏輯電路的省電電路。
背景技術(shù)：
一般而言，如果現(xiàn)有技術(shù)的存儲電路1 (如圖l(a)所示)運行于相對的 較低的速度，且當(dāng)該存儲電路處于讀取階段時，即使數(shù)據(jù)已經(jīng)正確地被讀取 至該存儲電路的讀取電路11的輸出端，但該讀取電路11的讀取動作依然繼 續(xù)發(fā)生，因而使得該存儲電路1持續(xù)耗電，直到讀取時間結(jié)束為止。請參照圖l(b)，其為圖l(a)中該存儲電路1的讀取信號RD的波形圖。 當(dāng)該如圖l(a)所示的現(xiàn)有技術(shù)的存儲電路的讀取信號(RD)激活時，亦即該存 儲電路1處于讀取階段(A區(qū)段時間)時，該讀取電路11執(zhí)行讀取動作；在此 讀取階段時間內(nèi)，將所儲存于該存儲電路或存儲器l內(nèi)的數(shù)據(jù)正確地讀出至 該讀取電路11的該輸出端。若數(shù)據(jù)正確讀出至該輸出端所需的時間小于該 讀取階段的時間(A區(qū)段時間)，其數(shù)據(jù)讀出至該輸出端之后，該存儲電路1 仍然處于讀取階段內(nèi)，則該讀取電路II依然持續(xù)耗電，而且當(dāng)該存儲器1 的運行速度更低時，此現(xiàn)象更為明顯。因此為了降低數(shù)據(jù)已讀出至該讀取電 路11的輸出端之后的耗電，只要確定數(shù)據(jù)已經(jīng)正確被讀出至該讀取電路11 的輸出端后，即可關(guān)閉內(nèi)部的讀取電路ll，以達到省電作用。請參照圖2(a)，其為顯示依據(jù)本發(fā)明構(gòu)想的具有省電電路21與讀取電路 11的存儲電路2的方塊圖。若使用該省電電路21，即能在數(shù)據(jù)正確讀出至 該讀取電路ll的輸出端之后，關(guān)閉該存儲電路2的讀取電路11，因此能有 效地降低耗電。請參照圖2(b)，其為顯示如圖2(a)中所示的存儲電路2中，經(jīng)由該省電 電路21所產(chǎn)生的信號RD一NEW的波形圖。該信號RD_NEW為原RD信號 經(jīng)由該省電電路21所產(chǎn)生的信號，再將此信號RD一NEW送至該存儲電路2 的讀取電路ll，如圖2(a)所示。在圖2(b)中，B區(qū)段為將該數(shù)據(jù)正確地讀出至該讀取電路11的輸出端所需的時間，確定該數(shù)據(jù)讀出之后，即關(guān)閉該讀 取電路11 。如此一來，將比原RD信號(A區(qū)段時間)省下C區(qū)段時間的耗電；當(dāng)存儲電路2的運行速度更低時(A區(qū)段時間愈長)，則C區(qū)段時間就愈長，而其省電作用就更為明顯。發(fā)明內(nèi)容本申請的主要目的在于提供一種用于具有讀取電路的存儲電路的省電 電路及其控制方法，該省電電路使該讀取電路于正確讀取數(shù)據(jù)后即被關(guān)斷， 可避免當(dāng)存儲電路處于讀取階段時，即使數(shù)據(jù)已經(jīng)正確被讀取至輸出端，但 其電路的讀取動作依然繼續(xù)發(fā)生，因而電路持續(xù)在耗電中，直到讀取時間結(jié) 束為止的現(xiàn)象的產(chǎn)生，以達到省電的作用。本申請的次一主要目的在于產(chǎn)生窄脈波以應(yīng)用于存儲電路，對于當(dāng)該存 儲電路運算于較低的速度時，能夠達到更低的耗電，且當(dāng)該存儲電路運算于 較高的速度時，其整體電路的功能特性與未加入依據(jù)本發(fā)明構(gòu)想的省電電路 的該存儲電路的功能特性維持一致。本申請的另一主要目的在于提供一種用于存儲電路的省電電路，包含 延遲電路，其具有輸入端與輸出端，該輸入端接收輸入信號的經(jīng)反相的信號， 用于產(chǎn)生自該輸出端輸出的延遲信號，據(jù)以使該省電電路產(chǎn)生輸出信號，其 中該輸入信號的每個第一信號周期內(nèi)具有第一時段的高電位，且該輸出信號 的每個第二信號周期內(nèi)具有第三時段的高電位與第四時段的低電位，該第三時段小于或等于該第--時段，該存儲電路接收該輸出信號并在該第三時段時 讀取數(shù)據(jù)，且該存儲電路在該第四時段時被關(guān)斷。根據(jù)上述構(gòu)想，每個第一信號周期內(nèi)進一步具有第二時段的低電位，且 該第一時段與該第二時段之和等于該第三時段與該第四時段之和。根據(jù)上述構(gòu)想，該存儲電路進一步包括讀取電路，用于接收該輸出信 號并在該第三時段時讀取該數(shù)據(jù)，且該讀取電路于該數(shù)據(jù)被正確讀取后，亦 即在該第四時段開始時被關(guān)斷。根據(jù)上述的構(gòu)想，當(dāng)該第三時段小于該第一時段時，該讀取電路因在大 于該第三時段與小于該第一時段的該第四時段內(nèi)被關(guān)斷而可達到省電作用，
且當(dāng)該第三時段等于該第一時段時，則無該省電作用。根據(jù)上述構(gòu)想，該省電電路進一步包括邏輯電路，其并聯(lián)電連接該延 遲電路，該邏輯電路包括非門，其具有輸入端與輸出端，該輸入端用以接 收該輸入信號，且該輸出端電連接該延遲電路的輸入端，用以產(chǎn)生該輸入信 號的該經(jīng)反相的信號；第一或非門，其具有第一輸入端、第二輸入端與輸出 端，其中該第一輸入端電連接該延遲電路的輸出端，且該第二輸入端電連接 該非門的輸出端；以及第二或非門，其具有第一輸入端、第二輸入端與輸出 端，其中該第一輸入端電連接該第一或非門的輸出端，該第二輸入端電連接該非門的輸出端，且該輸出端用于輸出該輸出信號。本案的再一主要目的在于提供一種用于存儲電路的省電電路，包含邏 輯電路，其具有輸入端與輸出端，該輸入端接收輸入信號，用于產(chǎn)生自該輸 出端輸出該省電電路的輸出信號，其中該輸入信號的每個第一信號周期內(nèi)具 有第一時段的高電位，該輸出信號的每個第二信號周期內(nèi)具有第三時段的高 電位與第四時段的低電位，該第三時段小于或等于該第一時段，該存儲電路 接收該輸出信號并在該第三時段時讀取數(shù)據(jù)，且該存儲電路在該第四時段時 被關(guān)斷。根據(jù)上述構(gòu)想，每個第一信號周期內(nèi)進一步具有第二時段的低電位，且 該第一時段與該第二時段之和等于該第三時段與該第四時段之和。根據(jù)上述構(gòu)想，該存儲電路進一步包括讀取電路，用于接收該輸出信 號并在該第三時段時讀取該數(shù)據(jù)，且該讀取電路于該數(shù)據(jù)被正確讀取后，亦 即在該第四時段開始時被關(guān)斷。根據(jù)上述構(gòu)想，當(dāng)該第三時段小于該第一時段時，該讀取電路因在大于 該第三時段與小于該第一時段的該第四時段內(nèi)被關(guān)斷而可達到省電作用，且 當(dāng)該第三時段等于該第一時段時，則無該省電作用。根據(jù)上述的構(gòu)想，該省電電路更包括延遲電路，具有輸入端與輸出端 及并聯(lián)于該邏輯電路，該輸入端自該邏輯電路接收該輸入信號的經(jīng)反相的信 號，用于產(chǎn)生及自該輸出端輸出延遲信號，據(jù)以使該邏輯電路產(chǎn)生該輸出信 號。本申請的又-主要目的在于提供--種用于存儲電路的省電電路的控制 方法，其中該省電電路包括邏輯電路，接收輸入信號，用于產(chǎn)生該輸入信 號的經(jīng)反相的信號與該省電電路的輸出信號；及延遲電路，并聯(lián)電連接該邏 輯電路，接收該輸入信號的該經(jīng)反相的信號，用于產(chǎn)生延遲信號，據(jù)以使該 邏輯電路產(chǎn)生該輸出信號，該方法包含下列步驟(a)將該輸入信號經(jīng)反運算， 以產(chǎn)生該輸入信號的該經(jīng)反相的信號；(b)將該輸入信號的該經(jīng)反相的信號經(jīng) 該延遲電路以產(chǎn)生該延遲信號；(c)使該邏輯電路接收該輸入信號的該經(jīng)反相 的信號與該延遲信號，且經(jīng)第一或非運算以產(chǎn)生或非運算輸出信號；以及(d)使該邏輯電路接收該或非運算輸出信號與該輸入信號的該經(jīng)反相的信號，且 經(jīng)第二或非運算以產(chǎn)生該輸出信號。根據(jù)上述的構(gòu)想，該輸入信號的每個第一信號周期內(nèi)具有第一時段的高 電位與第二時段的低電位，該輸出信號的每個第二信號周期內(nèi)具有第三時段 的高電位與第四時段的低電位，該第三時段小于或等于該第一時段，且該第 一時段與該第二時段之和等于該第三時段與該第四時段之和。根據(jù)上述的構(gòu)想，該方法進一步包含下列步驟(e)該存儲電路接收該輸 出信號并在該第三時段時讀取數(shù)據(jù)；以及(f)該存儲電路在該第四時段時被關(guān) 斷。根據(jù)上述的構(gòu)想，該存儲電路進一步包括讀取電路，用于接收該輸出 信號并在該第三時段時讀取該數(shù)據(jù)，且該讀取電路于該數(shù)據(jù)被正確讀取后， 亦即在該第四時段開始時被關(guān)斷。根據(jù)上述的構(gòu)想，當(dāng)該第三時段小于該第一時段時，該讀取電路因在大 于該第三時段與小于該第一時段的該第四時段內(nèi)被關(guān)斷而可達到省電作用， 且當(dāng)該第三時段等于該第一時段時，則無該省電作用。根據(jù)上述的構(gòu)想，該延遲電路具有輸入端與輸出端，且該邏輯電路更包 括非門，其具有輸入端與輸出端，該輸入端用以接收該輸入信號，且該輸 出端電連接該延遲電路的輸入端，用于該反運算以產(chǎn)生該輸入信號的該經(jīng)反 相的信號；第一或非門，其具有第一輸入端、第二輸入端與輸出端，用于該 第一或非運算，其中該第一輸入端電連接該延遲電路的輸出端，且該第二輸 入端電連接該非門的輸出端；以及第二或非門，其具有第一輸入端、第二輸 入端與輸出端，用于該第二或非運算，其中該第一輸入端電連接該第--或非 門的輸出端，該第二輸入端電連接該非門的輸出端，且該輸出端用于輸出該 輸出信號。


圖l(a)為顯示現(xiàn)有技術(shù)中具有讀取電路的存儲電路的方塊圖； 圖l(b)為顯示如圖l(a)中所示該存儲電路的讀取信號RD的波形圖； 圖2(a)為顯示依據(jù)本發(fā)明構(gòu)想的具有省電電路與讀取電路的存儲電路的 方塊圖；圖2(b)為顯示如圖2(a)中所示該存儲電路中，經(jīng)由該省電電路所產(chǎn)生的 信號RI^NEW的波形圖；圖3為顯示 一依據(jù)本發(fā)明構(gòu)想的用于存儲電路的省電電路的較佳實施例 的電路示意圖；圖4為顯示當(dāng)存儲電路運算于相對較低的速度時，如圖3所示的該省電 電電路的各信號的波形圖；以及圖5為顯示當(dāng)存儲電路運算于相對較高的速度時，如圖3所示的該省電 電電路的各信號的波形圖。主要組件符號說明1-現(xiàn)有技術(shù)的存儲電路 11:讀取電路2:具省電電路的存儲電路 21:省電電路211:延遲電路 212:邏輯電路2121:非門具體實施方式
如圖3所示，其為一依據(jù)本發(fā)明構(gòu)想的用于存儲電路2的省電電路21 的較佳實施例的電路示意圖。請參照圖3，該省電電路21包含延遲電路211及邏輯門212。其中該邏 輯門212包括非門2121，其具有輸入端與輸出端，該非門2121接收輸入 信號IN及輸出輸出信號INB;第一或非門NORl，其具有第一輸入端、第二 輸入端與輸出端，該第一或非門N0R1分別接收該延遲電路的輸入信號ND 與該非門2121的該輸出信號INB，并輸出信號NY;以及第二或非門NOR2， 其具有第- -輸入端、第二輸入端與輸出端，該第二或非門NOR2分別接收該 第一或非門NOR1的輸出信號NY與該非門2121的輸出信號INB并輸出信 號Y。其中，該輸出信號Y即為該省電電路的輸出信號。如圖4所示，其為當(dāng)存儲電路2運行于相對較低的速度時，如圖3所示 的該省電電電路21的各信號的波形圖。其中該延遲電路211的特性為當(dāng)其 輸入信號INB由低電位轉(zhuǎn)為高電位時，其輸出信號ND亦由低電位轉(zhuǎn)為高電 位；但當(dāng)其輸入信號INB由高電位轉(zhuǎn)為低電位時，其輸出信號ND則經(jīng)過B 區(qū)段的延遲時間后，才由高電位轉(zhuǎn)為低電位，而且在應(yīng)用上此延遲電路211 的B區(qū)段的延遲時間，不可少于存儲電路2所需的讀取時間，以避免數(shù)據(jù)讀 取錯誤。請再參照圖4，當(dāng)該省電電路21的輸入信號IN為低電位狀態(tài)時，信號 INB與ND為高電位，而信號NY及輸出信號Y則為低電位；當(dāng)該省電電路 21的輸入信號IN由低電位轉(zhuǎn)為高電位時，經(jīng)由一個非門2121后，其輸出信 號INB則由高電位轉(zhuǎn)為低電位，由于此時信號NY為低電位狀態(tài)，因此使得 該省電電路21的輸出信號Y由低電位轉(zhuǎn)為高電位，且該信號INB輸入該延 遲電路211并經(jīng)過該B區(qū)段延遲時間后，該延遲電路211的輸出信號ND才 由高電位轉(zhuǎn)為低電位，該第一或非門NOR1的輸出信號NY也才會由低電位 轉(zhuǎn)為高電位，且使得該省電電路21的輸出信號Y由高電位轉(zhuǎn)為低電位。此 時，各信號的狀態(tài)是輸入信號IN為高電位，信號INB與ND為低電位， 信號NY為高電位，該省電電路21的輸出信號Y為低電位。而當(dāng)輸入信號 IN由高電位轉(zhuǎn)為低電位時，該信號INB則由低電位轉(zhuǎn)為高電位，使得信號 NY由高電位轉(zhuǎn)為低電位，而該省電電路21的輸出信號Y則依然保持低電位。如圖5所示，其為當(dāng)存儲電路2運行于相對較高的速度時，如圖3所示 的該省電電電路21的各信號的波形圖。其中當(dāng)該省電電路21的輸入信號IN 的正周期A'區(qū)段時間小于該延遲電路211的B區(qū)段延遲時間，則該省電電 路21的輸出信號Y與該省電電路21的輸入信號IN的波形相同；當(dāng)該省電 電路21的輸入信號IN由低電位轉(zhuǎn)為高電位時，該邏輯電路212的非門2121 的輸出信號INB則由高電位轉(zhuǎn)為低電位，此時由于延遲信號系反應(yīng)之前的狀 態(tài)，故信號ND還是保持高電位狀態(tài)，致使此時信號NY仍處于低電位狀態(tài)， 因之該省電電路21的輸出信號Y將由低電位轉(zhuǎn)為高電位。當(dāng)經(jīng)過A，區(qū)段時 間后，該省電電路21的輸入信號IN由高電位轉(zhuǎn)為低電位時，INB則由低電 位轉(zhuǎn)為高電位，因為A'區(qū)段時間小于延遲電路211的B區(qū)段延遲吋間，因 此信號ND仍然保持高電位狀態(tài)，而信號NY也還是保持低電位，將使得該 省電電路21的輸出信號Y由高電位轉(zhuǎn)為低電位。該省電電路21如應(yīng)用于該存儲電路2中，則當(dāng)該存儲電路2操作于相 對的較低速時(如圖4所示)，輸入信號IN的A區(qū)段脈沖時間經(jīng)由該省電 電路21后，可產(chǎn)生輸出信號Y的B區(qū)段脈沖時間，再將此輸出信號Y送至 應(yīng)用的存儲電路2中，可節(jié)省C區(qū)段時間以達到省電目的。而當(dāng)該存儲電路 2運行于相對較高的速度時(如圖5所示)，其輸出信號Y與輸入信號IN 相同，因此該存儲電路2的特性則與未加入該省電電路21時完全相同。由上述說明可知，本發(fā)明目的在于提供一種用于具有讀取電路的存儲電 路的省電電路及其控制方法，該省電電路使該讀取電路于正確讀取數(shù)據(jù)后即 被關(guān)斷，可避免當(dāng)存儲電路處于讀取階段時，即使數(shù)據(jù)已經(jīng)正確被讀取至該 讀取電路的輸出端，但其讀取電路的讀取動作依然在發(fā)生，因而讀取電路持 續(xù)在耗電中，直到讀取時間結(jié)束為止的現(xiàn)象的產(chǎn)生，以達到省電的作用。本 發(fā)明并可達成產(chǎn)生窄脈波以應(yīng)用于存儲電路，對于當(dāng)該存儲電路運行于相對 較低的速度時，能夠達到更低的耗電，且當(dāng)該存儲電路運行于相對較高的速 度時，其整體電路的功能特性與未加入依據(jù)本發(fā)明構(gòu)想的省電電路的該存儲 電路的功能特性維持一致的優(yōu)點。因此，本案具有新穎性、創(chuàng)造性與工業(yè)實 用性，特為提出發(fā)明專利申請。是以，雖然本案己由上述實施例所詳細敘述而可由本領(lǐng)域技術(shù)人員進行 修改，也不能脫離如所附權(quán)利要求的保護范圍。
權(quán)利要求
1. 一種用于存儲電路的省電電路，包含延遲電路，具有輸入端與輸出端，該輸入端接收輸入信號的經(jīng)反相的信 號，用于產(chǎn)生自該輸出端輸出的延遲信號，據(jù)以使該省電電路產(chǎn)生輸出信號，其中該輸入信號的每個第一信號周期內(nèi)具有第一時段的高電位，且該輸 出信號的每個第二信號周期內(nèi)具有第三時段的高電位與第四時段的低電位， 該第三時段小于或等于該第一時段，該存儲電路接收該輸出信號并在該第三 時段時讀取數(shù)據(jù)，且該存儲電路在該第四時段時被關(guān)斷。
2. 如權(quán)利要求1所述的省電電路，其中每個第一信號周期內(nèi)進一步具有 第二時段的低電位，且該第一時段與該第二時段之和等于該第三時段與該第 四時段之和。
3. 如權(quán)利要求1所述的省電電路，其中該存儲電路進一步包括 讀取電路，用于接收該輸出信號并在該第三時段時讀取該數(shù)據(jù)，且該讀取電路于該數(shù)據(jù)被正確讀取后，亦即在該第四時段開始時被關(guān)斷，其中當(dāng)該 第三時段小于該第一時段時，該讀取電路因在大于該第三時段與小于該第--時段的該第四時段內(nèi)被關(guān)斷而能達到省電作用，且當(dāng)該第三時段等于該第--時段時，則無該省電作用。
4. 如權(quán)利要求l所述的省電電路，進一步包括-邏輯電路，其并聯(lián)電連接該延遲電路，該邏輯電路包括非門，具有輸入端與輸出端，該輸入端用以接收該輸入信號，且該 輸出端電連接該延遲電路的輸入端，用以產(chǎn)生該輸入信號的該經(jīng)反相的信 號；第一或非門，具有第一輸入端、第二輸入端與輸出端，其中該第--輸入端電連接該延遲電路的輸出端，且該第二輸入端電連接該非門的輸出端；以及第二或非門，具有第一輸入端、第二輸入端與輸出端，其中該第一輸入 端電連接該第-或非門的輸出端，該第二輸入端電連接該非門的輸出端，且 該輸出端用于輸出該輸出信號。
5. —種用于存儲電路的省電電路，包含邏輯電路，具有輸入端與輸出端，該輸入端接收輸入信號，用于產(chǎn)生自 該輸出端輸出至該省電電路的輸出信號，其中該輸入信號的每個第一信號周期內(nèi)具有第一時段的高電位，該輸出 信號的每個第二信號周期內(nèi)具有第三時段的高電位與第四時段的低電位，該 第三時段小于或等于該第一時段，該存儲電路接收該輸出信號并在該第三時 段時讀取數(shù)據(jù)，且該存儲電路在該第四時段時被關(guān)斷。
6. 如權(quán)利要求5所述的省電電路，進一步包括延遲電路，具有輸入端與輸出端及并聯(lián)于該邏輯電路，該輸入端自該邏 輯電路接收該輸入信號的經(jīng)反相的信號，用于產(chǎn)生及自該輸出端輸出延遲信 號，據(jù)以使該邏輯電路產(chǎn)生該輸出信號。
7. 如權(quán)利要求6所述的省電電路，其中該邏輯電路進一步包括 非門，具有輸入端與輸出端，該輸入端用以接收該輸入信號，且該輸出端電連接該延遲電路的輸入端，用以產(chǎn)生該輸入信號的該經(jīng)反相的信號；第一或非門，具有第一輸入端、第二輸入端與輸出端，其中該第一輸入 端電連接該延遲電路的輸出端，且該第二輸入端電連接該非門的輸出端；以 及第二或非門，具有第一輸入端、第二輸入端與輸出端，其中該第一輸入 端電連接該第一或非門的輸出端，該第二輸入端電連接該非門的輸出端，且 該輸出端用于輸出該輸出信號。
8. —種用于存儲電路的省電電路的控制方法，其中該省電電路包括邏 輯電路，接收輸入信號，用于產(chǎn)生該輸入信號的經(jīng)反相的信號與該省電電路 的輸出信號；及延遲電路，其并聯(lián)電連接該邏輯電路，接收該輸入信號的該 經(jīng)反相的信號，用于產(chǎn)生延遲信號，據(jù)以使該邏輯電路產(chǎn)生該輸出信號，該 方法包含下列步驟(a) 將該輸入信號經(jīng)反運算，以產(chǎn)生該輸入信號的該經(jīng)反相的信號；(b) 將該輸入信號的該經(jīng)反相的信號經(jīng)該延遲電路以產(chǎn)生該延遲信號；(c) 使該邏輯電路接收該輸入信號的該經(jīng)反相的信號與該延遲信號，且經(jīng)第一或非運算以產(chǎn)生或非運算輸出信號；以及(d) 使該邏輯電路接收該或非運算輸出信號與該輸入信號的該經(jīng)反相的信號，且經(jīng)第二或非運算以產(chǎn)生該輸出信號。
9. 如權(quán)利要求8所述的方法，其中該輸入信號的每個第一信號周期內(nèi)具 有第一時段的高電位與第二時段的低電位，該輸出信號的每個第二信號周期 內(nèi)具有第三時段的高電位與第四時段的低電位，該第三時段小于或等于該第 一時段，且該第一時段與該第二時段之和等于該第三時段與該第四時段之 和。
10. 如權(quán)利要求8所述的方法，進一步包含下列步驟-(e) 該存儲電路接收該輸出信號并在該第三時段時讀取數(shù)據(jù)；以及(f) 該存儲電路在該第四時段時被關(guān)斷。
11. 如權(quán)利要求8所述的方法，其中該延遲電路具有輸入端與輸出端， 且該邏輯電路進一步包括非門，具有輸入端與輸出端，該輸入端用以接收該輸入信號，且該輸出 端電連接該延遲電路的輸入端，用于該反運算以產(chǎn)生該輸入信號的該經(jīng)反相的信號；第一或非門，具有第一輸入端、第二輸入端與輸出端，用于該第--或非 運算，其中該第一輸入端電連接該延遲電路的輸出端，且該第二輸入端電連 接該非門的輸出端；以及第二或非門，具有第一輸入端、第二輸入端與輸出端，用于該第二或非 運算，其中該第一輸入端電連接該第一或非門的輸出端，該第二輸入端電連 接該非門的輸出端，且該輸出端用于輸出該輸出信號。
全文摘要
本發(fā)明揭示一種用于具有讀取電路的存儲電路的省電電路及其控制方法。該省電電路包含延遲電路，接收輸入信號的經(jīng)反相的信號，用于產(chǎn)生延遲信號，據(jù)以使該省電電路產(chǎn)生輸出信號。其中，該輸入信號的每個第一信號周期內(nèi)具有第一時段的高電位與第二時段的低電位，該輸出信號的每個第二信號周期內(nèi)具有第三時段的高電位與第四時段的低電位，該第三時段小于或等于該第一時段，該讀取電路接收該輸出信號并在該第三時段時讀取數(shù)據(jù)，且該讀取電路在該第四時段時被關(guān)斷，從而可達到省電作用。
文檔編號G11C7/22GK101145389SQ20061012914
公開日2008年3月19日 申請日期2006年9月11日 優(yōu)先權(quán)日2006年9月11日
發(fā)明者廖俊堯, 林永祥, 許家祿 申請人:盛群半導(dǎo)體股份有限公司