專利名稱：半導(dǎo)體存儲器及其測試方法
技術(shù)領(lǐng)域：
本發(fā)明涉及在存儲器芯片內(nèi)具有由DRAM等構(gòu)成的多個存儲單元陣列的半導(dǎo)體存儲器及其測試方法。近年來，在半導(dǎo)體產(chǎn)業(yè)方面，雖然隨著高集成化技術(shù)的發(fā)展，實現(xiàn)了存儲器的位成本的降低，但隨著對存儲器的需求的增高，需要開發(fā)成本能得到進一步降低的技術(shù)?？墒牵殡S存儲器大容量化的進展，評價存儲器的測試所需時間增加，因此，現(xiàn)狀是不能大幅度降低制造成本，難以使位成本進一步降低。
為了應(yīng)對此問題，以往，特別是對在存儲器芯片內(nèi)設(shè)置多個存儲器陣列存儲體、交替使用各存儲器陣列存儲體的存儲體切換方式的半導(dǎo)體存儲器，提出了若干縮短測試時間的方法。作為其方法之一，已知有一種多位并行測試，即對多個位同時寫入同一數(shù)據(jù)，檢測多個位的讀出數(shù)據(jù)的一致與否的多位測試。在半導(dǎo)體存儲器中，通常的模式是從DQ衰減器輸入的1位數(shù)據(jù)對1個存儲單元寫入和讀出，而在多位測試模式下，從DQ衰減器輸入的1位數(shù)據(jù)同時對多個存儲單元寫入，并且從多個存儲單元讀出的數(shù)據(jù)輸出至1個DQ衰減器。
參照

圖10～13，對上述存儲體切換方式的半導(dǎo)體存儲器的通常模式和多位測試模式設(shè)定時的寫入/讀出工作進行說明。圖10是概略地示出現(xiàn)在已知的存儲體切換方式的半導(dǎo)體存儲器的結(jié)構(gòu)的方框圖。在該半導(dǎo)體存儲器80中，在存儲器芯片內(nèi)設(shè)置了4個存儲器陣列存儲體81A～81D。這些存儲器陣列存儲體81A～81D皆有多個存儲器陣列(在圖10中只示出2個)，每一個存儲器陣列都經(jīng)數(shù)據(jù)總線82與DQ輸入輸出電路84連接。
從外部輸入的信息數(shù)據(jù)EXTDQ通過DQ輸入輸出電路84，經(jīng)數(shù)據(jù)總線82送至根據(jù)與信息數(shù)據(jù)EXTDQ一起輸入的地址數(shù)據(jù)EXTA而指定的存儲器陣列存儲體內(nèi)的存儲器陣列，寫入存儲單元。另外，寫入存儲單元的信息數(shù)據(jù)根據(jù)指定該存儲單元的讀出數(shù)據(jù)的輸入，通過數(shù)據(jù)總線82被送至DQ輸入輸出電路84，向外部輸出。
圖11是詳細地示出存儲器陣列存儲體81B的局部結(jié)構(gòu)的圖。另外，存儲器陣列存儲體81B以外的存儲器陣列存儲體81A、81C、81D有與此相同的結(jié)構(gòu)。存儲器陣列存儲體81B，作為信息數(shù)據(jù)的傳送路徑，包括4個存儲器陣列85a～85d、與它們對應(yīng)的4個讀出放大器86a～86d、I/O電路91a～91d。另外，存儲器陣列存儲體81B作為地址數(shù)據(jù)的傳送路徑，有列譯碼器87、與之對應(yīng)的列地址緩沖器88、行譯碼器89以及與之對應(yīng)的行地址緩沖器90。讀出放大器86a～86d分別經(jīng)子數(shù)據(jù)總線92a～92d與I/O電路91a～91d連接。
在存儲器陣列存儲體81B中，在通常模式下進行數(shù)據(jù)寫入時，從DQ輸入輸出電路84的輸入部(未圖示)輸入的1比特的信息數(shù)據(jù)通過數(shù)據(jù)總線82傳送，寫入存在于根據(jù)地址數(shù)據(jù)指定的存儲器陣列內(nèi)的行地址與列地址的交點處的存儲單元。例如，在存儲器陣列85a中，通過DQ輸入輸出電路84的輸入部輸入的信息數(shù)據(jù)被寫入對行地址譯碼后得到的字線(圖中的“WL”)和對列地址譯碼后得到的列選擇線(圖中的“CSL”)交叉而成的存儲單元(圖中的點A)。
另一方面，在多位測試模式下進行數(shù)據(jù)寫入時，通過DQ輸入電路84輸入的信息數(shù)據(jù)同時被寫入存在于4個存儲器陣列85a～85d內(nèi)的相同的行地址和列地址的交點處的4個存儲單元(圖中的點A～D)內(nèi)。
另外，在通常模式下進行數(shù)據(jù)讀出時，對行地址譯碼后得到的字線和對列地址譯碼后得到的列選擇線交叉而成的存儲器陣列85a～85d內(nèi)的存儲單元的數(shù)據(jù)，依次經(jīng)由讀出放大器86a～86d→子數(shù)據(jù)總線92a～92d→I/O電路91a～91d→數(shù)據(jù)總線82→DQ輸入輸出電路84的輸出部，向外部輸出。
另一方面，在多位測試模式下進行數(shù)據(jù)讀出時，與進行數(shù)據(jù)寫入時相同，同時將4條列選擇線激活，圖11中的點A、B、C、D的存儲單元數(shù)據(jù)依次經(jīng)由讀出放大器86a～86d→子數(shù)據(jù)總線92a～92d→I/O電路91a～91d后，被加載至數(shù)據(jù)總線82。
但是，數(shù)據(jù)總線82具有布線對DB(數(shù)據(jù)總線)-ZDB作為其基本單位，在布局圖形上，根據(jù)器件的類型，相鄰地配置了多個布線對。例如，如果是×16的器件，則配置16對布線對，而如果是×8的器件，則配置8對布線對。與該數(shù)據(jù)總線82的結(jié)構(gòu)相對應(yīng)，在I/O電路91a～91d中設(shè)置了如圖12所示的DB-DZB用數(shù)據(jù)總線驅(qū)動電路(以下表示為DB驅(qū)動電路)93。在該DB驅(qū)動電路中，在從各存儲單元輸出的數(shù)據(jù)為“H”的場合，DB被驅(qū)動至“H”，而ZDB被驅(qū)動至“Hi-Z(高阻抗)”。另一方面，在從存儲單元輸出的數(shù)據(jù)為“L”的場合，DB被驅(qū)動至“Hi-Z”，而ZDB被驅(qū)動至“H”。
用數(shù)據(jù)總線82，對來自4個存儲單元的數(shù)據(jù)取線“或”(wired-or)，將其線“或”信號送至DQ輸入輸出電路84的輸出部。由于在數(shù)據(jù)寫入時在4個存儲單元中同時寫入了同一數(shù)據(jù)，所以如果該4個存儲單元中不存在缺陷，則讀出時的4個數(shù)據(jù)相同，僅DB或ZDB的一方變?yōu)椤癏”。還有，當(dāng)讀出數(shù)據(jù)為“H”時，DB＝“H”，ZDB＝“L(Hi-Z)”，而當(dāng)讀出數(shù)據(jù)為“L”時，則DB＝“L(Hi-Z)”，ZDB＝“H”。
在同時進行了寫入的4個存儲單元中的任何一個內(nèi)存在缺陷時，由于在讀出數(shù)據(jù)中數(shù)據(jù)“H”、“L”兩者皆存在，所以DB和ZDB兩方皆為“H”。由于在4個存儲單元中的任何一個內(nèi)存在缺陷時，在讀出數(shù)據(jù)中數(shù)據(jù)“H”、“L”兩者皆存在，所以在DQ輸入輸出電路84的輸出部中，DB和ZDB兩方皆為“H”。
在DQ輸入輸出電路84的輸出部，對基于4個存儲單元數(shù)據(jù)的數(shù)據(jù)進行合格-不合格(Pass-Fail)的判定。在該DQ輸入輸出電路84的輸出部，如圖13所示，設(shè)置了當(dāng)DB和ZDB分別為“H”和“L”或“L”和“H”時判斷為合格，而當(dāng)DB和ZDB皆為“H”時判斷為不合格的邏輯。在圖14和圖15中，分別示出了多位測試模式的合格判定時和不合格判定時的時序圖。另外，圖14和圖15中的符號(例如EXTCLK、EXTA、EXTDQ等)是表示圖13所示的DQ輸入輸出電路84的輸出部的各結(jié)構(gòu)的符號。
如上所述，當(dāng)采用多位測試時，可以對不同存儲陣列的多個存儲單元同時進行測試，可以求得半導(dǎo)體存儲器80的測試時間的縮短。但是，如上所述，由于構(gòu)成數(shù)據(jù)總線82的多個布線對DB-DZB在布局圖形上被相鄰地設(shè)置，所以隨著存儲單元的微細化和高集成化的進展，就不能忽視相鄰布線間的寄生電容C(參照圖16)。因此，在多位測試時，在同時使用構(gòu)成數(shù)據(jù)總線82的布線中的相鄰的布線的場合，恐怕會因布線間的寄生電容C引起的耦合噪聲使得“L(Hi-Z)”側(cè)的數(shù)據(jù)總線82的電平提高，被視為“H”，在DQ輸入輸出電路84的輸出部的合格-不合格判定中做出誤判斷。
本發(fā)明是鑒于上述技術(shù)方面的課題而進行的，其目的在于提供在多位測試時，能夠消除基于構(gòu)成數(shù)據(jù)總線的相鄰的布線間產(chǎn)生的耦合噪聲的誤判斷的半導(dǎo)體存儲器及其測試方法。本申請的第1方面的特征在于在存儲器芯片內(nèi)設(shè)置了多個存儲器陣列存儲體、交替使用各存儲器陣列存儲體的存儲體切換方式的半導(dǎo)體存儲器中，具有構(gòu)成上述存儲器陣列存儲體的多個存儲器陣列；在各存儲器陣列與外部之間進行信息數(shù)據(jù)的傳送的輸入輸出電路；由相鄰配置的多條布線構(gòu)成的、連接上述各存儲器陣列和輸入輸出電路的數(shù)據(jù)總線；以及在該數(shù)據(jù)總線上設(shè)置的、源極側(cè)與構(gòu)成該數(shù)據(jù)總線的布線相連接而漏極側(cè)接地的N溝道晶體管，在對多個存儲器陣列同時進行數(shù)據(jù)寫入和讀出的多位測試時，上述N溝道晶體管導(dǎo)通，使構(gòu)成上述數(shù)據(jù)總線的各布線接地。
另外，本申請的第2方面的特征在于在上述第1方面中，對一條布線并列地設(shè)置多個上述N溝道晶體管，同時在各N溝道晶體管的源極側(cè)設(shè)置使上述布線與源極之間的連接和斷開狀態(tài)切換的開關(guān)。
進而，本申請的第3方面的特征在于在上述第1或第2方面中，對一條布線并列地設(shè)置多個上述N溝道晶體管，同時在各N溝道晶體管的源極側(cè)設(shè)置當(dāng)流過高于規(guī)定的電流時即燒斷的熔絲。
再進而，本申請的第4方面的特征在于在上述第1～3方面的任一方面中，設(shè)置從對構(gòu)成上述數(shù)據(jù)總線的布線進行數(shù)據(jù)驅(qū)動開始，使對上述N溝道晶體管的柵極的信號輸入延遲一段規(guī)定的時間間隔的延遲電路。
再進而，本申請的第5方面的特征在于在第1～4方面的任一方面中，設(shè)置在上述輸入輸出電路的輸出部的上述布線達到CMOS電平之后，使對上述N溝道晶體管的柵極的信號輸入延遲一段規(guī)定的時間間隔的延遲電路。
再進而，本申請的第6方面的特征在于在用于測試在存儲器芯片內(nèi)設(shè)置多個存儲器陣列存儲體、交替使用各存儲器陣列存儲體的存儲體切換方式的半導(dǎo)體存儲器的，對構(gòu)成上述存儲器陣列存儲體的多個存儲器陣列同時進行數(shù)據(jù)寫入和讀出的多位測試方法中，在連接上述各存儲器陣列和在該存儲器陣列與外部之間進行信息數(shù)據(jù)的傳送的輸入輸出電路、由相鄰配置的多條布線構(gòu)成的數(shù)據(jù)總線上，設(shè)置源極側(cè)與該布線相連接，而漏極側(cè)接地的N溝道晶體管，在對多個存儲器陣列同時進行數(shù)據(jù)寫入和讀出的多位測試時，上述N溝道晶體管導(dǎo)通，使構(gòu)成上述數(shù)據(jù)總線的各布線接地。
再進而，本申請的第7方面的特征在于在上述第6方面中，對一條布線并列地設(shè)置多個上述N溝道晶體管，同時在各N溝道晶體管的源極側(cè)設(shè)置使上述布線與源極之間的連接和斷開狀態(tài)切換的開關(guān)。
再進而，本申請的第8方面的特征在于在上述第6或第7方面中，對一條布線并列地設(shè)置多個上述N溝道晶體管，同時在各N溝道晶體管的源極側(cè)設(shè)置當(dāng)流過高于規(guī)定的電流時即燒斷的熔絲。
再進而，本申請的第9方面的特征在于在上述第7或第8方面中，對上述存儲器芯片內(nèi)的N溝道晶體管的設(shè)置部位的每一處，調(diào)整對一條布線設(shè)置的N溝道晶體管作為整體的柵極長度和寬度。
再進而，本申請的第10方面的特征在于在上述第6～9方面的任一方面中，在多位測試模式的數(shù)據(jù)讀出時的整個期間，使上述N溝道晶體管導(dǎo)通。
再進而，本申請的第11方面的特征在于在上述第6～10方面的任一方面中，從對構(gòu)成上述數(shù)據(jù)總線的布線進行數(shù)據(jù)驅(qū)動開始，使對上述N溝道晶體管的柵極的信號輸入延遲一段規(guī)定的時間間隔。
再進而，本申請的第12方面的特征在于在上述第6～11方面的任一方面中，在上述輸入輸出電路的輸出部的上述布線達到CMOS電平之后，使對上述N溝道晶體管的柵極的信號輸入延遲一段規(guī)定的時間間隔。
再進而，本申請的第13方面的特征在于在上述第10～12方面的任一方面中，對上述存儲器芯片內(nèi)的N溝道晶體管的設(shè)置部位的每一處，調(diào)整N溝道晶體管的導(dǎo)通時序。圖1是示出本發(fā)明實施例1的半導(dǎo)體存儲器的整體結(jié)構(gòu)的圖。
圖2是示出在上述半導(dǎo)體存儲器中包含的存儲器陣列存儲體的局部結(jié)構(gòu)的圖。
圖3示出了在I/O電路中設(shè)置的DB箝位電路用的控制電路。
圖4是示出DB箝位電路的圖。
圖5是示出本發(fā)明實施例2的DB箝位電路的圖。
圖6是示出本發(fā)明實施例2的DB箝位電路的第1變例的圖。
圖7是示出本發(fā)明實施例2的DB箝位電路的第2變例的圖。
圖8是示出用于使本發(fā)明實施例3的DB箝位電路的激活期間可變的、在I/O電路中設(shè)置的延遲電路的圖。
圖9是示出用于使本發(fā)明實施例4的DB箝位電路的激活期間可變的、在DQ輸入輸出電路的輸出部設(shè)置的延遲電路的圖。
圖10是示出現(xiàn)有的半導(dǎo)體存儲器的整體結(jié)構(gòu)的圖。
圖11是示出在現(xiàn)有的半導(dǎo)體存儲器中包含的存儲器陣列存儲體的局部結(jié)構(gòu)的圖。
圖12是示出在構(gòu)成現(xiàn)有的半導(dǎo)體存儲器的存儲器陣列存儲體內(nèi)的I/O電路中設(shè)置的DB驅(qū)動電路的圖。
圖13是示出構(gòu)成現(xiàn)有的半導(dǎo)體存儲器的DQ輸入輸出電路的輸出部的圖。
圖14是多位測試模式的合格判定時的時序圖。
圖15是多位測試模式的不合格判定時的時序圖。
圖16是原理性地表示在構(gòu)成數(shù)據(jù)總線的布線間產(chǎn)生的寄生電容C的圖。下面參照附圖對本發(fā)明的實施例進行說明。
實施例1圖1是示出本發(fā)明的實施例1的半導(dǎo)體存儲器的整體結(jié)構(gòu)的圖。在該半導(dǎo)體存儲器10中，在存儲器芯片內(nèi)設(shè)置了4個存儲器陣列存儲體1A～1D，各存儲器陣列存儲體被交替使用。這些存儲器陣列存儲體1A～1D皆有多個存儲器陣列(在圖1中僅示出2個)，并且對每個存儲器陣列皆經(jīng)數(shù)據(jù)總線2與在該存儲器陣列與外部之間進行信息數(shù)據(jù)的傳送的DQ輸入輸出電路4連接。
另外，在連接各存儲器陣列存儲體1A～1D和DQ輸入輸出電路4的數(shù)據(jù)總線2上，設(shè)置了用于抑制由構(gòu)成數(shù)據(jù)總線2的相鄰的布線間的寄生電容引起的耦合噪聲的DB箝位電路5。以后將對該DB箝位電路5詳細進行敘述。
在該半導(dǎo)體存儲器10中，從外部輸入的信息數(shù)據(jù)EXTDQ通過DQ輸入輸出電路4的輸入部(未圖示)，經(jīng)數(shù)據(jù)總線2和DB箝位電路5被送至根據(jù)與信息數(shù)據(jù)EXTDQ一起輸入的地址數(shù)據(jù)EXTA指定的存儲器陣列存儲體內(nèi)的存儲器陣列，寫入存儲單元。另外，寫入存儲單元的信息數(shù)據(jù)，相應(yīng)于指定該存儲單元的讀出數(shù)據(jù)的輸入，經(jīng)數(shù)據(jù)總線2和DB箝位電路5，送至DQ輸入輸出電路4的輸出部，向外部輸出。
圖2是詳細地示出存儲器陣列存儲體1B的局部結(jié)構(gòu)的圖。另外，存儲器陣列存儲體1B以外的存儲器陣列存儲體1A、1C、1D有與此相同的結(jié)構(gòu)。存儲器陣列存儲體1B作為信息數(shù)據(jù)的傳送路徑，包括4個存儲器陣列6a～6d、與它們對應(yīng)的4個讀出放大器7a～7d以及I/O電路13a～13d。另外，存儲器陣列存儲體1B作為地址數(shù)據(jù)的傳送路徑，包括列譯碼器8、與之對應(yīng)的列地址緩沖器9、行譯碼器11以及與之對應(yīng)的行地址緩沖器12。讀出放大器7a～7d分別經(jīng)子數(shù)據(jù)總線14a～14d與I/O電路13a～13d連接。
在該半導(dǎo)體存儲器10中，如上所述，在連接存儲器陣列存儲體1A～1D和DQ輸入輸出電路4的數(shù)據(jù)總線2上，設(shè)置了DB箝位電路5。該DB箝位電路5是構(gòu)成從構(gòu)成數(shù)據(jù)總線2的各布線向GND的漏泄路徑的電路。另外，如圖2所示，DB箝位電路5經(jīng)驅(qū)動總線15與對應(yīng)于各存儲器陣列6a～6d的I/O電路13a～13d相連接，DB箝位電路5的開關(guān)工作被設(shè)置在I/O電路13a～13d中的DB驅(qū)動電路控制。因此，DB驅(qū)動電路除具有參照圖11作過說明的現(xiàn)有技術(shù)的結(jié)構(gòu)外，還具有如圖3所示的DB箝位電路用的控制電路。
在圖4中示出了DB箝位電路5的結(jié)構(gòu)。在該DB箝位電路5中，構(gòu)成數(shù)據(jù)總線2的各布線經(jīng)其柵極寬度(W)在規(guī)定值以下的N溝道晶體管接地，從而構(gòu)成從布線向GND的漏泄路徑。這里，在作為構(gòu)成數(shù)據(jù)總線2的基本單位的布線對DB-ZDB間設(shè)置了N溝道晶體管，其柵極與來自I/O電路13a～13d的驅(qū)動總線15連接，而漏極接地。在本實施例1中，DB箝位電路5根據(jù)經(jīng)驅(qū)動總線15輸入到N溝道晶體管的柵極的脈沖信號，在多位測試模式的讀出時的整個期間導(dǎo)通。
根據(jù)該DB箝位電路5，在多位測試時，在同時使用構(gòu)成數(shù)據(jù)總線2的布線中的相鄰的布線的場合，借助于將各布線接地，能夠?qū)⒁虿季€間的寄生電容C引起的耦合噪聲而被提高的“L(Hi-Z)”側(cè)的布線的電平抑制到不會被視作“H”的電平。其結(jié)果是，在多位測試時，能夠消除基于構(gòu)成數(shù)據(jù)總線2的相鄰的布線間的耦合噪聲的誤判斷。
實施例2雖然借助于在構(gòu)成數(shù)據(jù)總線2的布線間設(shè)置N溝道晶體管可以抑制“L(Hi-Z)”側(cè)的布線的電平，但與此同時，在“H”側(cè)也經(jīng)布線從漏極向GND流過直通電流。因此，該直通電流可能會依賴于N溝道晶體管的柵極長度(L)和寬度(W)的尺寸而影響多位測試結(jié)果。為了應(yīng)對此問題，在實施例2中考慮了如下的DB箝位電路。
圖5是示出本發(fā)明實施例2的DB箝位電路的結(jié)構(gòu)的圖。在該DB箝位電路20中，在構(gòu)成數(shù)據(jù)總線2的相鄰的布線間并列地設(shè)置了多個(在本實施例2中為2個)N溝道晶體管。另外，在本實施例2中，還在各布線DB、ZDB與N溝道晶體管的源極之間設(shè)置了開關(guān)(在圖中標(biāo)以“AL SW”)。
根據(jù)該DB箝位電路20，可以借助于開關(guān)切換各N溝道晶體管的工作狀態(tài)，能夠改變作為DB箝位電路20整體的N溝道晶體管的柵極長度(L)和寬度(W)。據(jù)此，能夠使向GND的漏泄路徑的大小可調(diào)，可以消除“H”側(cè)的從漏極向GND的直通電流影響多位測試結(jié)果之虞。
在采用該DB箝位電路20時，也可以對半導(dǎo)體存儲器的各DB箝位電路20的設(shè)置部位的每一處，調(diào)整N溝道晶體管的柵極長度和寬度的尺寸。例如當(dāng)考慮在圖1中采用具有多個N溝道晶體管的DB箝位電路20取代具有一個N溝道晶體管的DB箝位電路5的情況時，對在3個部位配置的DB箝位電路20的每一個，調(diào)整其柵極的長度和寬度的尺寸。據(jù)此，可以根據(jù)各設(shè)置部位設(shè)定最佳尺寸，使多位測試的可靠性進一步提高。
另外，在實施例2中，雖然設(shè)置了附于N溝道晶體管的開關(guān)，但不限定于此，也可以如圖6所示的DB箝位電路30那樣，設(shè)置當(dāng)流過高于規(guī)定的電流時即燒斷的熔絲32來代替開關(guān)。進而，也可以如圖7所示的DB箝位電路40那樣，將具有開關(guān)的N溝道晶體管和具有熔絲32的N溝道晶體管組合起來。
實施例3圖8是示出用于使本發(fā)明實施例3的DB箝位電路的激活期間可變的、在I/O電路13a～13d中設(shè)置的延遲電路的圖。該延遲電路50在對構(gòu)成數(shù)據(jù)總線2的布線DB的驅(qū)動開始后，亦即從在I/O電路13a～13d中設(shè)置的DP驅(qū)動電路(參照圖12)的PDD(即數(shù)據(jù)總線驅(qū)動信號)的上升開始，使向圖2所示的驅(qū)動總線15的脈沖信號的輸出延遲數(shù)ns。
據(jù)此，對DB箝位電路的N溝道晶體管的柵極的脈沖信號輸入被延時，N溝道晶體管的導(dǎo)通時序從對構(gòu)成數(shù)據(jù)總線2的布線DB的驅(qū)動開始延遲數(shù)ns。這時，可以使“H”側(cè)的被驅(qū)動的布線DB達到CMOS電平所用的時間小于實施例1的場合(N溝道晶體管在多位測試模式的數(shù)據(jù)讀出時的整個期間處于導(dǎo)通的場合)的所用的時間。其結(jié)果是可以防止多位測試的頻率特性變壞。
實施例4圖9是示出用于使本發(fā)明實施例4的DB箝位電路的激活期間可變的、在DQ輸入輸出電路的輸出部設(shè)置的延遲電路的圖。另外，在本實施例4中，DQ輸入輸出電路的輸出部的結(jié)構(gòu)，除延遲電路外，與圖13所示的相同。該延遲電路60在DQ輸入輸出電路的輸出部的“H”側(cè)的被驅(qū)動的布線DB達到CMOS電平后，即從圖13所示的GATE上升開始，使對DB箝位電路的N溝道晶體管的柵極的脈沖信號的輸出延遲數(shù)ns。
據(jù)此，N溝道晶體管的導(dǎo)通時序從DQ輸入輸出電路的輸出部的GATE上升開始延遲數(shù)ns。這時，與實施例3一樣，也可以使“H”側(cè)的被驅(qū)動的布線DB達到CMOS電平所用的時間短于實施例1的場合(N溝道晶體管在多位測試模式的數(shù)據(jù)讀出時的整個期間處于導(dǎo)通的場合)的所用的時間。其結(jié)果是可以防止多位測試的頻率特性變壞。
另外，特別是，圖中雖未示出，但也可以對在半導(dǎo)體存儲器中設(shè)置的各DB箝位電路任意地設(shè)置用于使實施例3和4的DB箝位電路的激活期間可變的延遲電路，以便對設(shè)置在各個部位的各DB箝位電路調(diào)整DB箝位電路的N溝道晶體管的導(dǎo)通期間。據(jù)此，可以極為細微地調(diào)整“L(Hi-Z)”側(cè)的被驅(qū)動的布線的電平和“H”側(cè)的被驅(qū)動的布線達到CMOS電平的時間。其結(jié)果是可以進一步提高多位測試的可靠性。
還有，不言而喻，本發(fā)明不限于所例示的實施例，在不脫離本發(fā)明的要旨的范圍內(nèi)，可以進行各種改進和設(shè)計上的變更。根據(jù)本申請的第1方面，由于在存儲器芯片內(nèi)設(shè)置了多個存儲器陣列存儲體、交替使用各存儲器陣列存儲體的存儲體切換方式的半導(dǎo)體存儲器中，具有構(gòu)成上述存儲器陣列存儲體的多個存儲器陣列；在各存儲器陣列與外部之間進行信息數(shù)據(jù)的傳送的輸入輸出電路；由相鄰配置的多條布線構(gòu)成的、連接上述各存儲器陣列和輸入輸出電路的數(shù)據(jù)總線；以及在該數(shù)據(jù)總線上設(shè)置的、源極側(cè)與構(gòu)成該數(shù)據(jù)總線的布線相連接而漏極側(cè)接地的N溝道晶體管，在對多個存儲器陣列同時進行數(shù)據(jù)寫入和讀出的多位測試時，上述N溝道晶體管導(dǎo)通，使構(gòu)成上述數(shù)據(jù)總線的各布線接地，所以能夠?qū)⒁驑?gòu)成數(shù)據(jù)總線的相鄰的布線間的寄生電容C引起的耦合噪聲而被提高的“L(Hi-Z)”側(cè)的布線的電平，抑制到不會被視作“H”的電平。其結(jié)果是，能夠在多位測試時，消除基于構(gòu)成數(shù)據(jù)總線2的布線間的耦合噪聲的誤判斷。
另外，根據(jù)本申請的第2方面，由于對一條布線并列地設(shè)置了多個上述N溝道晶體管，同時在各N溝道晶體管的源極側(cè)設(shè)置了使上述布線與源極之間的連接和斷開狀態(tài)切換的開關(guān)，所以可以改變N溝道晶體管作為整體的柵極長度和寬度。據(jù)此，能夠使從布線至GND的漏泄路徑的大小可調(diào)，可以消除“H”側(cè)的從漏極向GND的直通電流影響多位測試結(jié)果之虞。
進而，根據(jù)本申請的第3方面，由于對一條布線并列地設(shè)置了多個上述N溝道晶體管，同時在各N溝道晶體管的源極側(cè)設(shè)置了當(dāng)流過高于規(guī)定的電流時即燒斷的熔絲，所以可以改變N溝道晶體管作為整體的柵極長度和寬度。據(jù)此，能夠使從布線至GND的漏泄路徑的大小可調(diào)，可以消除“H”側(cè)的從漏極向GND的直通電流影響多位測試結(jié)果之虞。
再進而，根據(jù)本申請的第4方面，由于設(shè)置了從對構(gòu)成上述數(shù)據(jù)總線的布線進行數(shù)據(jù)驅(qū)動開始，使對上述N溝道晶體管的柵極的信號輸入延遲一段規(guī)定的時間間隔的延遲電路，所以可以使“H”側(cè)的被驅(qū)動的布線達到CMOS電平所用的時間，與N溝道晶體管在多位測試模式的數(shù)據(jù)讀出時的整個期間處于導(dǎo)通的場合相比，變得較短。其結(jié)果是可以防止多位測試的頻率特性變壞。
再進而，根據(jù)本申請的第5方面，由于設(shè)置了在上述輸入輸出電路的輸出部的上述布線達到CMOS電平之后，使對上述N溝道晶體管的柵極的信號輸入延遲一段規(guī)定的時間間隔的延遲電路，所以可以使“H”側(cè)的被驅(qū)動的布線達到CMOS電平所用的時間，與N溝道晶體管在多位測試模式的數(shù)據(jù)讀出時的整個期間處于導(dǎo)通的場合相比，變得較短。其結(jié)果是可以防止多位測試的頻率特性變壞。
再進而，根據(jù)本申請的第6方面，由于在用于測試在存儲器芯片內(nèi)設(shè)置了多個存儲器陣列存儲體、交替使用各存儲器陣列存儲體的存儲體切換方式的半導(dǎo)體存儲器的，對構(gòu)成上述存儲器陣列存儲體的多個存儲器陣列同時進行數(shù)據(jù)寫入和讀出的多位測試方法中，在連接上述各存儲器陣列和在該存儲器陣列與外部之間進行信息數(shù)據(jù)的傳送的輸入輸出電路、由相鄰配置的多條布線構(gòu)成的數(shù)據(jù)總線上，設(shè)置了源極側(cè)與該布線相連接而漏極側(cè)接地的N溝道晶體管，在對多個存儲器陣列同時進行數(shù)據(jù)寫入和讀出的多位測試時，上述N溝道晶體管導(dǎo)通，以使構(gòu)成上述數(shù)據(jù)總線的各布線接地，所以能夠?qū)⒁驑?gòu)成數(shù)據(jù)總線的相鄰的布線間的寄生電容C引起的耦合噪聲而被提高的“L(Hi-Z)”側(cè)的布線的電平抑制到不會被視作“H”的電平。其結(jié)果是，在多位測試時能夠消除基于構(gòu)成數(shù)據(jù)總線2的布線間的耦合噪聲的誤判斷。
再進而，根據(jù)本申請的第7方面，由于對一條布線并列地設(shè)置了多個上述N溝道晶體管，同時在各N溝道晶體管的源極側(cè)設(shè)置了使上述布線與源極之間的連接和斷開狀態(tài)切換的開關(guān)，所以可以改變N溝道晶體管作為整體的柵極長度和寬度。據(jù)此，能夠使從布線至GND的漏泄路徑的大小可調(diào)，可以消除“H”側(cè)的從漏極向GND的直通電流影響多位測試結(jié)果之虞。
再進而，根據(jù)本申請的第8方面，由于對一條布線并列地設(shè)置了多個上述N溝道晶體管，同時在各N溝道晶體管的源極側(cè)設(shè)置了當(dāng)流過高于規(guī)定的電流時即燒斷的熔絲，所以可以改變N溝道晶體管作為整體的柵極長度和寬度。據(jù)此，能夠使從布線至GND的漏泄路徑的大小可調(diào)，可以消除“H”側(cè)的從漏極向GND的直通電流影響多位測試結(jié)果之虞。
再進而，根據(jù)本申請的第9方面，由于對上述存儲器芯片內(nèi)的N溝道晶體管的設(shè)置部位的每一處調(diào)整了對一條布線設(shè)置的N溝道晶體管作為整體的柵極長度和寬度，所以可以根據(jù)各設(shè)置部位設(shè)定最佳尺寸，使多位測試的可靠性進一步提高。
再進而，根據(jù)本申請的第10方面，由于在多位測試模式的數(shù)據(jù)讀出時的整個期間使上述N溝道晶體管導(dǎo)通，所以結(jié)構(gòu)比較簡單。
再進而，根據(jù)本申請的第11方面，由于從對構(gòu)成上述數(shù)據(jù)總線的布線進行數(shù)據(jù)驅(qū)動開始，使對上述N溝道晶體管的柵極的信號輸入延遲一段規(guī)定的時間間隔，所以可以使“H”側(cè)的被驅(qū)動的布線達到CMOS電平所用的時間，與N溝道晶體管在多位測試模式的數(shù)據(jù)讀出時的整個期間處于導(dǎo)通的場合相比，變得較短。其結(jié)果是可以防止多位測試的頻率特性變壞。
再進而，根據(jù)本申請的第12方面，由于在上述輸入輸出電路的輸出部的上述布線達到CMOS電平之后，使對上述N溝道晶體管的柵極的信號輸入延遲一段規(guī)定的時間間隔，所以可以使“H”側(cè)的被驅(qū)動的布線達到CMOS電平所用的時間，與N溝道晶體管在多位測試模式的數(shù)據(jù)讀出時的整個期間處于導(dǎo)通的場合相比，變得較短。其結(jié)果是可以防止多位測試的頻率特性變壞。
再進而，根據(jù)本申請的第13方面，由于對上述存儲器芯片內(nèi)的N溝道晶體管的設(shè)置部位的每一處調(diào)整了N溝道晶體管導(dǎo)通的時序，所以可以極為細微地調(diào)整“L(Hi-Z)”側(cè)的被驅(qū)動的布線的電平和“H”側(cè)的被驅(qū)動的布線達到CMOS電平的時間。其結(jié)果是可以進一步提高多位測試的可靠性。
權(quán)利要求
1.一種半導(dǎo)體存儲器，它是在存儲器芯片內(nèi)設(shè)置多個存儲器陣列存儲體，交替使用各存儲器陣列存儲體的存儲體切換方式的半導(dǎo)體存儲器，其特征在于，包括構(gòu)成上述存儲器陣列存儲體的多個存儲器陣列；在上述各存儲器陣列與外部之間進行信息數(shù)據(jù)的傳送的輸入輸出電路；由相鄰配置的多條布線構(gòu)成的、連接上述各存儲器陣列和輸入輸出電路的數(shù)據(jù)總線；以及在上述數(shù)據(jù)總線上設(shè)置的、漏極側(cè)與構(gòu)成該數(shù)據(jù)總線的布線相連接而源極側(cè)接地的N溝道晶體管，在對多個存儲器陣列同時進行數(shù)據(jù)寫入和讀出的多位測試時，上述N溝道晶體管導(dǎo)通，使構(gòu)成上述數(shù)據(jù)總線的各布線接地。
2.如權(quán)利要求1所述的半導(dǎo)體存儲器，其特征在于對一條布線并列地設(shè)置多個上述N溝道晶體管，同時在各N溝道晶體管的漏極側(cè)設(shè)置使上述布線與漏極之間的連接和斷開狀態(tài)切換的開關(guān)。
3.如權(quán)利要求1所述的半導(dǎo)體存儲器，其特征在于對一條布線并列地設(shè)置多個上述N溝道晶體管，同時在各N溝道晶體管的漏極側(cè)設(shè)置當(dāng)流過高于規(guī)定的電流時即燒斷的熔絲。
4.如權(quán)利要求1所述的半導(dǎo)體存儲器，其特征在于設(shè)置從對構(gòu)成上述數(shù)據(jù)總線的布線進行數(shù)據(jù)驅(qū)動開始，使對上述N溝道晶體管的柵極的信號輸入延遲一段規(guī)定的時間間隔的延遲電路。
5.如權(quán)利要求1所述的半導(dǎo)體存儲器，其特征在于設(shè)置在上述輸入輸出電路的輸出部的上述布線達到CMOS電平之后，使對上述N溝道晶體管的柵極的信號輸入延遲一段規(guī)定的時間間隔的延遲電路。
全文摘要
本發(fā)明的課題是，提供在多位測試時防止基于構(gòu)成數(shù)據(jù)總線的相鄰的布線間產(chǎn)生的耦合噪聲的誤判斷的半導(dǎo)體存儲器。在存儲器芯片內(nèi)設(shè)置了多個存儲器陣列存儲體的半導(dǎo)體存儲器中，在連接構(gòu)成上述各存儲器陣列存儲體的多個存儲器陣列和在各存儲器陣列與外部之間進行信息數(shù)據(jù)的傳送的輸入輸出電路的、由多條布線構(gòu)成的數(shù)據(jù)總線上，設(shè)置源極側(cè)與上述各布線相連接而漏極側(cè)接地的N溝道晶體管，在對多個存儲器陣列同時進行數(shù)據(jù)寫入和讀出的多位測試時，使上述N溝道晶體管導(dǎo)通，以使構(gòu)成數(shù)據(jù)總線的各布線接地。
文檔編號G11C29/34GK1411071SQ0214206
公開日2003年4月16日 申請日期2002年8月26日 優(yōu)先權(quán)日2001年9月25日
發(fā)明者鈴木隆信, 鶴田環(huán), 林克茂 申請人:三菱電機株式會社, 三菱電機工程株式會社