專利名稱：存儲器設備與存儲器系統(tǒng)的制作方法
技術領域：
本發(fā)明涉及高速操作的存儲器設備及包括多個這種存儲器設備的存儲器系統(tǒng)。
背景技術：
近來，存儲器設備是高度集成的，同時研制出在高速與低信號幅值上操作這些存儲器設備的接口。作為這種接口的標準，提出了SSTL(短柱(Stub)系列終止邏輯)建議。為了高速操作作為存儲器設備之一的DRAM(動態(tài)隨機存取存儲器)，也提出了DDR(雙數(shù)據(jù)率)解決方法的建議，其中通過與每一時鐘的前沿與后沿兩者同步執(zhí)行數(shù)據(jù)輸入/輸出能加倍數(shù)據(jù)率。
執(zhí)行上述操作的存儲器系統(tǒng)具有互相之間留有空間地將多個存儲器模塊互相并聯(lián)布置在母板上的結構。在這一情況中，這些存儲器模塊是分別通過多個連接器安裝在母板上的。為了將各存儲器模塊固定在母板上，各連接器具有接納存儲器模塊的槽。各槽中，布置了多個端點P1用于與存儲器模塊電連接。另一方面，存儲器模塊設置有多個存儲器設備及安裝在其正面與/或背面上的諸如寄存器等多個緩沖器。這些存儲器設備與寄存器是通過形成在存儲器模塊的端部上的多個接線端電連接在連接器上的。
這種類型的存儲器系統(tǒng)之一還包括安裝在母板上來控制存儲器模塊上的存儲器設備的稱作芯片組的控制器。在這一存儲器系統(tǒng)中，在母板上布置數(shù)據(jù)總線、命令地址總線、及時鐘總線(在下面的描述中可將這些總線集體與簡單地稱作總線。通過這些總線，將控制器電連接在存儲器模塊上的存儲器設備與寄存器上。
例如，上述總線是以下述方式連接的。將來自控制器的數(shù)據(jù)總線與時鐘總線直接連接在存儲器模塊上的存儲器設備上。另一方面，通過寄存器將命令地址總線連接在存儲器模塊上的存儲器設備上。
再者，按照SSTL標準的存儲器系統(tǒng)具有在其中將各存儲器模塊中作為存儲器設備的DRAM通過短柱p1連接在連接器上的結構。作為特例，公開了一種存儲器系統(tǒng)，其中將作為存儲器設備的DRAM安裝在插入連接器槽中的存儲器模塊的兩面上。通過短柱將安裝在存儲器模塊兩面上的DRAM連接在數(shù)據(jù)總線上。
對于這種類型的存儲器系統(tǒng)，考慮向時鐘總線提供具有100MHz或以上(例如133MHz)的頻率的時鐘以便高速執(zhí)行輸入/輸出。在這一情況中，如果采用DDR，讀/寫時的數(shù)據(jù)率不低于200MHz。最近，要求在200至400MHz的時鐘頻率上操作各存儲器模塊。在這一情況中，數(shù)據(jù)率高達400至800MHz。
參見

圖1，將對相關存儲器系統(tǒng)進行描述。該圖中所示的存儲器系統(tǒng)包括安裝在母板(未示出)上的存儲器控制器21、插在母板上的多個槽(未示出)中的多個存儲器模塊201與202、用于生成寫時鐘的時鐘發(fā)生器101、及用于生成讀時鐘的時鐘發(fā)生器102。安裝在母板上的各存儲器模塊201與202設有多個DRAM。各槽中布置有連接器(未示出)。在所示的實例中，DRAMf與DRAMr是分別布置在各存儲器模塊的正與背面上的。各DRAMf與DRAMr是通過連接器上的短柱與存儲器模塊連接在數(shù)據(jù)總線DB、命令地址總線CD、寫時鐘總線WB、及讀時鐘總線RB上的。
各總線在存儲器模塊上分支以便連接到形成在各存儲器模塊201與202的正面與背面上的DRAMf與DRAMr上。在所示的實例中，命令地址總線CB包含控制信號線用于傳輸與接收終止控制信號。寫時鐘總線WB提供有來自時鐘發(fā)生器101的寫時鐘。另一方面，讀時鐘總線RB提供有來自時鐘發(fā)生器102的讀時鐘。存儲器控制器21通過數(shù)據(jù)總線DB及命令地址總線CB連接在各DRAMf與DRAMr上。
所示的存儲器系統(tǒng)具有大容量并能高速操作。如圖中所示，在存儲器系統(tǒng)中。數(shù)據(jù)總線DB的一端連接在控制器21上。另一方面，另一端，即數(shù)據(jù)總線DB的遠端，連接在作為終止元件的終止電阻器(未示出)上。在終止電阻器上作用有來自終止電源(未示出)的電壓。然而，在上述存儲器系統(tǒng)中，其中的DRAM是連接在各連接器及各短柱上分支的數(shù)據(jù)總線DB上的，只在數(shù)據(jù)總線DB的遠端上終止，由于從數(shù)據(jù)總線DB的線路阻抗的不匹配導致的信號反射而帶來信號質(zhì)量的不可忽視的惡化。因此，發(fā)現(xiàn)上述終止方案不能對付高速操作的存儲器系統(tǒng)。
發(fā)明概述本發(fā)明的目的為提供包括以分支配置連接在數(shù)據(jù)總線上的多個存儲器設備的存儲器系統(tǒng)，它能通過有效地防止數(shù)據(jù)總線與各存儲器設備之間的反射而在高速上從存儲器設備讀取數(shù)據(jù)。
本發(fā)明的另一目的為提供能進行適應讀狀態(tài)或?qū)憼顟B(tài)的抗反射控制的存儲器設備。
按照本發(fā)明的一個方面，提供了要連接在數(shù)據(jù)總線上的存儲器設備，該存儲器設備包括用于可控地終止該存儲器設備的有源終止電路及用于可控地將有源終止電路置于電活躍狀態(tài)或電不活躍狀態(tài)的控制電路。
例如，控制電路響應從存儲設備外部提供的終止控制信號將有源終止電路置于活躍狀態(tài)或不活躍狀態(tài)中并在存儲器設備中產(chǎn)生數(shù)據(jù)輸出允許信號?？刂齐娐窂脑摻K止控制信號產(chǎn)生內(nèi)部終止控制信號及數(shù)據(jù)輸出允許信號。在這一事件中，該控制電路包括提供有該終止控制信號及用于與時鐘信號同步接收該終止控制信號的時鐘信號的接收器、及用于響應接收器所接收的終止控制信號產(chǎn)生內(nèi)部終止控制信號與數(shù)據(jù)輸出允許信號的終止控制部件。此外，該控制電路可包括用于接收與時鐘信號同步的終止控制信號的接收器、及用于響應接收器所接收的終止控制信號及數(shù)據(jù)輸出允許信號產(chǎn)生該內(nèi)部終止控制信號的終止控制部件。
此外，該控制電路響應來自存儲器設備外部的將有源終止電路置于活躍狀態(tài)或不活躍狀態(tài)中的終止控制信號、存儲器設備中產(chǎn)生的數(shù)據(jù)輸出允許信號、及減低功率消耗信號產(chǎn)生該內(nèi)部終止控制信號。
有源終止電路包括溝道(或?qū)щ?類型互相不同的一對晶體管、串聯(lián)在晶體管之間的電阻器電路、及連接在晶體管之一上的反相器。通過導通與斷開晶體管，將存儲器設備置于活躍狀態(tài)或不活躍狀態(tài)中。
按照本發(fā)明的另一方面，提供了包括連接在單一數(shù)據(jù)總線上的多個存儲器設備的存儲器系統(tǒng)，其中各該存儲器設備包括用于在發(fā)送數(shù)據(jù)到數(shù)據(jù)總線上時及從外部接收終止控制信號時產(chǎn)生指示不活躍狀態(tài)的內(nèi)部終止控制信號的控制電路、以及當內(nèi)部終止控制信號指示不活躍狀態(tài)時保持在不活躍狀態(tài)中的終止電路。在這一情況中，該存儲器系統(tǒng)進一步包括連接在數(shù)據(jù)總線上并通過控制信號線連接在各存儲器設備上的存儲器控制器。該存儲器控制器包括在訪問存儲器設備時有選擇地置于活躍狀態(tài)或不活躍狀態(tài)中的終止電路。
按照本發(fā)明的又另一方面，提供了包括連接在單一數(shù)據(jù)總線上的多個存儲器設備及通過該數(shù)據(jù)總線連接在存儲器設備上的存儲器控制器，其中該存儲器控制器包括在訪問存儲器設備時有選擇地置于活躍狀態(tài)或不活躍狀態(tài)中的終止電路及用于在訪問存儲器設備時發(fā)布終止控制信號到存儲器設備的控制單元，各存儲器設備包括響應來自存儲器控制器的終止控制信號產(chǎn)生內(nèi)部終止控制信號的控制電路及當該內(nèi)部終止控制信號指示不活躍狀態(tài)時置于不活躍狀態(tài)中的有源終止電路。存儲器控制器包括用于在發(fā)布讀命令或?qū)懨罱o存儲器設備中特定的一個時產(chǎn)生請求將連接在數(shù)據(jù)總線上的存儲器設備的有源終止電路置于活躍狀態(tài)中的終止控制信號的裝置。在產(chǎn)生讀命令時將存儲器控制器的終止電路置于活躍狀態(tài)中，而在產(chǎn)生對特定存儲器設備的寫命令及將數(shù)據(jù)寫入該特定存儲器設備時置于不活躍狀態(tài)中。
在接收讀命令時，該特定存儲器設備的控制電路從存儲器控制器接收指示活躍狀態(tài)的終止控制信號，并在從該特定存儲器設備讀取數(shù)據(jù)時將指示不活躍狀態(tài)的內(nèi)部終止控制信號發(fā)送給該特定存儲器設備的有源終止電路。另一方面，當接收到寫命令時，在將該特定存儲器設備的有源終止電路保持在活躍狀態(tài)中的同時，將數(shù)據(jù)寫入該特定存儲器設備。
按照本發(fā)明的又另一方面，提供了存儲器系統(tǒng)的終止控制方法，該存儲器系統(tǒng)包括連接在單一數(shù)據(jù)總線上的多個存儲器設備及通過數(shù)據(jù)總線連接在存儲器設備上的存儲器控制器，該方法包括下述步驟從存儲器控制器發(fā)布讀命令給存儲器設備中特定的一個，在發(fā)布讀命令時將存儲器控制器的終止電路保持在活躍狀態(tài)中，在發(fā)布讀命令時及響應該讀命令從該特定存儲器設備的數(shù)據(jù)讀操作期間將除外該特定存儲器設備的其它存儲器設備中的有源終止電路保持在活躍狀態(tài)中，以及在發(fā)布讀命令時及響應該讀命令從該特定存儲器設備的數(shù)據(jù)讀操作期間將該特定存儲器設備的有源終止電路保持在不活躍狀態(tài)中。
終止控制方法進一步包括下述步驟發(fā)布寫命令給特定存儲器設備，在發(fā)布該寫命令時及輸出寫數(shù)據(jù)期間，將存儲器控制器的終止電路保持在不活躍狀態(tài)中，以及在發(fā)布寫命令時將包含該特定存儲器設備在內(nèi)的存儲器設備的有源終止電路保持在活躍狀態(tài)中。
附圖描述圖1為描述相關存儲器系統(tǒng)的視圖；圖2為按照本發(fā)明的一個實施例的存儲器系統(tǒng)的框圖；圖3為描述讀操作期間圖2中所示的存儲器系統(tǒng)的終止控制的一個實例的定時圖；圖4為用在圖2中所示的存儲器系統(tǒng)中的DRAM的框圖；圖5為描述在讀操作期間圖2中所示的存儲器系統(tǒng)的終止控制的另一實例的定時圖；圖6為描述在寫操作期間圖2中所示的存儲器系統(tǒng)的終止控制的一個實例的定時圖；圖7為描述在寫操作期間圖2中所示的存儲器系統(tǒng)的終止控制的另一實例的定時圖；圖8為描述對存儲器設備(DRAM)的各種組合的寫操作期間的存儲器系統(tǒng)的終止控制的視圖；圖9為描述對存儲器設備(DRAM)的各種組合的讀操作期間的存儲器系統(tǒng)的終止控制的視圖；圖10為適應于在一個實施例的存儲器系統(tǒng)中與時鐘異步執(zhí)行終止控制操作的DRAM的框圖；圖11為按照本發(fā)明的另一實施例的存儲器系統(tǒng)中的終止控制的定時圖；圖12為適應于執(zhí)行圖11中所示的終止控制操作的DRAM的一個實例的框圖；以及圖13為適應于執(zhí)行圖11中所示的終止控制操作的DRAM的另一實例的框圖。
發(fā)明詳述參見圖1，將對按照本發(fā)明的一個實施例的存儲器系統(tǒng)進行描述。該存儲器系統(tǒng)包括布置在母板(未示出)上并分別具有多個槽Slot 1與Slot 2的多個連接器(未示出)以及分別插入槽Slot 1與Slot 2中的多個存儲器模塊201與202。存儲器模塊201與202設置有作為存儲器設備安裝在其正面與背面上的DRAM1、DRAM2、DRAM3及DRAM4。具體地，DRAM1與DRAM3分別安裝在存儲器模塊201與202的正面上，而DRAM2與DRAM4則分別安裝在存儲器模塊201與202的背面上。在母板上，與連接器一起安裝存儲器控制器21。
存儲器控制器21通過單一數(shù)據(jù)總線22連接在存儲器模塊201與202的DRAM1、DRAM2、DRAM3、及DRAM4上。如從圖中所見，一對DRAM1與DRAM2及一對DRAM3與DRAM4分別通過連接器的槽Slot1與Slot2連接在數(shù)據(jù)總線22上。存儲器控制器21通過控制信號線25連接在DRAM1、DRAM2、DRAM3、及DRAM4上。
存儲器控制器21包括用于發(fā)布終止控制信號給控制信號線25的控制單元211、用于在執(zhí)行數(shù)據(jù)寫操作時發(fā)布數(shù)據(jù)給數(shù)據(jù)總線22的驅(qū)動器212、用于在執(zhí)行數(shù)據(jù)讀操作時接收來自數(shù)據(jù)總線22的數(shù)據(jù)的接收器220、以及在從DRAM1、DRAM2、DRAM3、及DRAM4讀取數(shù)據(jù)的情況中被置于操作狀態(tài)中的終止電路213。驅(qū)動器212與接收器220在控制單元211的控制下有選擇地連接在終止電路213上，如下面將要描述的。
存儲器控制器21的終止電路213包括與連接在一系列電阻器216與217的兩端上的N溝道與P溝道MOS晶體管218與219串聯(lián)的一對電阻器216與217。該N溝道MOS晶體管218具有接地的源極。該P溝道MOS晶體管219具有提供有電源電壓VDQ的源極。電源電壓VDQ是對提供給作為存儲器設備的各該DRAM1、DRAM2、DRAM3、及DRAM4的電源電壓公用的。在所示的實例中，將電阻器216與217之間的公共連接點連接在數(shù)據(jù)總線22上。如果電阻器216與217的電阻互相互等，數(shù)據(jù)總線22終止在VDQ/2的終止電壓上同時導通MOS晶體管218與219。MOS晶體管218與219是響應來自控制單元211的控制信號導通與斷開的。
另一方面，圖2中所示的DRAM1、DRAM2、DRAM3與DRAM4具有相同的結構。因此，只用示例方式對DRAM1的結構進行描述。這里假設讀命令或?qū)懨钍前l(fā)布給DRAM1的。
DRAM1包括用于發(fā)送讀數(shù)據(jù)到數(shù)據(jù)總線22的驅(qū)動器31、配置在DRAM1內(nèi)部的有源終止電路32、用于控制該有源終止電路32的終止控制塊33、及用于接收來自數(shù)據(jù)總線22的寫數(shù)據(jù)的接收器34。如下面要說明的，驅(qū)動器31與接收器34是在終止控制塊33的控制下有選擇地連接到有源終止電路32上的。
DRAM1響應讀或?qū)懨町a(chǎn)生輸出允許信號。提供了來自DRAM1外部的終止控制信號及DRAM1中響應讀或?qū)懨町a(chǎn)生的輸出允許信號，終止控制塊33產(chǎn)生發(fā)送給有源終止電路32的內(nèi)部終止控制信號ITC。
圖2中所示的各DRAM中的有源終止電路32包括N溝道MOS晶體管321、P溝道MOS晶體管322、反相器323、及互相串聯(lián)在MOS晶體管321與322之間的一對電阻器324與325。將電阻器324與325的公共連接點與驅(qū)動器31及接收器34一起連接在數(shù)據(jù)總線22上。P溝道MOS晶體管322具有提供有來自用于該DRAM1的存儲器部件的電源的電源電壓VDQ的源極。從而，有源終止電路32使用與存儲器部件公用的電源而不需要用于該終止電路的專用電源。
這里假設電阻器324與325的電阻互相相等。如上所述，電阻器324與325之間的公共連接點連接在數(shù)據(jù)總線22上。當MOS晶體管321與322導通時，電源電壓VDQ被電阻器324與325分壓從而將終端電壓VDQ/2提供給數(shù)據(jù)總線22。從而，在將有源終止電路32置于活躍狀態(tài)，即有效狀態(tài)的情況中時，數(shù)據(jù)總線22終止在電壓VDQ/2上。另一方面，當MOS晶體管321與322斷開時，將有源終止電路32置于不活躍狀態(tài)，即要斷開的無效狀態(tài)中。
此外參見圖3，下面對將讀命令(RED)提供給圖2中所示的DRAM1的情況進行說明。雖然圖中未示出，各DRAM通過時鐘總線提供有時鐘。這里假設在所示的實例中，采用在各時鐘的前沿與后沿上讀或?qū)憯?shù)據(jù)的所謂DDR技術。
首先，考慮不訪問DRAM1時的狀態(tài)。終止控制塊33發(fā)送具有低(L)電平的內(nèi)部終止控制信號ITC給有源終止電路32將MOS晶體管321與322斷開。結果，將有源終止電路32置于不活躍狀態(tài)中。這同樣適用于作為其余存儲器設備的所有DRAM2、DRAM3、及DRAM4。另一方面，因為MOS晶體管218與219響應控制信號導通而將終止電路213，即存儲器控制器21中的終止元件保持在活躍狀態(tài)中。結果，將數(shù)據(jù)總線22維持在終端電壓(VDQ/2)上。從而在這一不訪問狀態(tài)中，DRAM1、DRAM2、DRAM3、及DRAM4中的有源終止電路32并不消耗電流，因此能節(jié)省作為總體的存儲器系統(tǒng)中所需的電功率。
同時在發(fā)布讀命令(RED)并通過命令總線(未示出)發(fā)布給DRAM1時，存儲器控制器21的控制單元211將高(H)電平的終止控制信號發(fā)送給控制信號線25。結果，將H電平的終止控制信號提供給連接在控制信號線25上的DRAM1、DRAM2、DRAM3、與DRAM4的終止控制塊33。
響應來自存儲器控制器21的H電平終止控制信號，將H電平給予各該DRAM1、DRAM2、DRAM3、及DRAM4中的內(nèi)部終止控制信號ITC。這一狀態(tài)示出在圖3中的@DRAM1與@DRAM2-4中。結果，將所有DRAM1、DRAM2、DRAM3、及DRAM4中的有源終止電路32，即它們的終止元件置于活躍狀態(tài)中。
當將有源終止電路32置于活躍狀態(tài)中時，經(jīng)過了預定的等待時間之后，提供有讀命令的DRAM1將讀數(shù)據(jù)發(fā)送到數(shù)據(jù)總線22上。在發(fā)送讀數(shù)據(jù)之前，DRAM1在圖3中的@DRAM1中所示的終止控制塊33的控制下將有源終止電路32置于不活躍狀態(tài)(L電平)中，并使輸出允許信號@DRAM具有H電平。當給予輸出允許信號H電平時，便與時鐘同步給予DRAM1中的存儲器元件的輸出控制信號H電平。
另一方面，當給予輸出允許信號H電平時，給予內(nèi)部終止控制信號ITCL電平。對有源終止電路32的控制操作是通過使內(nèi)部終止控制信號ITC具有L或H電平而由DRAM1中的終止控制塊33進行的。
當給予存儲器元件的輸出控制信號H電平時，DRAM1進行讀操作。具體地，按照DDR(雙數(shù)據(jù)率)技術，數(shù)據(jù)是與各時鐘的前沿與后沿同步地以脈沖串形式從DRAM1中讀出的。在所示的實例中，數(shù)據(jù)具有等于4的連續(xù)脈沖串長度。
參見圖3與4，將對各DRAM1、DRAM2、DRAM3、及DRAM4中的操作進行說明。除了圖2中所示的驅(qū)動器31、接收器34、有源終止電路32、及終止控制塊33，DRAM還包括響應終止控制信號與時鐘信號操作的輸出控制塊35及控制信號接收器36，如圖4中所示。提供了來自控制單元211(圖2)的終止控制信號及通過控制總線的讀命令(RED)，DRAM內(nèi)部控制器(未示出)將輸出允許信號發(fā)送給圖4中所示的終止控制塊33及輸出控制塊35。
通過控制信號接收器36提供了終止控制信號及輸出允許信號，終止控制塊33將L電平給予終止控制塊33產(chǎn)生的DRAM內(nèi)部終止控制信號將該DRAM的有源終止電路32置于不活躍狀態(tài)中，即無效狀態(tài)。
另一方面，提供有輸出允許信號的輸出控制塊35在時鐘信號的定時上發(fā)送輸出控制信號給驅(qū)動器31。在這一狀態(tài)中，DRAM1以脈沖串形式發(fā)送數(shù)據(jù)，直到與時鐘信號同步給予輸出允許信號H電平及給予輸出控制信號L電平為止，如圖3中所示。
另一方面，對于未提供有讀命令(RED)的各該DRAM2、DRAM3、及DRAM4，則不產(chǎn)生輸出允許信號。因此，提供有從控制單元211提供的終止控制信號得出的DRAM內(nèi)部終止控制信號的各該DRAM2、DRAM3、及DRAM4的終止控制塊33直接將DRAM內(nèi)部終止控制信號傳遞給有源終止電路32。結果，除外DRAM1的各該DRAM2、DRAM3、及DRAM4的有源終止電路32繼續(xù)保持在活躍狀態(tài)中。這一狀態(tài)繼續(xù)到給予終止控制信號L電平，并從而給予DRAM內(nèi)部終止控制信號L電平為止。如圖3中底線上所示，連續(xù)地向存儲器控制器21中的終止電路提供H電平的存儲器控制器(MC)內(nèi)部終止控制信號。因此，將終止電路連續(xù)地保持在活躍狀態(tài)中而能無反射地接收來自DRAM1的數(shù)據(jù)。
這樣，在所示的存儲器系統(tǒng)中，只將承受讀操作的DRAM的有源終止電路32置于不活躍狀態(tài)中。而將其它DRAM的有源終止電路及存儲器控制器中的終止電路置于活躍狀態(tài)中。因此有可能避免受反射影響。
以脈沖串形式發(fā)送來自DRAM1的數(shù)據(jù)之后，存儲器控制器21使終止控制信號具有L電平。提供有L電平的終止控制信號的數(shù)據(jù)總線22上的所有DRAM使DRAM內(nèi)部終止控制信號具有L電平而將各DRAM中的有源終止電路32帶入不活躍狀態(tài)。此后，存儲器控制器21中的終止電路保持數(shù)據(jù)總線22的電平。
在圖3中的定時圖中，存儲器控制器21的控制單元211與發(fā)布讀命令(RED)同時將H電平的終止控制信號發(fā)送給控制信號線25。作為替代，如果在作為輸出脈沖串從DRAM1發(fā)送數(shù)據(jù)之前將DRAM1中的有源終止電路32轉(zhuǎn)變成不活躍狀態(tài)，可在從讀命令(RED)延遲的定時上發(fā)送H電平的終止控制信號。
下面參見圖5，對存儲器控制器21連續(xù)地發(fā)布讀命令給DRAM1與DRAM3的情況時的操作進行說明。通常，在從不同的DRAM連續(xù)地進行讀操作的情況中，為了避免在輸出驅(qū)動器上的數(shù)據(jù)沖突，在時鐘信號之間提供時隙。計入這一點，在圖5中所示的實例中，在經(jīng)過三個時鐘信號時產(chǎn)生下一條讀命令(RED)。
首先，通過命令總線將讀命令(RED)發(fā)布給DRAM1。然后控制單元211(圖2)發(fā)送終止控制信號到控制信號線25上。在這一事件中，將存儲器控制器21中的終止電路置于活躍狀態(tài)中。這一情況中的操作類似于結合圖4所描述的。存儲器控制器21通過控制信號線25將終止控制信號發(fā)送到DRAM1、DRAM2、DRAM3及DRAM4。各該DRAM1、DRAM2、DRAM3及DRAM4使內(nèi)部終止控制信號具有H電平(見圖5中@DRAM1、@DRAM3、@DRAM2、4)。
這里，DRAM2與DRAM4的內(nèi)部終止控制信號的H電平繼續(xù)到完成DRAM1與DRAM3中的讀操作為止。另一方面，響應輸出允許信號，給予DRAM1的內(nèi)部控制信號L電平。這一狀態(tài)繼續(xù)到從DRAM1中讀出數(shù)據(jù)為止。在完成了從DRAM1的數(shù)據(jù)讀操作時，將DRAM1的內(nèi)部控制信號變成H電平。
當在DRAM1后面將讀命令(RED)發(fā)布給DRAM3時，在將DRAM1的數(shù)據(jù)以脈沖串形式發(fā)送之后，存儲器控制器21的控制單元211將終止控制信號保持在H電平上而不轉(zhuǎn)變成L電平。在以脈沖串形式發(fā)送來自DRAM3的數(shù)據(jù)之后，才將H電平的終止控制信號轉(zhuǎn)變成L電平。
如圖5中所示，DRAM1或DRAM3的內(nèi)部終止控制信號采取L電平，同時以脈沖串形式從DRAM1或DRAM3發(fā)送數(shù)據(jù)。從而，將發(fā)送數(shù)據(jù)的DRAM的有源終止電路32保持在不活躍狀態(tài)，即無效狀態(tài)中，同時將不涉及讀操作的其它DRAM中的有源終止電路32以及存儲器控制器21的終止電路保持在活躍狀態(tài)中。
從上文中顯而易見，存儲器控制器21無須單個地控制相應的DRAM的有源終止電路32，而是控制終止控制信號的發(fā)送，以便復蓋訪問作為整體的存儲器系統(tǒng)的情況。如果切換各DRAM中的有源終止電路32，必須在與時鐘信號的頻率成比例的高速度上進行切換。這種切換操作本身能在各DRAM中的內(nèi)部控制部件的控制下容易地進行。
在存儲器控制器21的終止控制中，在發(fā)布讀命令(RED)之后及從DRAM本身輸出之前的時段中，是將終止電路置于活躍狀態(tài)中的。因此，定時范圍是大的。這意味著存儲器控制器21能容易地控制存儲器系統(tǒng)。
參見圖6，對將寫命令(WRT)發(fā)布給圖2中所示的存儲器系統(tǒng)的DRAM1的情況中的操作進行說明。在這一情況中，首先通過命令總線將寫命令(WRT)發(fā)布給DRAM1。同時，存儲器控制器21產(chǎn)生圖6中所示的H電平的終止控制信號并將該終止控制信號發(fā)送到控制信號線25上。結果，響應DRAM內(nèi)部終止控制信號將各該DRAM1、DRAM2、DRAM3、及DRAM4中的有源終止電路32置于活躍狀態(tài)中，如從圖6所見。因此，將數(shù)據(jù)總線22維持在終止電壓上。
另一方面，在通過命令總線發(fā)布寫命令(WRT)之后，經(jīng)過預定時鐘的等待時間之后存儲器控制器21以脈沖串形式將數(shù)據(jù)發(fā)送到數(shù)據(jù)總線22上。在將數(shù)據(jù)發(fā)送到數(shù)據(jù)總線22上之前，將存儲器控制器21中的終止電路置于不活躍狀態(tài)，即無效狀態(tài)中。因此，各該MOS晶體管218與219的門極(圖2)提供有來自控制單元211(見圖6)的L電平的MC內(nèi)部終止控制信號。從圖6中可見，即使存儲器控制器內(nèi)部終止控制信號轉(zhuǎn)變成L電平，各該DRAM1、DRAM2、DRAM3、及DRAM4中的內(nèi)部終止控制信號仍保持在H電平上。因此，各該DRAM1、DRAM2、DRAM3、及DRAM4中的有源終止電路32保持其活躍狀態(tài)。結果，各DRAM中的有源終止電路32連接在數(shù)據(jù)總線22上。
當以脈沖串形式將數(shù)據(jù)寫入寫命令(WRT)所指定的DRAM1中時，存儲器控制器21使存儲器控制器內(nèi)部終止控制信號具有H電平并使控制信號線25上的終止控制信號具有L電平。結果，給予連接在數(shù)據(jù)總線22上的各該DRAM1、DRAM2、DRAM3、與DRAM4中的有源終止電路32的內(nèi)部終止控制信號L電平而將各該有源終止電路32置于不活躍狀態(tài)中。此后，存儲器控制器21中的終止電路再一次保持數(shù)據(jù)總線22的電平。
在圖6中所示的定時圖中，存儲器控制器21在發(fā)布寫命令(WRT)給DRAM1的同時使終止控制信號具有H電平。此外，如果以脈沖串形式從存儲器控制器21發(fā)送寫數(shù)據(jù)之前各DRAM中的有源終止電路32轉(zhuǎn)變成活躍狀態(tài)，可從寫命令(WRT)延遲的定時上給予終止控制信號H電平。
下面參見圖7，對在連續(xù)地發(fā)布寫命令(WRT)給DRAM1與DRAM3的情況中的操作加以說明。如從圖7所見，當發(fā)布寫命令(SRT)給DRAM1時，給予控制信號線25(圖2)上的終止控制信號H電平。因此，也給予各該DRAM1、DRAM2、DRAM3、及DRAM4中的內(nèi)部終止控制信號H電平。將各該DRAM1、DRAM2、DRAM3、及DRAM4中的有源終止電路32置于活躍狀態(tài)中并在數(shù)據(jù)總線22上作用終止電壓。經(jīng)過預定的時鐘等待時間之后，以脈沖串形式將數(shù)據(jù)寫入DRAM1與DRAM3中。雖然數(shù)據(jù)是寫入DRAM1與DRAM3中的，存儲器控制器內(nèi)部終止控制信號是給予L電平的因此存儲器控制器21中的終止電路轉(zhuǎn)變到不活躍狀態(tài)。在完成對DRAM1與DRAM3中的數(shù)據(jù)寫操作時，給于存儲器控制器內(nèi)部終止控制信號H電平并給予提供給各該DRAM1、DRAM2、DRAM3、及DRAM4的終止控制信號L電平。結果，各該DRAM1、DRAM2、DRAM3、及DRAM4中的有源終止電路32返回到不活躍狀態(tài)。
從上文顯而易見，存儲器控制器21簡單地通過單一控制信號線25將終止控制信號傳輸給所有DRAM而各DRAM產(chǎn)生內(nèi)部控制信號來控制各DRAM的終止電路。從而，具有簡單結構的存儲器系統(tǒng)能在高速上傳輸與接收數(shù)據(jù)而無反射影響。
如上所述，在圖2中所示的存儲器系統(tǒng)中，將傳輸終止控制信號的終止電路置于不活躍狀態(tài)中同時將接收該終止控制信號的終止電路置于活躍狀態(tài)中。從而，數(shù)據(jù)傳輸/接收是在單獨連接接收數(shù)據(jù)的終止電路同時斷開傳輸數(shù)據(jù)的終止電路的狀態(tài)中進行的。以這一結構，能在高速上在傳輸與接收方之間傳輸與接收數(shù)據(jù)而無反射影響。
圖2中所示的存儲器系統(tǒng)具有其中將兩個連接器安裝在母板上而用槽連接到各具有兩個DRAM的存儲器模塊上的結構。然而，在實際存儲器系統(tǒng)中，取決于使用條件采用各式各樣的組合。
參見圖8與9，按照本發(fā)明的存儲器系統(tǒng)可具有各式各樣的結構。這里，DRAM與存儲器控制器(MC)的有源終止電路的狀態(tài)是示出為在槽的數(shù)目最大等于2的情況中。圖8示出寫操作期間有源終止電路的狀態(tài)。圖9示出讀操作期間有源終止電路的狀態(tài)。在圖8與9中，1R與2R分別表示將一個DRAM與兩個DRAM插入各槽中的情況。這里指出通常將槽中的DRAM稱作RANK?！翱铡北硎靖鞑壑袥]有插入存儲器模塊的情況。
在圖8與9中，接通(on)與斷開(off)分別表示有源終止電路在活躍狀態(tài)與不活躍狀態(tài)中的情況。X表示不連接DRAM的情況。
如從圖8所見，在寫操作期間，將傳輸數(shù)據(jù)的存儲器控制器(MC)的終止電路保持在斷開狀態(tài)中同時將作為遠端的各DRAM的終止電路(有源終止電路)保持在接通狀態(tài)中。
如從圖9所見，在讀操作期間，將接收讀數(shù)據(jù)的存儲器控制器(MC)的終止電路接通置于有效狀態(tài)中同時只將承受讀操作的DRAM的終止電路斷開而置于無效狀態(tài)中。將不承受讀操作的DRAM的終止電路接通而保持在有效狀態(tài)，即活躍狀態(tài)中。
存儲器系統(tǒng)可在高頻上操作而單個DRAM可與時鐘信號同步操作。為了處理高頻操作，將提供給DRAM的信號參照時鐘信號引入該DRAM。然而，為了將高速時鐘信號分配給DRAM中的各自的接收器電路及操作該接收器電路，高速操作的內(nèi)部DLL(延時鎖定回路)電路及接收器電路需要大的電流以消耗。例如，在當前使用的高速DRAM的情況中，在2.5V電源電壓上電流消耗通常在80mA的數(shù)量級上。通常這種類型的存儲器系統(tǒng)具有減低功率消耗模式，使得在不訪問DRAM時，停止時鐘信號、DLL電路、及DRAM中的接收器電路的操作。在減低功率消耗模式中，可將電流消耗降低到大約3mA。
在本發(fā)明的存儲器系統(tǒng)中，假定某些RANK的DRAM具有減低功率消耗模式。在這一事件中，如果訪問另一RANK的DRAM，則必須起動減低功率消耗模式中的DRAM的終止電路，即使之有效。因此，如果DRAM在減低功率消耗模式中且時鐘信號停止，則該DRAM中的終止控制信號接收器電路最好具有能與時鐘信號異步操作的電路結構。在本發(fā)明的系統(tǒng)中，終止控制信號不需要在與存儲器系統(tǒng)的操作頻率一樣高的速率上操作。因此，終止控制信號接收器電路能與時鐘信號異步操作。
參見圖10，對用作按照本發(fā)明的另一實施例的存儲器系統(tǒng)的存儲器設備的DRAM的終止部件加以說明，圖10中所示的DRAM與圖4中所示的DRAM的不同在于用CMOS反相器電路取代接收器36作為用于接收終止控制信號的終止控制信號接收器電路38。圖中示出的終止控制信號接收器電路38可獨立于時鐘信號操作及發(fā)送終止控制信號到終止控制塊33。從而，圖中所示的終止控制信號接收器電路38能與時鐘信號異步操作。
在包含圖10中所示的DRAM的存儲器系統(tǒng)中，為了節(jié)省各DRAM中的終止電路上的電流消耗，存儲器控制器將終止控制信號發(fā)送給不訪問的DRAM。在這一事件中，將各DRAM中的終止電路置于不活躍狀態(tài)中同時單獨將存儲器控制器的終止電路置于活躍狀態(tài)中。
為了通過使用圖10中所示的終止電路進一步減少存儲器系統(tǒng)的功耗，建議所有的DRAM都具有減低功率消耗模式。在所有的DRAM都具有減低功率消耗模式的情況中，可通過使處于減低功率消耗模式中的DRAM中的終止電路無效來進行終止控制。在這一事件中，存儲器控制器無需控制終止控制信號。以上述結構，能容易地控制存儲器控制器，從而得到高度可控的存儲器系統(tǒng)。在這一情況中，為了控制減低功率消耗模式的入口(開始)或出口(結束)，存儲器控制器發(fā)送減低功率消耗控制信號給DRAM。作為這種控制系統(tǒng)的實例，對諸如用SDRAM(同步動態(tài)隨機存取存儲器)中的CKE(時鐘允許)信號等特定針腳的控制進行說明。這里假設所用的DRAM具有如果請求進入減低功率消耗模式便能在DRAM中自動產(chǎn)生減低功率消耗控制信號來使終止電路無效的功能。
如圖11中所示，當從存儲器控制器提供減低功率消耗控制信號時，在DRAM中自動產(chǎn)生內(nèi)部減低功率消耗控制信號。響應該內(nèi)部減低功率消耗控制信號，產(chǎn)生DRAM內(nèi)部終止控制信號。
參見圖12，該DRAM具有用于實現(xiàn)圖11中所示的操作的結構。圖中所示的DRAM具有在從存儲器控制器提供減低功率消耗控制信號時在該DRAM中產(chǎn)生內(nèi)部減低功率消耗控制信號的功能。將內(nèi)部減低功率消耗控制信號提供給終止控制塊33’。圖中所示的終止控制塊33’通過接收器36提供有終止控制信號，連同輸出允許信號，如圖4中所示。
在上述結構中，在提供了H電平的終止控制信號且提供了內(nèi)部減低功率消耗控制信號與輸出允許信號時，終止控制塊33’使內(nèi)部終止控制信號具有L電平來自動將有源終止電路32置于無效狀態(tài)，即不活躍狀態(tài)中。在這一情況中，當在接通系統(tǒng)電源及必須強制無效或截止有源終止電路32來中斷不必要的電流路徑而設置條件不穩(wěn)定時，或者當在測試DRAM時必須使有源終止電路32無效時，存儲器控制器產(chǎn)生終止控制信號。圖中所示的終止控制塊33’能容易地用終止控制信號、內(nèi)部減低功率消耗控制信號及輸出允許信號的NAND電路構成。因此，不詳細描述終止控制塊33’。
參見圖13，該DRAM具有實現(xiàn)圖10中所示的操作的另一結構。這一結構與圖12的結構的不同之處在于不從存儲器控制器提供終止控制信號。這一結構能用在無須強制使有源終止電路32無效的情況中。與圖12相比，無須終止控制信號終端，因此能簡化設備與系統(tǒng)。
具體地，終止控制塊3”響應內(nèi)部減低功率消耗控制信號與輸出允許信號提供L電平的內(nèi)部終止控制信號給有源終止電路32將有源終止電路32置于無效狀態(tài)中。
在上文中的實施例中，DRAM與終止電路的電源電壓是互相相等的。然而，也可用不同的電源電壓。上文中，DRAM的結構是相同的。然而，也可使用結構不同的DRAM的組合。從而，本發(fā)明能以本發(fā)明的范圍內(nèi)的各式各樣的其它方式加以修改。
如上所述，在包括存儲器控制器及通過數(shù)據(jù)總線連接在該存儲器控制器上的存儲器設備的存儲器系統(tǒng)中，這些存儲器設備設置有有選擇地操作的有源終止電路而該存儲器控制器設置有終止電路。因此，有可能按照本發(fā)明通過數(shù)據(jù)總線高速傳送數(shù)據(jù)而無反射影響之類。通過在減低功率消耗模式中使用減低功率消耗控制信號，能可觀地降低功耗。
權利要求
1.一種將其本身連接在數(shù)據(jù)總線上進行使用的存儲器設備，所述存儲器設備包括有源終止電路，用于在將所述有源終止電路電氣地置于活躍狀態(tài)中時終止所述存儲器設備，及用于在將所述有源終止電路電氣地置于不活躍狀態(tài)中時不終止所述存儲器設備；以及控制電路，用于控制所述有源終止電路將所述有源終止電路電氣地置于所述活躍狀態(tài)或所述不活躍狀態(tài)中。
2.權利要求1中所要求的存儲器設備，其中所述控制電路響應所述存儲器設備中產(chǎn)生的數(shù)據(jù)輸出允許信號及從所述存儲器設備外部提供的用于將所述有源終止電路置于所述活躍狀態(tài)或所述不活躍狀態(tài)中的終止控制信號，所述控制電路從所述數(shù)據(jù)輸出允許信號與所述終止控制信號產(chǎn)生內(nèi)部終止控制信號。
3.權利要求2中所要求的存儲器設備，其中所述控制電路包括提供有所述終止控制信號與時鐘信號用于與所述時鐘信號同步接收所述終止控制信號的接收器；以及用于響應所述數(shù)據(jù)輸出允許信號及所述接收器所接收的所述終止控制信號產(chǎn)生所述內(nèi)部終止控制信號的終止控制部件。
4.權利要求2中所要求的存儲器設備，其中所述控制電路包括用于接收與時鐘信號異步的所述終止控制信號的接收器；以及用于響應所述數(shù)據(jù)輸出允許信號及所述接收器所接收的所述終止控制信號產(chǎn)生所述內(nèi)部終止控制信號的終止控制部件。
5.權利要求2中所要求的存儲器設備，其中所述有源終止電路包括溝道類型互相不同的一對晶體管及串聯(lián)在所述晶體管之間的電阻器電路，所述晶體管之一具有提供有所述內(nèi)部終止控制信號的門極，所述晶體管的其余一個具有提供有所述內(nèi)部終止控制信號的反相信號的門極，通過導通所述晶體管將所述有源終止電路電氣地置于所述活躍狀態(tài)中，通過斷開所述晶體管將所述有源終止電路電氣地置于所述不活躍狀態(tài)中。
6.權利要求5中所要求的存儲器設備，其中所述電阻器電路包括串聯(lián)且電阻相等的兩個電阻器，所述兩個電阻器的公共連接點連接在所述數(shù)據(jù)總線上。
7.權利要求5中所要求的存儲器設備，其中所述有源終止電路的電源電壓是對所述存儲器設備公用的。
8.權利要求1中所要求的存儲器設備，其中所述控制電路響應數(shù)據(jù)輸出允許信號、終止控制信號、及減低功率消耗信號，所述輸出允許信號與所述減低功率消耗信號是在所述存儲器設備中產(chǎn)生的，所述終止控制信號是從所述存儲器設備外部提供用于將所述有源終止電路置于所述活躍狀態(tài)或所述不活躍狀態(tài)中的，所述控制電路從所述數(shù)據(jù)輸出允許信號、所述減低功率消耗信號、及所述終止控制信號產(chǎn)生內(nèi)部終止控制信號。
9.權利要求8中所要求的存儲器設備，其中所述控制電路包括用于接收所述終止控制信號的接收器；以及用于響應所述數(shù)據(jù)輸出允許信號、所述減低功率消耗信號、及所述接收器所接收的所述終止控制信號產(chǎn)生所述內(nèi)部終止控制信號的終止控制部件。
10.權利要求8中所要求的存儲器設備，其中所述有源終止電路包括溝道類型互相不同的一對晶體管及串聯(lián)在所述晶體管之間的電阻器電路，所述晶體管之一具有提供有所述內(nèi)部終止控制信號的門極，所述晶體管的其余一個具有提供有所述內(nèi)部終止控制信號的反相信號的門極，通過導通所述晶體管將所述有源終止電路電氣地置于所述活躍狀態(tài)中，通過斷開所述晶體管將所述有源終止電路電氣地置于所述不活躍狀態(tài)中。
11.權利要求10中所要求的存儲器設備，其中所述電阻器電路包括串聯(lián)且電阻相等的兩個電阻器，所述兩個電阻器的公共連接點連接在所述數(shù)據(jù)總線上。
12.權利要求10中所要求的存儲器設備，其中所述有源終止電路的電源電壓是對所述存儲器設備公用的。
13.權利要求1中所要求的存儲器設備，其中所述控制電路包括用于只從數(shù)據(jù)輸出允許信號及在所述存儲器設備中產(chǎn)生的減低功率消耗信號產(chǎn)生內(nèi)部終止控制信號的終止控制部件。
14.權利要求13中所要求的存儲器設備，其中所述有源終止電路包括溝道類型互相不同的一對晶體管及串聯(lián)在所述晶體管之間的電阻器電路，所述晶體管之一具有提供有所述內(nèi)部終止控制信號的門極，所述晶體管的其余一個具有提供有所述內(nèi)部終止控制信號的反相信號的門極，通過導通所述晶體管將所述有源終止電路電氣地置于所述活躍狀態(tài)中，通過斷開所述晶體管將所述有源終止電路電氣地置于所述不活躍狀態(tài)中。
15.權利要求14中所要求的存儲器設備，其中所述電阻器電路包括串聯(lián)且電阻相等的兩個電阻器，所述兩個電阻器的公共連接點連接在所述數(shù)據(jù)總線上。
16.權利要求14中所要求的存儲器設備，其中所述有源終止電路的電源電壓是對所述存儲器設備公用的。
17.一種包括連接在單一數(shù)據(jù)總線上的多個存儲器設備的存儲器系統(tǒng)，其中各所述存儲器設備包括控制電路，用于在將數(shù)據(jù)發(fā)送到所述數(shù)據(jù)總線上時及在通過所述數(shù)據(jù)總線從各所述存儲器設備外部接收終止控制信號時，產(chǎn)生用于指示不活躍狀態(tài)的內(nèi)部終止控制信號；以及在所述內(nèi)部終止控制信號指示所述不活躍狀態(tài)時要保持在所述不活躍狀態(tài)中的有源終止電路。
18.權利要求17中所要求的存儲器系統(tǒng)，其中所述終止控制信號是同時提供給共用所述數(shù)據(jù)總線的所有所述存儲器設備的。
19.權利要求17中所要求的存儲器系統(tǒng)，其中各所述存儲器設備是可與時鐘信號同步操作的并與所述時鐘信號異步獲得所述終止控制信號。
20.權利要求17中所要求的存儲器系統(tǒng)，其中各所述存儲器設備的所述控制電路在將各所述存儲器設備置于減低功率消耗狀態(tài)中時產(chǎn)生指示所述不活躍狀態(tài)的所述內(nèi)部終止控制信號，響應所述內(nèi)部終止控制信號將所述有源終止電路置于所述不活躍狀態(tài)中。
21.權利要求17中所要求的存儲器系統(tǒng)，還包括連接在所述數(shù)據(jù)總線上并通過控制信號線連接在各所述存儲設備上的存儲器控制器，所述存儲器控制器包括在訪問各所述存儲器設備時有選擇地置于活躍狀態(tài)或不活躍狀態(tài)中的終止電路。
22.一種包括連接在單一數(shù)據(jù)總線上的多個存儲器設備及通過所述數(shù)據(jù)總線連接在所述存儲器設備上的存儲器控制器的存儲器系統(tǒng)，其中所述存儲器控制器包括在訪問各所述存儲器設備時有選擇地置于活躍狀態(tài)或不活躍狀態(tài)中的終止電路及用于在訪問各所述存儲器設備時發(fā)送終止控制信號給各所述存儲器設備的控制單元；各所述存儲器設備包括響應來自所述存儲器控制器的所述終止控制信號產(chǎn)生內(nèi)部終止控制信號的控制電路及在所述內(nèi)部終止控制信號指示不活躍狀態(tài)時要被置于不活躍狀態(tài)中的有源終止電路。
23.權利要求22中所要求的存儲器系統(tǒng)，其中所述存儲器控制器包括用于在發(fā)布讀命令或?qū)懨罱o所述存儲器設備中特定的一個時產(chǎn)生請求將連接在所述數(shù)據(jù)總線上的所述存儲器設備的所述有源終止電路置于所述活躍狀態(tài)中的所述終止控制信號的裝置，在產(chǎn)生所述讀命令時將所述存儲器控制器的所述終止電路置于所述活躍狀態(tài)中而在產(chǎn)生對所述特定存儲器設備的所述寫命令時置于所述不活躍狀態(tài)中并將數(shù)據(jù)寫入所述特定存儲器設備中。
24.權利要求23中所要求的存儲器系統(tǒng)，其中所述存儲器系統(tǒng)能以下述方式操作，使得在接收所述讀命令時，所述特定存儲器設備的所述控制電路從所述存儲器控制器接收指示所述活躍狀態(tài)的所述終止控制信號并在從所述特定存儲器設備讀取數(shù)據(jù)時發(fā)送指示所述不活躍狀態(tài)的所述內(nèi)部終止控制信號給所述特定存儲器設備的所述有源終止電路，及使得在接收所述寫命令時，將數(shù)據(jù)寫入所述特定存儲器設備中同時將所述特定存儲器設備的所述有源終止電路保持在所述活躍狀態(tài)中。
25.一種用于包括連接在單一數(shù)據(jù)總線上的多個存儲器設備及通過所述數(shù)據(jù)總線連接在所述存儲器設備上的存儲器控制器的存儲器系統(tǒng)的終止控制方法，所述方法包括下述步驟從所述存儲器控制器發(fā)布讀命令到所述存儲器設備中特定的一個；在發(fā)布所述讀命令時將所述存儲器控制器的終止電路維持在活躍狀態(tài)中；在發(fā)布所述讀命令時及在響應所述讀命令從所述特定存儲器設備的數(shù)據(jù)讀操作期間，將除外所述特定存儲器設備的所述存儲器設備中的有源終止電路維持在所述活躍狀態(tài)中；以及在發(fā)布所述讀命令時及在響應所述讀命令從所述特定存儲器設備的所述數(shù)據(jù)讀操作期間，將所述特定存儲器設備的所述有源終止電路維持在不活躍狀態(tài)中。
26.權利要求25中所要求的方法，其中所述終止控制方法還包括下述步驟發(fā)布寫命令給所述特定存儲器設備；在發(fā)布所述寫命令時及輸出寫數(shù)據(jù)期間將所述存儲器控制器的所述終止電路維持在所述不活躍狀態(tài)中；以及在發(fā)布所述寫命令時將包含所述特定存儲器設備在內(nèi)的所述存儲器設備的所述有源終止電路維持在所述活躍狀態(tài)中。
全文摘要
在以該存儲器設備連接在數(shù)據(jù)總線上使用的存儲器設備中，該存儲器設備包含有源終止電路，用于在將該有源終止電路電氣地置于活躍狀態(tài)中時終止該存儲器設備，及用于在將該有源終止電路電氣地置于不活躍狀態(tài)中時不終止該存儲器設備。該存儲器設備還包含控制電路，用于控制該有源終止電路電氣地將該有源終止電路置于活躍狀態(tài)或不活躍狀態(tài)中。
文檔編號G11C11/401GK1402251SQ0214206
公開日2003年3月12日 申請日期2002年8月26日 優(yōu)先權日2001年8月24日
發(fā)明者松井義德 申請人:爾必達存儲器股份有限公司