SPI傳輸給可編程邏輯門(mén)陣列FPGA，具有數(shù)據(jù)信號(hào)中轉(zhuǎn)，可實(shí)施效果好的有利之處。并且，這種方式只是一種較佳實(shí)例的說(shuō)明，但并不局限于此。
[0023]在另一種實(shí)例中，所述遠(yuǎn)端計(jì)算機(jī)與微處理器采用有線、無(wú)線中的一種或兩種相結(jié)合的方式進(jìn)行通信連接。采用這種方案使得遠(yuǎn)端計(jì)算機(jī)與微處理器的通信，具有選擇性，且具有實(shí)用性強(qiáng)的有利之處。并且，這種方式只是一種較佳實(shí)例的說(shuō)明，但并不局限于此。
[0024]在另一種實(shí)例中，所述可編程邏輯門(mén)陣列FPGA的DONE引腳111微處理器的其中一個(gè)I/o引腳122之間設(shè)置有對(duì)可編程邏輯門(mén)陣列FPGA是否配置成功進(jìn)行提示的指示燈電路112。采用這種方案對(duì)可編程邏輯門(mén)陣列FPGA是否配置成功進(jìn)行提示，具有簡(jiǎn)單且實(shí)用性好的有利之處。并且，這種方式只是一種較佳實(shí)例的說(shuō)明，但并不局限于此。
[0025]在另一種實(shí)例中，所述微處理器具有串行外圍設(shè)備接口 SPI接口 123，且所述串行外圍設(shè)備接口 SPI接口的同步時(shí)鐘引腳SCLK 124與可編程邏輯門(mén)陣列FPGA的同步時(shí)鐘引腳CCLK 113通信連接，所述串行外圍設(shè)備接口 SPI串口的信號(hào)輸出引腳MOSI 125與可編程邏輯門(mén)陣列FPGA的信號(hào)輸入引腳DIN114通信連接。其連接時(shí)，采用串行外圍設(shè)備接口 SPI高速接口，可編程邏輯門(mén)陣列FPGA CCLK連接微處理器SPCK (串行外圍設(shè)備接口SPI 口時(shí)鐘)，可編程邏輯門(mén)陣列FPGA Din連接微處理器MOSI (串行外圍設(shè)備接口 SPI 口主出從入)，串行外圍設(shè)備接口 SPI其它口懸空，從串口其它狀態(tài)腳(INIT_B，D0NE)和復(fù)位腳(PR0GRAM_B)連接到微處理器GP1 口。采用這種方案用于微處理器與可編程邏輯門(mén)陣列FPGA之間進(jìn)行數(shù)據(jù)通信，具有傳輸速度快的有利之處。并且，這種方式只是一種較佳實(shí)例的說(shuō)明，但并不局限于此。
[0026]實(shí)施例:
[0027]在遠(yuǎn)端計(jì)算機(jī)上運(yùn)行ISE14.1軟件，完成編譯、綜合、實(shí)現(xiàn)生成*.BIN的二進(jìn)制可編程邏輯門(mén)陣列FPGA升級(jí)目標(biāo)文件。運(yùn)行web網(wǎng)管程序，遠(yuǎn)程登錄設(shè)備端的IP地址，將文件按地址存儲(chǔ)到閃存FLASH中，完成數(shù)據(jù)的更新。設(shè)備端的微處理器重新上電后將更新后的可編程邏輯門(mén)陣列FPGA升級(jí)代碼從存儲(chǔ)器閃存中讀出寫(xiě)到緩存，并通過(guò)微處理的串行外圍設(shè)備接口 SPI 口模擬從串配置模式時(shí)序?qū)?shù)據(jù)寫(xiě)入到可編程邏輯門(mén)陣列FPGA中完成配置。
[0028]同時(shí)在本實(shí)施例中，微處理器需要完成以下功能:(1)從閃存中讀出配置數(shù)據(jù)；
(2)產(chǎn)生CCLK時(shí)鐘；(3)并行數(shù)據(jù)串行化；(4)配置成功檢測(cè)。
[0029]這里說(shuō)明的設(shè)備數(shù)量和處理規(guī)模是用來(lái)簡(jiǎn)化本實(shí)用新型的說(shuō)明的。對(duì)本實(shí)用新型的基于微處理器的FPGA遠(yuǎn)程在線升級(jí)系統(tǒng)的應(yīng)用、修改和變化對(duì)本領(lǐng)域的技術(shù)人員來(lái)說(shuō)是顯而易見(jiàn)的。
[0030]如上所述，根據(jù)本實(shí)用新型，其一，由于其微處理器與可編程邏輯門(mén)陣列FPGA之間通過(guò)SPI總線進(jìn)行數(shù)據(jù)通信，其數(shù)據(jù)傳輸速度較之傳統(tǒng)的I/O接口傳輸，配置時(shí)間短，速度得到時(shí)顯著提高。
[0031]其二，本實(shí)用新型中與微處理器共存的閃存FLASH，由于可編程邏輯門(mén)陣列FPGA代碼與微處理器程序共存于其中，不需要價(jià)格昂貴的可編程邏輯門(mén)陣列FPGA專用RPOM存儲(chǔ)器，或者在可編程邏輯門(mén)陣列FPGA中設(shè)置單獨(dú)的閃存，降低了成本，電路結(jié)構(gòu)變得簡(jiǎn)單，升級(jí)、調(diào)試更加方便靈活。
[0032]其三，本實(shí)用新型中的微處理器與可編程邏輯門(mén)陣列FPGA直接連接，不需要提供其它的緩沖電路、鎖存器、或者CPLD，結(jié)構(gòu)簡(jiǎn)單，成本得到控制。
[0033]盡管本實(shí)用新型的實(shí)施方案已公開(kāi)如上，但其并不僅僅限于說(shuō)明書(shū)和實(shí)施方式中所列運(yùn)用。它完全可以被適用于各種適合本實(shí)用新型的領(lǐng)域。對(duì)于熟悉本領(lǐng)域的人員而言，可容易地實(shí)現(xiàn)另外的修改。因此在不背離權(quán)利要求及等同范圍所限定的一般概念下，本實(shí)用新型并不限于特定的細(xì)節(jié)和這里示出與描述的圖例。
【主權(quán)項(xiàng)】
1.一種基于微處理器的FPGA遠(yuǎn)程在線升級(jí)系統(tǒng)，其包括集成在設(shè)備端的可編程邏輯門(mén)陣列FPGA和微處理器，以及與微處理器通過(guò)以太網(wǎng)的方式通信連接的遠(yuǎn)端計(jì)算機(jī)，其特征在于，還包括:與所述微處理器通信連接的閃存； 其中，所述微處理器通過(guò)串行外圍設(shè)備接口 SPI總線與可編程邏輯門(mén)陣列FPGA通信連接，以使所述閃存作為可編程邏輯門(mén)陣列FPGA升級(jí)程序的存儲(chǔ)器。
2.如權(quán)利要求2所述的基于微處理器的FPGA遠(yuǎn)程在線升級(jí)系統(tǒng)，其特征在于，所述微處理器還連接有一同步內(nèi)存SDRAM。
3.如權(quán)利要求1所述的基于微處理器的FPGA遠(yuǎn)程在線升級(jí)系統(tǒng)，其特征在于，所述遠(yuǎn)端計(jì)算機(jī)與微處理器采用有線、無(wú)線中的一種或兩種相結(jié)合的方式進(jìn)行通信連接。
4.如權(quán)利要求1所述的基于微處理器的FPGA遠(yuǎn)程在線升級(jí)系統(tǒng)，其特征在于，所述可編程邏輯門(mén)陣列FPGA的DONE引腳與微處理器的其中一個(gè)I/O引腳之間設(shè)置有對(duì)可編程邏輯門(mén)陣列FPGA是否配置成功進(jìn)行提示的指示燈電路。
5.如權(quán)利要求1所述的基于微處理器的FPGA遠(yuǎn)程在線升級(jí)系統(tǒng)，所述微處理器具有串行外圍設(shè)備接口串行外圍設(shè)備接口 SPI接口，且所述串行外圍設(shè)備接口 SPI接口的同步時(shí)鐘引腳SCLK與可編程邏輯門(mén)陣列FPGA的同步時(shí)鐘引腳CCLK通信連接，所述串行外圍設(shè)備接口 SPI串口的信號(hào)輸出引腳MOSI與可編程邏輯門(mén)陣列FPGA的信號(hào)輸入引腳DIN通信連接。
【專利摘要】本實(shí)用新型公開(kāi)了一種基于微處理器的FPGA遠(yuǎn)程在線升級(jí)系統(tǒng)，其包括集成在設(shè)備端的可編程邏輯門(mén)陣列FPGA和微處理器，以及與微處理器通過(guò)以太網(wǎng)的方式通信連接的遠(yuǎn)端計(jì)算機(jī)，其特征在于，還包括：與所述微處理器通信連接的閃存；其中，所述微處理器通過(guò)串行外圍設(shè)備接口SPI總線與可編程邏輯門(mén)陣列FPGA通信連接，以使所述閃存作為可編程邏輯門(mén)陣列FPGA升級(jí)程序的存儲(chǔ)器。本實(shí)用新型提供一種基于微處理器的FPGA遠(yuǎn)程在線升級(jí)系統(tǒng)，其具有結(jié)構(gòu)簡(jiǎn)單，數(shù)據(jù)傳輸快，配置時(shí)間短，成本低的優(yōu)點(diǎn)。
【IPC分類】G06F9-445, G06F13-40
【公開(kāi)號(hào)】CN204537117
【申請(qǐng)?zhí)枴緾N201520252827
【發(fā)明人】龔劍, 顏興茂, 姚明, 阮圣寬, 姚恒, 呂成均
【申請(qǐng)人】綿陽(yáng)靈通電訊設(shè)備有限公司
【公開(kāi)日】2015年8月5日
【申請(qǐng)日】2015年4月23日