一種信號(hào)采集處理板的制作方法
【專利摘要】本發(fā)明涉及一種信號(hào)采集處理板，包括：4片ADC芯片、2片互連的FPGA芯片、時(shí)鐘驅(qū)動(dòng)芯片、DSP芯片、BMA盲插口、驅(qū)動(dòng)芯片和電平轉(zhuǎn)換芯片和多個(gè)變壓器；本發(fā)明的信號(hào)采集處理板采用4片ADC采樣芯片，2片F(xiàn)PGA芯片以及高效的DSP芯片，同時(shí)能夠采集四路模擬信號(hào)，同時(shí)，為FPGA芯片設(shè)計(jì)了24對(duì)差分傳輸線用于實(shí)現(xiàn)FPGA芯片與外界的高速數(shù)據(jù)傳輸，能夠支持將高速模擬信號(hào)轉(zhuǎn)化成為數(shù)字信號(hào)，實(shí)現(xiàn)了對(duì)四通道中頻信號(hào)同時(shí)進(jìn)行高速采樣和對(duì)采樣信號(hào)處理分析的功能，提高了信號(hào)同步處理能力。
【專利說(shuō)明】一種信號(hào)采集處理板
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及數(shù)據(jù)采集處理領(lǐng)域，具體涉及一種信號(hào)采集處理板。
【背景技術(shù)】
[0002]數(shù)據(jù)采集處理信號(hào)采集處理板主要應(yīng)用于信號(hào)回波采集、雷達(dá)信號(hào)偵察接收、儲(chǔ)頻干擾、軟件無(wú)線電等需要采集處理的場(chǎng)合，在這些應(yīng)用中要求數(shù)據(jù)采集處理板能夠同時(shí)擁有強(qiáng)大的采集能力、處理能力和高速傳輸能力。
[0003]當(dāng)前業(yè)內(nèi)大多數(shù)采集處理板都是由單片ADC和FPGA芯片構(gòu)建的，存在采樣率低、量化位寬低、采樣帶寬小、信號(hào)處理能力低等缺點(diǎn)。

【發(fā)明內(nèi)容】

[0004]有鑒于此，
[0005]一種信號(hào)采集處理板，其特征在于，包括:
[0006]4片ADC芯片、2片互連的FPGA芯片、時(shí)鐘驅(qū)動(dòng)芯片、DSP芯片、5個(gè)BMA盲插口、驅(qū)動(dòng)芯片、電平轉(zhuǎn)換芯片、4個(gè)變壓器組、I個(gè)變壓器和CPCI接口 ；
[0007]所述5個(gè)BMA盲插口中的4個(gè)分別通過(guò)4個(gè)變壓器組與4片ADC芯片相連，形成4個(gè)相互獨(dú)立的數(shù)據(jù)采集通道，每一數(shù)據(jù)采集通道上的ADC芯片用于采集外部的中頻模擬信號(hào)，并將其轉(zhuǎn)換成數(shù)字信號(hào)；每個(gè)變壓器組內(nèi)部的兩個(gè)變壓器之間相互串聯(lián)；
[0008]所述5個(gè)BMA盲插口中的另外I個(gè)通過(guò)變壓器與時(shí)鐘驅(qū)動(dòng)芯片相連,與時(shí)鐘驅(qū)動(dòng)芯片相連的變壓器用于將外部由BMA盲插口輸入的時(shí)鐘信號(hào)轉(zhuǎn)換為差分信號(hào)并傳輸給時(shí)鐘驅(qū)動(dòng)芯片；
[0009]所述時(shí)鐘驅(qū)動(dòng)芯片與4片ADC芯片和2片F(xiàn)PGA芯片均相連，用于將接收的差分信號(hào)轉(zhuǎn)換為四路同頻同相的時(shí)鐘信號(hào)分別為4片ADC芯片提供采樣時(shí)鐘，同時(shí)分頻輸出兩路同相的低速同步時(shí)鐘給FPGA芯片作為FPGA芯片的工作時(shí)鐘；
[0010]每片F(xiàn)PGA芯片分別與其對(duì)應(yīng)的兩路ADC芯片相連，用于接收ADC芯片傳輸過(guò)來(lái)的數(shù)字信號(hào)并處理；兩片F(xiàn)PGA之間有同步信號(hào)互聯(lián)，用來(lái)實(shí)現(xiàn)2個(gè)FPGA芯片的同步處理；FPGA芯片利用與ADC芯片采樣時(shí)鐘同相的工作時(shí)鐘產(chǎn)生同步復(fù)位信號(hào)，經(jīng)驅(qū)動(dòng)芯片驅(qū)動(dòng)后統(tǒng)一對(duì)四片ADC芯片進(jìn)行同步復(fù)位；兩片F(xiàn)PGA芯片之間預(yù)留了 84位傳輸線用來(lái)實(shí)現(xiàn)兩片F(xiàn)PGA芯片之間的通信；
[0011]FPGA芯片通過(guò)電平轉(zhuǎn)換芯片與DSP芯片相連；
[0012]所述DSP芯片用于接收FPGA芯片的處理結(jié)果，再對(duì)處理結(jié)果作進(jìn)一步判斷分析識(shí)別；
[0013]DSP芯片預(yù)留了 4對(duì)3.3V的RapidIO差分線，這4對(duì)RapidIO差分線連接到CPCI接口上；
[0014]DSP芯片掛接2片存儲(chǔ)空間為256MB、總線寬度為16bit的DDRII芯片。
[0015]有益效果:[0016]本申請(qǐng)采用4片ADC采樣芯片，2片F(xiàn)PGA芯片以及高效的DSP芯片，同時(shí)能夠采集四路模擬信號(hào)，同時(shí)，為FPGA芯片設(shè)計(jì)了 24對(duì)差分傳輸線用于實(shí)現(xiàn)FPGA芯片與外界的高速數(shù)據(jù)傳輸，能夠支持將模擬信號(hào)高速地轉(zhuǎn)化成為數(shù)字信號(hào)，實(shí)現(xiàn)了對(duì)四通道中頻信號(hào)同時(shí)進(jìn)行高速采樣和對(duì)采樣信號(hào)處理分析的功能，提高了信號(hào)同步處理能力。
【專利附圖】

【附圖說(shuō)明】
[0017]圖1為本發(fā)明的信號(hào)采集板的結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0018]本發(fā)明提供一種信號(hào)采集板，如圖1所示，包括:
[0019]一種信號(hào)采集處理板，其特征在于，包括:
[0020]4片ADC芯片、2片互連的FPGA芯片、時(shí)鐘驅(qū)動(dòng)芯片、DSP芯片、5個(gè)BMA盲插口、驅(qū)動(dòng)芯片、電平轉(zhuǎn)換芯片、4個(gè)變壓器組、I個(gè)變壓器和CPCI接口 ；
[0021 ] 所述5個(gè)BMA盲插口中的4個(gè)分別通過(guò)4個(gè)變壓器組與4片ADC芯片相連，形成4個(gè)相互獨(dú)立的數(shù)據(jù)采集通道，每一數(shù)據(jù)采集通道上的ADC芯片用于采集外部的中頻模擬信號(hào)，并將其轉(zhuǎn)換成數(shù)字信號(hào)；每個(gè)變壓器組內(nèi)部的兩個(gè)變壓器之間相互串聯(lián)；
[0022]所述5個(gè)BMA盲插口中的另外I個(gè)通過(guò)變壓器與時(shí)鐘驅(qū)動(dòng)芯片相連，與時(shí)鐘驅(qū)動(dòng)芯片相連的變壓器用于將外部由BMA盲插口輸入的時(shí)鐘信號(hào)轉(zhuǎn)換為差分信號(hào)并傳輸給時(shí)鐘驅(qū)動(dòng)芯片；
[0023]所述時(shí)鐘驅(qū)動(dòng)芯片與4片ADC芯片和2片F(xiàn)PGA芯片均相連，用于將接收的差分信號(hào)轉(zhuǎn)換為四路同頻同相的時(shí)鐘信號(hào)分別為4片ADC芯片提供采樣時(shí)鐘，同時(shí)分頻輸出兩路同相的低速同步時(shí)鐘給FPGA芯片作為FPGA芯片的工作時(shí)鐘；
[0024]每片F(xiàn)PGA芯片分別與其對(duì)應(yīng)的兩路ADC芯片相連，用于接收ADC芯片傳輸過(guò)來(lái)的數(shù)字信號(hào)并處理；兩片F(xiàn)PGA之間有同步信號(hào)互聯(lián)，用來(lái)實(shí)現(xiàn)2個(gè)FPGA芯片的同步處理；FPGA芯片利用與ADC芯片采樣時(shí)鐘同相的工作時(shí)鐘產(chǎn)生同步復(fù)位信號(hào)，經(jīng)驅(qū)動(dòng)芯片驅(qū)動(dòng)后統(tǒng)一對(duì)四片ADC芯片進(jìn)行同步復(fù)位；兩片F(xiàn)PGA芯片之間預(yù)留了 84位傳輸線用來(lái)實(shí)現(xiàn)兩片F(xiàn)PGA芯片之間的通信；
[0025]FPGA芯片通過(guò)電平轉(zhuǎn)換芯片與DSP芯片相連；
[0026]所述DSP芯片用于接收FPGA芯片的處理結(jié)果，再對(duì)處理結(jié)果作進(jìn)一步判斷分析識(shí)別；
[0027]DSP芯片預(yù)留了 4對(duì)3.3V的RapidIO差分線，這4對(duì)RapidIO差分線連接到CPCI接口上；
[0028]DSP芯片掛接2片存儲(chǔ)空間為256MB、總線寬度為16bit的DDRII芯片。
[0029]本申請(qǐng)采用4片ADC采樣芯片，2片F(xiàn)PGA芯片以及高效的DSP芯片，同時(shí)能夠采集四路模擬信號(hào)，同時(shí)，F(xiàn)PGA芯片設(shè)計(jì)了 24對(duì)差分傳輸線用于實(shí)現(xiàn)FPGA芯片的板間高速數(shù)據(jù)傳輸，能夠支持將模擬信號(hào)高速地轉(zhuǎn)化成為數(shù)字信號(hào)，并發(fā)送給數(shù)據(jù)接收處理單元，實(shí)現(xiàn)了對(duì)四通道中頻信號(hào)同時(shí)進(jìn)行高速采樣和對(duì)采樣信號(hào)處理分析的功能，提高了信號(hào)同步處理能力。
[0030]較佳地，本申請(qǐng)的4片所述ADC芯片的型號(hào)為ADS5400。[0031]2片互連的FPGA芯片的型號(hào)均為Xilinx公司的XC6VLX240T。
[0032]所述DSP芯片的型號(hào)為TI公司的TMS320C6455。
[0033]所述2片存儲(chǔ)空間為256MB、總線寬度為16bit的DDRII芯片的型號(hào)為MT47H64M16HR-3。
[0034]所述時(shí)鐘芯片的型號(hào)為AD9516-3BCPZ，與其相連的變壓器型號(hào)為TC1-1-13MG2+。
[0035]所述信號(hào)采集處理板采用CPCI6U標(biāo)準(zhǔn)板型。
[0036]較具體地，本發(fā)明的數(shù)據(jù)采集、處理、分析和傳輸功能通過(guò)以下技術(shù)方案實(shí)現(xiàn):
[0037]本發(fā)明的信號(hào)采集處理板上有四片ADC芯片和五個(gè)BMA盲插口，其中每個(gè)數(shù)據(jù)采集通道由一個(gè)BMA盲插口和一片型號(hào)為ADS5400的ADC芯片組成，由此信號(hào)采集處理板上包括四個(gè)相對(duì)獨(dú)立的數(shù)據(jù)采集通道。四個(gè)數(shù)據(jù)采集通道中ADC芯片的采樣時(shí)鐘和數(shù)據(jù)處理單元的工作時(shí)鐘都是由AD9516-3BCPZ提供的:首先外部提供的參考時(shí)鐘從BMA盲插口輸入，經(jīng)過(guò)變壓器轉(zhuǎn)變成差分信號(hào)，再經(jīng)過(guò)時(shí)鐘驅(qū)動(dòng)芯片AD9516-3BCPZ，驅(qū)動(dòng)輸出四路同頻同相的差分同步時(shí)鐘給四路ADC做采樣時(shí)鐘，同時(shí)分頻輸出兩路同相的低速同步時(shí)鐘給FPGA芯片做工作時(shí)鐘，實(shí)現(xiàn)了 ADC芯片同步采樣時(shí)鐘和FPGA芯片同步工作時(shí)鐘的多路驅(qū)動(dòng)，保證了時(shí)鐘相位一致性；四個(gè)數(shù)據(jù)采集通道的中頻輸入信號(hào)都是先分別由對(duì)應(yīng)通道上的BMA盲插口輸入，經(jīng)過(guò)變壓器轉(zhuǎn)變成差分信號(hào)后直接輸入到ADC米樣芯片。
[0038]信號(hào)采集處理板上有2片互聯(lián)的FPGA芯片，F(xiàn)PGA芯片是采集控制和數(shù)據(jù)處理核心。每片F(xiàn)PGA芯片需要兩路時(shí)鐘，一路用于FPGA芯片自身邏輯工作，一路用于加載配置FPGA芯片所需要的程序，信號(hào)號(hào)采集處理板上的兩片F(xiàn)PGA芯片共用一個(gè)晶振，信號(hào)采集處理板加電后，晶振產(chǎn)生的時(shí)鐘信號(hào)經(jīng)過(guò)時(shí)鐘驅(qū)動(dòng)芯片后分別完成對(duì)兩片F(xiàn)PGA的時(shí)鐘供應(yīng)。其中每片F(xiàn)PGA芯片分別配置對(duì)應(yīng)的兩塊ADC芯片，通過(guò)每片ADC的串口對(duì)輸入信號(hào)的偏置、增益以及采樣時(shí)鐘的相位進(jìn)行高精度的配置，可以最大限度的在硬件上保證多片ADC采樣信號(hào)的幅度一致性和采樣時(shí)鐘的相位一致性。
[0039]FPGA芯片利用與ADC芯片的采樣時(shí)鐘同相的工作時(shí)鐘產(chǎn)生同步復(fù)位信號(hào)，經(jīng)驅(qū)動(dòng)芯片驅(qū)動(dòng)后統(tǒng)一對(duì)四片ADC進(jìn)行同步復(fù)位，保證了采樣開(kāi)始時(shí)刻的同步性。
[0040]兩片F(xiàn)PGA可在同一外觸發(fā)信號(hào)控制下進(jìn)行數(shù)字信號(hào)處理，保證了處理的同步性。同時(shí)信號(hào)采集處理板上兩片F(xiàn)PGA之間預(yù)留了共84bit傳輸線，用于兩片F(xiàn)PGA之間的高速源同步數(shù)據(jù)傳輸。
[0041]本發(fā)明的信號(hào)采集處理板采用基于FPGA的源同步傳輸方式，F(xiàn)PGA設(shè)計(jì)了 24對(duì)差分傳輸線，這24對(duì)差分線連接到CPCI接口上，并在CPCI接口的J5端口上自定義了基于FPGA芯片傳輸?shù)?對(duì)差分線接口，在CPCI接口的J4端口上自定義了基于FPGA芯片傳輸?shù)?8對(duì)差分線接口，用于實(shí)現(xiàn)FPGA芯片的板間高速數(shù)據(jù)傳輸，方便擴(kuò)展構(gòu)建更強(qiáng)大的信號(hào)處理平臺(tái)。
[0042]信號(hào)采集處理板上通過(guò)電平轉(zhuǎn)換芯片與FPGA芯片相連的型號(hào)為TMS320C6455的DSP芯片用于接收FPGA芯片的處理結(jié)果，再對(duì)信號(hào)作進(jìn)一步判斷分析識(shí)別，即實(shí)現(xiàn)對(duì)干擾源的識(shí)別。
[0043]本發(fā)明的信號(hào)采集處理板采用與同步存儲(chǔ)器相同的互連形式將FPGA芯片分別掛在DSP EMIFA總線上的CE4、CE5空間上，并且將DSP芯片的GPIO接口連接到FPGA芯片上，以供FPGA芯片通過(guò)GPIO接口向DSP芯片發(fā)起中斷，從而實(shí)現(xiàn)了兩片F(xiàn)PGA芯片與DSP芯片之間的同步數(shù)據(jù)傳輸。
[0044]本信號(hào)采集處理板上的EMIFA接口還與Flash相連，F(xiàn)lash用于存儲(chǔ)DSP芯片所需的程序，在信號(hào)采集處理板加電后，DSP芯片就會(huì)自動(dòng)從Flash中加載程序。型號(hào)為TMS320C6455的DSP芯片集成了 I個(gè)4X (或4個(gè)IX)的串行RapidIO端口，用于處理器間通信的高速串口總線，可方便多DSP芯片及FPGA芯片之間的高速數(shù)據(jù)傳輸，可滿足高速實(shí)時(shí)處理和傳輸?shù)囊螅拘盘?hào)采集處理板上的DSP芯片預(yù)留了 4對(duì)3.3V的RapidIO差分線，這4對(duì)差分線連接到CPCI接口上，并在CPCI接口的J4端口自定義了 4對(duì)RapidIO差分線，可實(shí)現(xiàn)與多個(gè)信號(hào)采集處理板或其它支持串行RapidIO接口信號(hào)采集處理板的無(wú)縫互聯(lián)。
[0045]型號(hào)為TMS320C6455的DSP芯片集成了 DDRI1-SDRAM的控制器，其尋址空間為512MB、總線寬度為32bit、時(shí)鐘速率為250MHz。信號(hào)采集處理板掛接2片存儲(chǔ)空間為256MB、總線寬度為16bit的DDRI1-SDRAM芯片，并位擴(kuò)展成存儲(chǔ)空間為256MB、總線寬度為32bit的存儲(chǔ)器，充分利用了 DDR II控制器的尋址能力。在配置完DDR II控制器之后，用戶可直接使用指針?lè)绞交蛘逧DMA方式訪問(wèn)DDRI1-SDRAM，這與訪問(wèn)普通片內(nèi)存儲(chǔ)空間并無(wú)差別。
[0046]以上所述僅為本發(fā)明的優(yōu)選實(shí)施例而已，并不用于限制本發(fā)明，對(duì)于本領(lǐng)域的技術(shù)人員來(lái)說(shuō)，本發(fā)明可以有各種更改和變化。凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
【權(quán)利要求】
1.一種信號(hào)采集處理板，其特征在于，包括: 4片ADC芯片、2片互連的FPGA芯片、時(shí)鐘驅(qū)動(dòng)芯片、DSP芯片、5個(gè)BMA盲插口、驅(qū)動(dòng)芯片、電平轉(zhuǎn)換芯片、4個(gè)變壓器組、I個(gè)變壓器和CPCI接口 ； 所述5個(gè)BMA盲插口中的4個(gè)分別通過(guò)4個(gè)變壓器組與4片ADC芯片相連，形成4個(gè)相互獨(dú)立的數(shù)據(jù)采集通道，每一數(shù)據(jù)采集通道上的ADC芯片用于采集外部的中頻模擬信號(hào)，并將其轉(zhuǎn)換成數(shù)字信號(hào)；每個(gè)變壓器組內(nèi)部的兩個(gè)變壓器之間相互串聯(lián)； 所述5個(gè)BMA盲插口中的另外I個(gè)通過(guò)變壓器與時(shí)鐘驅(qū)動(dòng)芯片相連，與時(shí)鐘驅(qū)動(dòng)芯片相連的變壓器用于將外部由BMA盲插口輸入的時(shí)鐘信號(hào)轉(zhuǎn)換為差分信號(hào)并傳輸給時(shí)鐘驅(qū)動(dòng)芯片； 所述時(shí)鐘驅(qū)動(dòng)芯片與4片ADC芯片和2片F(xiàn)PGA芯片均相連，用于將接收的差分信號(hào)轉(zhuǎn)換為四路同頻同相的時(shí)鐘信號(hào)分別為4片ADC芯片提供采樣時(shí)鐘，同時(shí)分頻輸出兩路同相的低速同步時(shí)鐘給FPGA芯片作為FPGA芯片的工作時(shí)鐘； 每片F(xiàn)PGA芯片分別與其對(duì)應(yīng)的兩路ADC芯片相連，用于接收ADC芯片傳輸過(guò)來(lái)的數(shù)字信號(hào)并處理；兩片F(xiàn)PGA之間有同步信號(hào)互聯(lián)，用來(lái)實(shí)現(xiàn)2個(gè)FPGA芯片的同步處理；FPGA芯片利用與ADC芯片采樣時(shí)鐘同相的工作時(shí)鐘產(chǎn)生同步復(fù)位信號(hào)，經(jīng)驅(qū)動(dòng)芯片驅(qū)動(dòng)后統(tǒng)一對(duì)四片ADC芯片進(jìn)行同步復(fù)位；兩片F(xiàn)PGA芯片之間預(yù)留了 84位傳輸線用來(lái)實(shí)現(xiàn)兩片F(xiàn)PGA芯片之間的通信； FPGA芯片通過(guò)電平轉(zhuǎn)換芯片與DSP芯片相連； 所述DSP芯片用于接收FPGA芯片的處理結(jié)果，再對(duì)處理結(jié)果作進(jìn)一步判斷分析識(shí)別； DSP芯片預(yù)留了 4對(duì)3.3V的RapidIO差分線，這4對(duì)RapidIO差分線連接到CPCI接口上； DSP芯片掛接2片存儲(chǔ)空間為256MB、總線寬度為16bit的DDRII芯片。
2.根據(jù)權(quán)利要求1所述的信號(hào)采集處理板，其特征在于，4片所述ADC芯片的型號(hào)為ADS5400。
3.根據(jù)權(quán)利要求1所述的信號(hào)采集處理板，其特征在于，2片互連的FPGA芯片的型號(hào)均為 Xilinx 公司的 XC6VLX240T。
4.根據(jù)權(quán)利要求1所述的信號(hào)采集處理板，其特征在于，所述DSP芯片的型號(hào)為TI公司的 TMS320C6455。
5.根據(jù)權(quán)利要求4所述的信號(hào)采集處理板，其特征在于，所述2片存儲(chǔ)空間為256MB、總線寬度為16bit的DDRII芯片的型號(hào)為MT47H64M16HR-3。
6.根據(jù)權(quán)利要求1所述的信號(hào)采集處理板，其特征在于，所述時(shí)鐘芯片的型號(hào)為AD9516-3BCPZ,與其相連的變壓器型號(hào)為TC1-1-13MG2+。
【文檔編號(hào)】G06F17/40GK103593487SQ201310404489
【公開(kāi)日】2014年2月19日 申請(qǐng)日期:2013年9月6日 優(yōu)先權(quán)日:2013年9月6日
【發(fā)明者】江海清, 鄒光亮, 原敏, 王杰, 關(guān)文碩 申請(qǐng)人:北京理工大學(xué)