內(nèi)部RAM資源。雙CPU同時訪問時的仲裁邏輯電路全部集 成在雙端口 RAM內(nèi)部，因而需要用戶設(shè)計(jì)的電路比較簡單。從而簡化了 CPU之間數(shù)據(jù)通信 規(guī)則的要求，提高了系統(tǒng)數(shù)據(jù)通信處理的可靠性，同時提高了 CPU之間數(shù)據(jù)交換的實(shí)響應(yīng) 速度。
[0039] 具體的電路連接方式如圖2所示，主控制芯片MCU1和從控制芯片MCU2通過地址 總線ADDR和數(shù)據(jù)總線DATA以及讀寫控制線10分別連接雙端口 RAM。具體地，如圖所示，主 控制芯片MCU1通過地址總線4a、數(shù)據(jù)總線5a以及讀寫控制線6a與雙端口 RAM 3連接；從 控制芯片MCU1通過地址總線4b、數(shù)據(jù)總線5b以及讀寫控制線6b與雙端口 RAM 3連接。
[0040] 參見圖2,與雙端口 RAM 3相連的各線的功能如下：
[0041] ADDR為地址總線，用于主控制芯片MCU1和從控制芯片MCU2向雙端口 RAM 3的數(shù) 據(jù)區(qū)域的尋址；
[0042] DATA為數(shù)據(jù)總線，用于主控制芯片MCU1和從控制芯片MCU2向雙端口 RAM 3的數(shù) 據(jù)區(qū)域的數(shù)據(jù)讀取和寫入；
[0043] 10為讀寫控制線，用于主控制芯片MCU1、從控制芯片MCU2與雙端口 RAM 3的相應(yīng) 端口或引腳的使能及仲裁。
[0044] 可以理解的是，雙端口 RAM 3的數(shù)據(jù)區(qū)域是指RAM 3用于存儲數(shù)據(jù)的區(qū)域，包括圖 示的"MCU1數(shù)據(jù)"區(qū)域；"MCU2數(shù)據(jù)"區(qū)域；以及"共享數(shù)據(jù)"區(qū)域。
[0045] 本實(shí)用新型提出的一種汽車控制器主從控制芯片的同步電路與方法，將雙端口 RAM中數(shù)據(jù)區(qū)域分為三個部分，如圖2中所示，其各部分功能劃分如下：
[0046] MCU1數(shù)據(jù)區(qū)域：此處存放從MCU1向MCU2傳輸?shù)臄?shù)據(jù)，對于MCU2為只讀狀態(tài)；
[0047] MCU2數(shù)據(jù)區(qū)域：此處存放從MCU2向MCU1傳輸?shù)臄?shù)據(jù)，對于MCU1為只讀狀態(tài)；
[0048] 共享數(shù)據(jù)區(qū)域：此處存放MCU1或者M(jìn)CU2故障凍結(jié)數(shù)據(jù)，對于MCU1和MCU2兩者都 為可讀寫；
[0049] 當(dāng)控制器工作時，MCU1將向MCU2傳輸?shù)臄?shù)據(jù)或數(shù)據(jù)地址映射到雙端口 RAM中的 MCU1數(shù)據(jù)區(qū)域，數(shù)據(jù)數(shù)值將根據(jù)程序運(yùn)行而實(shí)時更新，MCU2只需直接讀取，或根據(jù)地址讀 取相應(yīng)的數(shù)據(jù)即可。與上相同，MCU2將向MCU1傳輸?shù)臄?shù)據(jù)或數(shù)據(jù)地址映射到雙端口 RAM中 MCU2數(shù)據(jù)區(qū)域，MCU1只需直接讀取或根據(jù)地址讀取相應(yīng)的數(shù)據(jù)。
[0050] 對于共享數(shù)據(jù)區(qū)域，此部分作為MCU1和MCU2故障數(shù)據(jù)凍結(jié)區(qū)域，當(dāng)主芯片或者從 芯片檢測到發(fā)生嚴(yán)重故障時，將需要凍結(jié)保存的數(shù)據(jù)存放于共享區(qū)域，然后發(fā)生故障的芯 片進(jìn)入故障模式運(yùn)行，沒有發(fā)生故障的芯片可以分析并處理共享區(qū)域內(nèi)的凍結(jié)數(shù)據(jù)，采取 相應(yīng)的操作以保證整個系統(tǒng)安全運(yùn)行。
[0051] 綜上所述，本實(shí)用新型提出的一種汽車控制器主從控制芯片的同步電路與方法， 將雙端口 RAM作為主從控制芯片的數(shù)據(jù)同步通道，通過并行的地址和數(shù)據(jù)總線進(jìn)行數(shù)據(jù)的 傳輸。并在雙端口 RAM中劃分了專門功能的數(shù)據(jù)區(qū)域，以滿足主從控制芯片之間雙向數(shù)據(jù) 傳輸?shù)男枨?。由于采用了并行?shù)據(jù)總線進(jìn)行通訊，與采用SPI同步串行總線通訊的方式相 比，提高了數(shù)據(jù)傳輸速度，并減少了串行總線通訊時的程序等待和事件處理時間。
[0052] 本實(shí)用新型提出的一種汽車控制器主從控制芯片的同步電路與方法，將雙端口 RAM作為主從控制芯片的數(shù)據(jù)同步通道，通過并行的地址和數(shù)據(jù)總線進(jìn)行數(shù)據(jù)的傳輸。并 在雙端口 RAM中劃分了專門功能的數(shù)據(jù)區(qū)域，以滿足主從控制芯片之間雙向數(shù)據(jù)傳輸?shù)男?求。由于采用了并行數(shù)據(jù)總線進(jìn)行通訊，與采用SPI同步串行總線通訊的方式相比，提高了 數(shù)據(jù)傳輸速度，并減少了串行總線通訊時的程序等待和程序等待和事件處理時間。而且采 用此種同步方式，主從控制芯片之間是對等傳輸?shù)姆绞?，能夠?qū)崿F(xiàn)實(shí)時的雙向主動的數(shù)據(jù) 傳輸，減少了控制器的響應(yīng)時間，提高了安全性。
[0053] 最后需要指出的是：以上實(shí)施例僅用以說明本實(shí)用新型的技術(shù)方案，而非對其限 制。本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解：可以對前述各實(shí)施例所記載的技術(shù)方案進(jìn)行修改，或 者對其中部分技術(shù)特征進(jìn)行等同替換；這些修改或者替換，并不使相應(yīng)技術(shù)方案的本質(zhì)脫 離本實(shí)用新型各實(shí)施例技術(shù)方案的精神和范圍。
【主權(quán)項(xiàng)】
1. 一種主從控制芯片同步電路，其特征在于，包括： 主控制芯片（1); 從控制芯片（2); 雙端口RAM(3)，其通過地址總線、數(shù)據(jù)總線和讀寫控制線與所述主控制芯片（1)、從控 制芯片⑵連接。2. 如權(quán)利要求1所述的主從控制芯片同步電路，其特征在于，所述數(shù)據(jù)總線為并行總 線。3. 如權(quán)利要求1所述的主從控制芯片同步電路，其特征在于，所述雙端口RAM(3)包 括： 主控制芯片數(shù)據(jù)區(qū)，用于存儲主控制芯片（1)向從控制芯片（2)傳輸?shù)臄?shù)據(jù)； 從控制芯片數(shù)據(jù)區(qū)，用于存儲從控制芯片（2)向主控制芯片（1)傳輸?shù)臄?shù)據(jù)；以及 共享數(shù)據(jù)區(qū)，用于存儲主控制芯片（1)或從控制芯片（2)故障凍結(jié)數(shù)據(jù)。4. 如權(quán)利要求1所述的主從控制芯片同步電路，其特征在于，所述主控制芯片（1)和從 控制芯片（2)同時訪問時的仲裁邏輯電路集成在所述雙端口RAM(3)內(nèi)。5. 如權(quán)利要求1-4中任一項(xiàng)所述的主從控制芯片同步電路，其特征在于，所述主控制 芯片⑴和從控制芯片⑵是相同種類的控制芯片。6. -種控制器，其特征在于，包括如權(quán)利要求1-5中任一項(xiàng)所述的主從控制芯片同步 電路。7. -種車輛，其特征在于，包括如權(quán)利要求1-5中任一項(xiàng)所述的主從控制芯片同步電 路，或如權(quán)利要求6所述的控制器。
【專利摘要】本實(shí)用新型公開了一種主從控制芯片同步電路、及具有其的控制器與車輛。所述主從控制芯片同步電路包括：主控制芯片(1)；從控制芯片(2)；以及雙端口RAM(3)，其通過地址總線、數(shù)據(jù)總線和讀寫控制線與所述主控制芯片(1)、從控制芯片(2)連接。在本實(shí)用新型的主從控制芯片同步電路中，主、從控制芯片通過地址總線、數(shù)據(jù)總線和讀寫控制線連接雙端口RAM，主、從控制芯片之間能夠?qū)崿F(xiàn)數(shù)據(jù)雙向高速傳輸和同步，使得主、從控制芯片能夠以并行總線的方式，進(jìn)行雙向主動的數(shù)據(jù)高速傳輸和同步。
【IPC分類】G05B19/042
【公開號】CN205121271
【申請?zhí)枴緾N201520916754
【發(fā)明人】高強(qiáng)
【申請人】北汽福田汽車股份有限公司
【公開日】2016年3月30日
【申請日】2015年11月2日