專利名稱：一種模擬前端芯片的在線調(diào)節(jié)控制器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種在信號(hào)處理電路上使用的模擬前端AFE芯片的串口寄存器的調(diào)節(jié)控制器，能夠?qū)Χ嗤ǖ滥M前端AFE芯片進(jìn)行在線寄存器配置。
背景技術(shù)：
CXD信號(hào)處理電路的主要作用是把CXD輸出的模擬信號(hào)進(jìn)行處理后轉(zhuǎn)換為數(shù)字信號(hào)。其核心芯片為模擬前端AFE芯片。模擬前端電路應(yīng)用AFE芯片將模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)。對(duì)不同用途的AFE模擬前端來(lái)講，其工作環(huán)境要求，工作速度、轉(zhuǎn)換精度大不相同。因而實(shí)現(xiàn)模擬前端AFE芯片的方案、方式也各不相同。AFE芯片都具有可配置的內(nèi)部寄存器，針對(duì)不同的輸入模擬信號(hào)情況，進(jìn)行不同需要的芯片調(diào)節(jié)，達(dá)到控制輸出模擬-數(shù)字信號(hào)轉(zhuǎn)換后的數(shù)字量化的不同要求。這需要多次、多路的對(duì)AFE芯片內(nèi)部寄存器進(jìn)行配置操作，因不同AFE芯片內(nèi)部寄存器從Sbit到64bit不等，需要配置的數(shù)量和次數(shù)均較多?，F(xiàn)有信號(hào)處理電路的新型模擬前端AFE芯片在程序調(diào)試過(guò)程中需要對(duì)AFE芯片寄存器進(jìn)行多次、多路的在線調(diào)節(jié)，通過(guò)RS232串口進(jìn)行在線多片AFE芯片內(nèi)部寄存器的實(shí)時(shí)在線配置，過(guò)程繁瑣，調(diào)節(jié)時(shí)間較長(zhǎng)、次數(shù)多且不夠靈活。

發(fā)明內(nèi)容
本發(fā)明的技術(shù)解決問(wèn)題是克服現(xiàn)有技術(shù)的不足，提供了一種通用性的、實(shí)現(xiàn)系統(tǒng)實(shí)時(shí)在線可配置、可配置任意AFE芯片寄存器狀態(tài)的模擬前端芯片的在線調(diào)節(jié)控制器。本發(fā)明的技術(shù)解決方案是一種模擬前端芯片的在線調(diào)節(jié)控制器，包括串并轉(zhuǎn)換模塊、格式轉(zhuǎn)換及扇出模塊、接收讀出寄存器數(shù)據(jù)模塊，其中串并轉(zhuǎn)換模塊對(duì)外部輸入的串口數(shù)據(jù)進(jìn)行串并轉(zhuǎn)換,輸出并行數(shù)據(jù)及對(duì)應(yīng)的并行數(shù)據(jù)使能信號(hào)至格式轉(zhuǎn)換及扇出模塊；所述的串口數(shù)據(jù)包括模擬前端AFE芯片的寄存器數(shù)據(jù)；格式轉(zhuǎn)換及扇出模塊根據(jù)輸入的并行數(shù)據(jù)和對(duì)應(yīng)的并行數(shù)據(jù)使能信號(hào)以及工作主時(shí)鐘，輸出滿足AFE芯片要求的三線串口時(shí)序信號(hào)，所述的三線串口時(shí)序信號(hào)分別為在線調(diào)節(jié)AFE芯片Sclk信號(hào)，在線調(diào)節(jié)AFE芯片Sdata信號(hào)以及在線調(diào)節(jié)AFE芯片Sen信號(hào);接收讀出寄存器數(shù)據(jù)模塊接收AFE芯片SDO管腳輸入的數(shù)據(jù)，根據(jù)格式轉(zhuǎn)換及扇出模塊輸出的在線調(diào)節(jié)AFE芯片Sclk信號(hào)、在線調(diào)節(jié)AFE芯片Sen信號(hào)，將AFE芯片的寄存器狀態(tài)做串并轉(zhuǎn)換后輸出到固定的存儲(chǔ)器中，進(jìn)行數(shù)據(jù)存儲(chǔ)；所述的格式轉(zhuǎn)換及扇出模塊包括分頻計(jì)數(shù)器單元、分頻數(shù)據(jù)產(chǎn)生及計(jì)數(shù)器信號(hào)邏輯矩陣單元、三線控制Sclk產(chǎn)生矩陣單元、串行數(shù)據(jù)計(jì)數(shù)器單元、串碼使能矩陣單元、并行數(shù)據(jù)鎖存單元以及并串轉(zhuǎn)換單元，其中分頻計(jì)數(shù)器單元對(duì)工作主時(shí)鐘進(jìn)行可設(shè)定分頻值的計(jì)數(shù)，計(jì)數(shù)值從I至設(shè)定的分頻值循環(huán)，計(jì)數(shù)值送至分頻數(shù)據(jù)產(chǎn)生單元；分頻數(shù)據(jù)產(chǎn)生及計(jì)數(shù)器信號(hào)邏輯矩陣單元根據(jù)分頻計(jì)數(shù)器單元傳來(lái)的計(jì)數(shù)值產(chǎn)生占空比為1:1的分頻時(shí)鐘并送至三線控制Sclk產(chǎn)生矩陣單元；根據(jù)并行數(shù)據(jù)使能信號(hào)產(chǎn)生串行數(shù)據(jù)計(jì)數(shù)器單元的串行數(shù)據(jù)使能信號(hào)送至串行數(shù)據(jù)計(jì)數(shù)器單元，串行數(shù)據(jù)使能信號(hào)根據(jù)需處理的并行數(shù)據(jù)位數(shù)bit數(shù)，控制串行數(shù)據(jù)計(jì)數(shù)器單元的串行數(shù)據(jù)計(jì)數(shù)個(gè)數(shù)，所述的串行數(shù)據(jù)使能信號(hào)包含完整周期的串行數(shù)據(jù)計(jì)數(shù)器單元的全bit計(jì)數(shù)信號(hào)；串行數(shù)據(jù)計(jì)數(shù)器單元的串行數(shù)據(jù)使能信號(hào)有效啟始時(shí)刻延后并行數(shù)據(jù)使能信號(hào)一個(gè)主時(shí)鐘周期；三線控制Sclk產(chǎn)生矩陣單元接收輸入的分頻時(shí)鐘和在線調(diào)節(jié)AFE芯片Sen信號(hào)，當(dāng)在線調(diào)節(jié)AFE芯片Sen信號(hào)為使能無(wú)效時(shí)，將輸入的分頻時(shí)鐘反相后作為在線調(diào)節(jié)AFE芯片Sclk信號(hào)并輸出，當(dāng)在線調(diào)節(jié)AFE芯片Sen信號(hào)為使能有效時(shí)，將輸入的分頻時(shí)鐘作為在線調(diào)節(jié)AFE芯片Sclk信號(hào)并輸出；串行數(shù)據(jù)計(jì)數(shù)器單元當(dāng)輸入的串行數(shù)據(jù)使能信號(hào)有效時(shí)作為計(jì)數(shù)器開始計(jì)數(shù)時(shí)刻，在計(jì)數(shù)值小于預(yù)設(shè)并行數(shù)據(jù)位數(shù)值8N+1并且在計(jì)數(shù)器計(jì)數(shù)信號(hào)有效時(shí)，進(jìn)行串行數(shù)據(jù)計(jì)數(shù)器計(jì)數(shù)，當(dāng)串行數(shù)據(jù)計(jì)數(shù)值達(dá)到預(yù)設(shè)并行數(shù)據(jù)位數(shù)值并且計(jì)數(shù)器計(jì)數(shù)信號(hào)保持有效時(shí)，對(duì)計(jì)數(shù)值進(jìn)行清零后重新計(jì)數(shù)，計(jì)數(shù)值送至串碼使能矩陣單元，N為正整數(shù)；串碼使能矩陣單元當(dāng)輸入的分頻數(shù)據(jù)產(chǎn)生及計(jì)數(shù)器信號(hào)邏輯矩陣單元的串行數(shù)據(jù)使能信號(hào)有效，同時(shí)在串行數(shù)據(jù)計(jì)數(shù)器單元輸出的計(jì)數(shù)數(shù)值小于預(yù)設(shè)值8N+1并且大于O時(shí)，設(shè)置在線調(diào)節(jié)AFE芯片Sen信號(hào)為有效；在串行數(shù)據(jù)計(jì)數(shù)器單元輸出的計(jì)數(shù)數(shù)值等于O或者大于預(yù)設(shè)值8N+1時(shí)，設(shè)置在線調(diào)節(jié)AFE芯片Sen信號(hào)無(wú)效；在分頻數(shù)據(jù)產(chǎn)生及計(jì)數(shù)器信號(hào)邏輯矩陣單元的串行數(shù)據(jù)使能信號(hào)無(wú)效時(shí)，設(shè)置在線調(diào)節(jié)AFE芯片Sen信號(hào)保持當(dāng)前狀態(tài)；并行數(shù)據(jù)鎖存單元在輸入的并行數(shù)據(jù)使能為有效時(shí)，根據(jù)工作主時(shí)鐘將輸入的并行數(shù)據(jù)進(jìn)行鎖存后送至并串轉(zhuǎn)換單元；并串轉(zhuǎn)換單元在并行數(shù)據(jù)使能有效時(shí)，將SNbit并行數(shù)據(jù)在主時(shí)鐘同步下，進(jìn)行鎖存，在并行數(shù)據(jù)使能無(wú)效時(shí)，保持當(dāng)前鎖存數(shù)據(jù)；當(dāng)在線調(diào)節(jié)AFE芯片Sen信號(hào)有效時(shí)，分別將鎖存的并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)后按從高到低的順序作為在線調(diào)節(jié)AFE芯片Sdata信號(hào)輸出。所述的串并轉(zhuǎn)換模塊包括三個(gè)D觸發(fā)器、判斷串口數(shù)據(jù)開始單元、波特率計(jì)數(shù)器單元、有效數(shù)據(jù)標(biāo)志產(chǎn)生單元、串并轉(zhuǎn)換單元、使能計(jì)數(shù)器單元、數(shù)據(jù)拼接及同步單元，其中第一 D觸發(fā)器對(duì)外部輸入的串口數(shù)據(jù)進(jìn)行延時(shí)得到一級(jí)延時(shí)后的串口數(shù)據(jù)，并將一級(jí)延時(shí)后的串口數(shù)據(jù)同時(shí)送入第二 D觸發(fā)器和判斷串口數(shù)據(jù)開始單元；第二 D觸發(fā)器對(duì)一級(jí)延時(shí)后的串口數(shù)據(jù)再次進(jìn)行延時(shí)得到二級(jí)延時(shí)后的串口數(shù)據(jù)，并將二級(jí)延時(shí)后的串口數(shù)據(jù)同時(shí)送入判斷串口數(shù)據(jù)開始單元、波特率計(jì)數(shù)器單元、有效數(shù)據(jù)標(biāo)志產(chǎn)生單元、串并轉(zhuǎn)換單元；判斷串口數(shù)據(jù)開始單元對(duì)輸入的串口數(shù)據(jù)進(jìn)行數(shù)據(jù)起始判斷，當(dāng)一級(jí)延時(shí)后的串口數(shù)據(jù)為O并且二級(jí)延時(shí)后的串口數(shù)據(jù)為I時(shí)，輸出數(shù)據(jù)使能信號(hào)至波特率計(jì)數(shù)器單元；當(dāng)波特率計(jì)數(shù)器單元的計(jì)數(shù)值計(jì)數(shù)到一幀串行數(shù)據(jù)結(jié)束時(shí)，停止輸出數(shù)據(jù)使能信號(hào)；波特率計(jì)數(shù)器單元當(dāng)二級(jí)延時(shí)后的串口數(shù)據(jù)為O并且判斷串口數(shù)據(jù)開始單元輸出的數(shù)據(jù)使能信號(hào)有效時(shí)，或者當(dāng)有效數(shù)據(jù)標(biāo)志產(chǎn)生單元輸出的有效數(shù)據(jù)使能信號(hào)有效并且判斷串口數(shù)據(jù)開始單元輸出的數(shù)據(jù)使能信號(hào)有效時(shí)，對(duì)工作主時(shí)鐘進(jìn)行計(jì)數(shù)并將計(jì)數(shù)值同時(shí)送至判斷串口數(shù)據(jù)開始單元、有效數(shù)據(jù)標(biāo)志產(chǎn)生單元、串并轉(zhuǎn)換單元；當(dāng)判斷串口數(shù)據(jù)開始單元輸出的數(shù)據(jù)使能信號(hào)無(wú)效時(shí)，進(jìn)行計(jì)數(shù)值的清零；有效數(shù)據(jù)標(biāo)志產(chǎn)生單元當(dāng)二級(jí)延時(shí)后的串口數(shù)據(jù)為O并且波特率計(jì)數(shù)器單元輸入的計(jì)數(shù)值在一幀串行數(shù)據(jù)的第一位數(shù)據(jù)周期中間刻時(shí)，輸出有效數(shù)據(jù)使能信號(hào)并同時(shí)送至波特率計(jì)數(shù)器單元、第三D觸發(fā)器、使能計(jì)數(shù)器單元；當(dāng)波特率計(jì)數(shù)器單元輸入的計(jì)數(shù)值在同一幀串行數(shù)據(jù)的最后一位數(shù)據(jù)周期中間時(shí)刻時(shí)，停止輸出有效數(shù)據(jù)使能信號(hào)；第三D觸發(fā)器對(duì)輸入的有效數(shù)據(jù)使能信號(hào)進(jìn)行延時(shí)得到一級(jí)延時(shí)后的有效數(shù)據(jù)使能信號(hào)，并將一級(jí)延時(shí)后的有效數(shù)據(jù)使能信號(hào)同時(shí)送入使能計(jì)數(shù)器單元、串并轉(zhuǎn)換單元;串并轉(zhuǎn)換單元根據(jù)波特率計(jì)數(shù)器單元輸入的計(jì)數(shù)值，在一幀串行數(shù)據(jù)的除第一位和最后一位數(shù)據(jù)外的每位數(shù)據(jù)的數(shù)據(jù)周期的中間時(shí)刻分別將對(duì)應(yīng)的經(jīng)二級(jí)延時(shí)后的串口數(shù)據(jù)打入第一并行數(shù)據(jù)寄存器，第一并行數(shù)據(jù)寄存器中的數(shù)據(jù)送入數(shù)據(jù)拼接及同步單元；第一并行數(shù)據(jù)寄存器在有效數(shù)據(jù)使能信號(hào)有效且一級(jí)延時(shí)后的有效數(shù)據(jù)使能信號(hào)無(wú)效時(shí)進(jìn)行清零操作；使能計(jì)數(shù)器單元當(dāng)有效數(shù)據(jù)使能信號(hào)無(wú)效且一級(jí)延時(shí)后的有效數(shù)據(jù)使能信號(hào)有效時(shí)，產(chǎn)生一幀串行數(shù)據(jù)結(jié)束標(biāo)識(shí)信號(hào)，對(duì)一幀串行數(shù)據(jù)結(jié)束標(biāo)識(shí)信號(hào)進(jìn)行計(jì)數(shù)，當(dāng)計(jì)數(shù)值到達(dá)設(shè)定的閾值N時(shí)，產(chǎn)生數(shù)據(jù)拼接使能信號(hào)，將數(shù)據(jù)拼接使能信號(hào)及計(jì)數(shù)值送至數(shù)據(jù)拼接及同步單元后對(duì)計(jì)數(shù)值進(jìn)行清零；數(shù)據(jù)拼接及同步單元內(nèi)部設(shè)置一個(gè)SNbit數(shù)據(jù)計(jì)數(shù)器產(chǎn)生SNbit并行數(shù)據(jù)使能信號(hào)；將輸入的并行數(shù)據(jù)輸入到第二并行數(shù)據(jù)寄存器的一個(gè)地址單元中，第二并行數(shù)據(jù)寄存器的數(shù)據(jù)位數(shù)等于N倍的第一并行數(shù)據(jù)寄存器的位數(shù)；當(dāng)使能計(jì)數(shù)器單元輸出的數(shù)據(jù)拼接使能信號(hào)無(wú)效時(shí)，兩個(gè)數(shù)據(jù)寄存器中保持當(dāng)前數(shù)據(jù)值不變；當(dāng)使能計(jì)數(shù)器單元輸出的數(shù)據(jù)拼接使能信號(hào)有效時(shí)，將拼接好的SNbit數(shù)據(jù)進(jìn)行鎖存，將SNbit數(shù)據(jù)計(jì)數(shù)器進(jìn)行復(fù)位，在數(shù)據(jù)拼接使能信號(hào)無(wú)效時(shí)，對(duì)SNbit數(shù)據(jù)計(jì)數(shù)器進(jìn)行計(jì)數(shù)，在SNbit數(shù)據(jù)計(jì)數(shù)器計(jì)數(shù)為一個(gè)串口數(shù)據(jù)周期值范圍內(nèi)時(shí)，產(chǎn)生SNbit并行數(shù)據(jù)使能信號(hào)并設(shè)置為使能有效，在SNbit數(shù)據(jù)計(jì)數(shù)器計(jì)數(shù)為一個(gè)串口數(shù)據(jù)周期值范圍之外時(shí)設(shè)置SNbit并行數(shù)據(jù)使能信號(hào)使能無(wú)效；在8Nbit并行數(shù)據(jù)使能有效時(shí)，經(jīng)過(guò)工作主時(shí)鐘同步，將8Nbit并行數(shù)據(jù)輸出，對(duì)8Nbit并行數(shù)據(jù)使能信號(hào)也經(jīng)工作主時(shí)鐘同步，輸出最終的SNbit并行數(shù)據(jù)使能信號(hào)。所述的接收讀出寄存器數(shù)據(jù)模塊包括兩個(gè)D觸發(fā)器、數(shù)據(jù)鎖存及串并轉(zhuǎn)換單元、信號(hào)延時(shí)及邏輯矩陣單元，其中兩個(gè)D觸發(fā)器對(duì)AFE芯片SDO管腳輸入的數(shù)據(jù)進(jìn)行兩級(jí)延時(shí)后輸入到數(shù)據(jù)鎖存及串并轉(zhuǎn)換單元；信號(hào)延時(shí)及邏輯矩陣單元將AFE芯片Sclk信號(hào)和AFE芯片Sen信號(hào)進(jìn)行適當(dāng)?shù)难訒r(shí)，使得延時(shí)后的AFE芯片Sclk信號(hào)的下降沿對(duì)準(zhǔn)AFE芯片Sdo管腳數(shù)據(jù)的中間，使得延時(shí)后的AFE芯片Sen信號(hào)低電平時(shí)為Sdo管腳數(shù)據(jù)的輸出有效時(shí)段；數(shù)據(jù)鎖存及串并轉(zhuǎn)換單元當(dāng)延時(shí)后的AFE芯片Sen信號(hào)有效時(shí)，在延時(shí)后的AFE芯片Sclk信號(hào)下降沿時(shí)刻，將兩級(jí)延時(shí)后的AFE芯片Sdo管腳數(shù)據(jù)進(jìn)行鎖存并進(jìn)行串并轉(zhuǎn)換，將AFE芯片的寄存器狀態(tài)做串并轉(zhuǎn)換后，輸出到固定的存儲(chǔ)器中，進(jìn)行數(shù)據(jù)存儲(chǔ)。本發(fā)明與現(xiàn)有技術(shù)相比的優(yōu)點(diǎn)在于1、本發(fā)明采用AFE芯片配置寄存器在線可調(diào)，以免新型模擬前端AFE芯片在程序調(diào)試過(guò)程中需要對(duì)AFE芯片寄存器進(jìn)行多次、多路的調(diào)節(jié)，減少了程序修改、調(diào)試的過(guò)程。對(duì)AFE芯片寄存器參數(shù)的修改通過(guò)簡(jiǎn)單的RS232接口，可以不改變電路硬件和軟件程序的情況下，迅速、簡(jiǎn)潔的調(diào)節(jié)信號(hào)處理電路的核心芯片；2、本發(fā)明輸出的在線調(diào)節(jié)AFE芯片Sclk信號(hào)，Sen信號(hào)以及Sdata信號(hào)格式滿足AFE芯片三線控制信號(hào)接口格式，可以直接輸出給AFE芯片；3、本發(fā)明的AFE芯片寄存器采用SNbit數(shù)據(jù)可調(diào)節(jié)配置，目前使用的AFE芯片寄存器位數(shù)從16bit到64bit均有，本發(fā)明可以在任意AFE芯片上使用；4、本發(fā)明的接收讀出寄存器數(shù)據(jù)模塊可將具有寄存器回讀功能的AFE芯片輸出的寄存器狀態(tài)值進(jìn)行回讀，并進(jìn)行數(shù)據(jù)格式轉(zhuǎn)換后，數(shù)據(jù)存儲(chǔ)，該功能可支持AFE芯片寄存器寫入是否成功的判定。


圖1為本發(fā)明在線調(diào)節(jié)控制器的組成原理圖；圖2為本發(fā)明在線調(diào)節(jié)控制器中串并轉(zhuǎn)換模塊的原理圖；圖3為通用的RS232串行數(shù)據(jù)數(shù)據(jù)格式；圖4為本發(fā)明在線調(diào)節(jié)控制器中格式轉(zhuǎn)換及扇出模塊的原理圖；圖5為本發(fā)明在線調(diào)節(jié)控制器中接收讀出寄存器數(shù)據(jù)模塊的原理圖。
具體實(shí)施例方式如圖1所示，為本發(fā)明在線調(diào)節(jié)控制器的組成原理圖，該在線調(diào)節(jié)控制器系統(tǒng)用于在信號(hào)處理電路上使用的模擬前端AFE芯片的串口寄存器的調(diào)節(jié)控制，能夠?qū)Χ嗤ǖ滥M前端AFE芯片進(jìn)行在線寄存器配置。該系統(tǒng)包括串并轉(zhuǎn)換模塊、格式轉(zhuǎn)換及扇出模塊、接收讀出寄存器數(shù)據(jù)模塊。串并轉(zhuǎn)換模塊對(duì)外部輸入的串口數(shù)據(jù)進(jìn)行串并轉(zhuǎn)換，輸出并行數(shù)據(jù)及對(duì)應(yīng)的并行數(shù)據(jù)使能信號(hào)至格式轉(zhuǎn)換及扇出模塊；所述的串口數(shù)據(jù)包括模擬前端AFE芯片的寄存器數(shù)據(jù)。格式轉(zhuǎn)換及扇出模塊根據(jù)輸入的并行數(shù)據(jù)和對(duì)應(yīng)的并行數(shù)據(jù)使能信號(hào)以及工作主時(shí)鐘，輸出滿足AFE芯片要求的三線串口時(shí)序信號(hào)(分別為在線調(diào)節(jié)AFE芯片Sclk信號(hào)，在線調(diào)節(jié)AFE芯片Sdata信號(hào)以及在線調(diào)節(jié)AFE芯片Sen信號(hào))。接收讀出寄存器數(shù)據(jù)模塊接收AFE芯片SDO管腳輸入的數(shù)據(jù)，根據(jù)格式轉(zhuǎn)換及扇出模塊輸出的在線調(diào)節(jié)AFE芯片Sclk信號(hào)、在線調(diào)節(jié)AFE芯片Sen信號(hào)，將AFE芯片的寄存器狀態(tài)做串并轉(zhuǎn)換后輸出到固定的存儲(chǔ)器中，進(jìn)行數(shù)據(jù)存儲(chǔ)。如圖2所示，串并轉(zhuǎn)換模塊包括三個(gè)D觸發(fā)器，一個(gè)判斷串口數(shù)據(jù)開始單元，一個(gè)波特率計(jì)數(shù)器單元，一個(gè)有效數(shù)據(jù)標(biāo)志產(chǎn)生單元，一個(gè)串并轉(zhuǎn)換單元，一個(gè)使能計(jì)數(shù)器單元，一個(gè)數(shù)據(jù)拼接及同步單元。所有單元均有工作主時(shí)鐘輸入進(jìn)行計(jì)數(shù)或數(shù)據(jù)同步處理。串口數(shù)據(jù)輸入后經(jīng)過(guò)D觸發(fā)器1，D觸發(fā)器2，利用主時(shí)鐘進(jìn)行雙采樣消除亞穩(wěn)態(tài)。在判斷串口數(shù)據(jù)開始單元對(duì)輸入串口數(shù)據(jù)進(jìn)行數(shù)據(jù)起始判斷。因?yàn)榇跀?shù)據(jù)格式為固定形式，如圖3所示，一幀數(shù)據(jù)第一位為起始低電平位,后接8bit數(shù)據(jù)位，無(wú)校驗(yàn)位,最后一位為高停止位。在數(shù)據(jù)開始端必為一個(gè)低電平信號(hào)。對(duì)兩級(jí)D觸發(fā)器延時(shí)的串口數(shù)據(jù)進(jìn)行檢測(cè)，當(dāng)出現(xiàn)一級(jí)延時(shí)串口數(shù)據(jù)為O，二級(jí)延時(shí)串口數(shù)據(jù)為I時(shí)，即為串口數(shù)據(jù)有效開始時(shí)刻，此時(shí)輸出數(shù)據(jù)使能信號(hào)為I (有效)。根據(jù)波特率計(jì)數(shù)器輸出的計(jì)數(shù)器數(shù)值，在計(jì)數(shù)到串口 8bit有效數(shù)據(jù)及I位停止位結(jié)束的時(shí)刻，輸出數(shù)據(jù)使能信號(hào)變?yōu)镺，一幀串行數(shù)據(jù)發(fā)送完畢。在串口數(shù)據(jù)兩級(jí)延時(shí)串口數(shù)據(jù)為O或有效數(shù)據(jù)標(biāo)志產(chǎn)生單元輸出的有效數(shù)據(jù)使能信號(hào)為1(有效)的時(shí)候，并且在判斷串口數(shù)據(jù)開始單元輸出的數(shù)據(jù)使能信號(hào)為I (有效)的時(shí)候，對(duì)工作主時(shí)鐘進(jìn)行波特率計(jì)數(shù)器計(jì)數(shù)，并在數(shù)據(jù)使能信號(hào)為O (無(wú)效)的時(shí)候，進(jìn)行波特率計(jì)數(shù)器清零。串口通訊采用的波特率與工作主時(shí)鐘頻率之間的倍數(shù)關(guān)系進(jìn)行計(jì)算，得到每個(gè)串口有效數(shù)據(jù)占主時(shí)鐘的多少個(gè)周期，從而進(jìn)行精確的串口數(shù)據(jù)計(jì)數(shù)。有效數(shù)據(jù)標(biāo)志產(chǎn)生單元根據(jù)波特率計(jì)數(shù)器輸入的計(jì)數(shù)器數(shù)值，在串口數(shù)據(jù)兩級(jí)延時(shí)串口數(shù)據(jù)為O并且計(jì)數(shù)器數(shù)值在串口數(shù)據(jù)第I位的周期中間時(shí)刻(該時(shí)刻為第I個(gè)串口數(shù)據(jù)的穩(wěn)定狀態(tài))，將有效數(shù)據(jù)使能輸出為I (有效)，在串口數(shù)據(jù)第10位的周期中間時(shí)刻(該時(shí)刻為第10個(gè)串口數(shù)據(jù)的穩(wěn)定狀態(tài))，將有效數(shù)據(jù)使能輸出為O (無(wú)效)。有效數(shù)據(jù)使能信號(hào)輸入到D觸發(fā)器3，進(jìn)行I級(jí)D觸發(fā)器延時(shí)。串并轉(zhuǎn)換單元，根據(jù)輸入的波特率計(jì)數(shù)器的計(jì)數(shù)值在串口 10位串行數(shù)據(jù)的第2bit數(shù)據(jù)到第9bit數(shù)據(jù)(即圖3的Sbit有效數(shù)據(jù)部分)的每位數(shù)據(jù)的數(shù)據(jù)周期的中間時(shí)刻(數(shù)據(jù)穩(wěn)定狀態(tài))分別將該時(shí)刻的兩級(jí)延時(shí)串口數(shù)據(jù)打入并行數(shù)據(jù)寄存器，完成串行數(shù)據(jù)到并行數(shù)據(jù)的轉(zhuǎn)換。并行數(shù)據(jù)寄存器在有效數(shù)據(jù)使能為1，一級(jí)延時(shí)有效數(shù)據(jù)使能為O (即下一幀串口數(shù)據(jù)有效時(shí)刻)進(jìn)行并行數(shù)據(jù)寄存器清零。串并轉(zhuǎn)換單元輸出并行數(shù)據(jù)(8bit)。數(shù)據(jù)拼接及同步單元，在數(shù)據(jù)拼接計(jì)數(shù)器計(jì)數(shù)值為I時(shí)，將串并轉(zhuǎn)換輸入的并行數(shù)據(jù)(8bit)輸入到16bit并行數(shù)據(jù)寄存器的低8bit中，在數(shù)據(jù)拼接計(jì)數(shù)器計(jì)數(shù)值為2時(shí)，將串并轉(zhuǎn)換輸入的并行數(shù)據(jù)(8bit)輸入到16bit并行數(shù)據(jù)寄存器的高8bit中(數(shù)據(jù)拼接計(jì)數(shù)器可以為多位計(jì)數(shù)器，輸出SNbit的并行數(shù)據(jù)，此處以8X2 = 16bit為例說(shuō)明)。在使能計(jì)數(shù)器輸出的數(shù)據(jù)拼接使能信號(hào)為I (有效)時(shí)，將16bit數(shù)據(jù)計(jì)數(shù)器進(jìn)行復(fù)位，在數(shù)據(jù)拼接使能信號(hào)為O (無(wú)效)時(shí)，對(duì)16bit數(shù)據(jù)計(jì)數(shù)器進(jìn)行計(jì)數(shù)，在16bit數(shù)據(jù)計(jì)數(shù)器計(jì)數(shù)為一個(gè)串口數(shù)據(jù)周期值范圍內(nèi)時(shí)(計(jì)數(shù)范圍可調(diào))，產(chǎn)生16bit并行數(shù)據(jù)使能信號(hào)，并賦值為1，其他數(shù)值賦值為0，在16bit并行數(shù)據(jù)使能為I時(shí)，經(jīng)過(guò)工作主時(shí)鐘同步，將16bit并行數(shù)據(jù)輸出。16bit并行數(shù)據(jù)使能信號(hào)也經(jīng)過(guò)工作主時(shí)鐘同步，輸出最終的16bit并行數(shù)據(jù)使能信號(hào)。使能計(jì)數(shù)器單元判斷在有效數(shù)據(jù)使能為0，一級(jí)延時(shí)有效數(shù)據(jù)使能為I時(shí)，為串行數(shù)據(jù)輸入結(jié)束時(shí)刻，產(chǎn)生一個(gè)高電平脈寬為4個(gè)工作主時(shí)鐘周期的串行數(shù)據(jù)結(jié)束標(biāo)識(shí)信號(hào)，對(duì)這個(gè)信號(hào)進(jìn)行計(jì)數(shù)，當(dāng)計(jì)數(shù)數(shù)值為2時(shí)，產(chǎn)生一個(gè)標(biāo)志2組串行數(shù)據(jù)完成的數(shù)據(jù)拼接使能信號(hào)，并同時(shí)將計(jì)數(shù)數(shù)值清零。并將數(shù)據(jù)拼接計(jì)數(shù)器數(shù)值及數(shù)據(jù)拼接使能輸出。如圖4所示，格式轉(zhuǎn)換及扇出模塊包括一個(gè)分頻計(jì)數(shù)器單元，分頻數(shù)據(jù)產(chǎn)生及計(jì)數(shù)器信號(hào)產(chǎn)生邏輯矩陣單元，三線控制Sclk產(chǎn)生矩陣單元，串行數(shù)據(jù)計(jì)數(shù)器單元，串碼使能矩陣單元，并行數(shù)據(jù)鎖存單元以及并串轉(zhuǎn)換單元。所有單元均有工作主時(shí)鐘輸入進(jìn)行計(jì)數(shù)或數(shù)據(jù)同步處理。工作主時(shí)鐘進(jìn)入分頻計(jì)數(shù)器單元，對(duì)主時(shí)鐘進(jìn)行可設(shè)定分頻值的計(jì)數(shù)(此處以對(duì)主時(shí)鐘4分頻為例進(jìn)行說(shuō)明)，當(dāng)計(jì)數(shù)器計(jì)數(shù)值小于4時(shí)，分頻計(jì)數(shù)器計(jì)數(shù)，當(dāng)計(jì)數(shù)值等于4時(shí)，將計(jì)數(shù)器重新賦值為1，如此計(jì)數(shù)循環(huán)并輸出計(jì)數(shù)數(shù)值。分頻數(shù)據(jù)產(chǎn)生及計(jì)數(shù)器信號(hào)產(chǎn)生邏輯矩陣單元根據(jù)計(jì)數(shù)數(shù)值產(chǎn)生占空比為1:1的分頻時(shí)鐘，即在計(jì)數(shù)數(shù)值為2時(shí)，分頻時(shí)鐘輸出為高，其他計(jì)數(shù)值時(shí)，分頻時(shí)鐘輸出為低，實(shí)現(xiàn)對(duì)主時(shí)鐘的4分頻。三線控制Sclk產(chǎn)生矩陣將輸入的在線調(diào)節(jié)AFE芯片Sen信號(hào)為低電平的時(shí)刻，將輸入的分頻時(shí)鐘反相后賦值給在線調(diào)節(jié)AFE芯片Sclk信號(hào)，在在線調(diào)節(jié)AFE芯片Sen信號(hào)為高電平的時(shí)刻，將在線調(diào)節(jié)AFE芯片Sclk信號(hào)賦值為固定高電平I。串行數(shù)據(jù)計(jì)數(shù)器單元判斷輸入的計(jì)數(shù)器使能信號(hào)為1，或者串行數(shù)據(jù)計(jì)數(shù)器本身計(jì)數(shù)值不為O時(shí)作為串行數(shù)據(jù)計(jì)數(shù)器開始計(jì)數(shù)的時(shí)刻，在串行數(shù)據(jù)計(jì)數(shù)器計(jì)數(shù)值小于預(yù)設(shè)并行數(shù)據(jù)位數(shù)值(可調(diào)節(jié)，此處以16bit并行數(shù)據(jù)預(yù)設(shè)值為例進(jìn)行說(shuō)明)17 (為16+1的值)并且在計(jì)數(shù)器計(jì)數(shù)信號(hào)為I時(shí)，進(jìn)行串行數(shù)據(jù)計(jì)數(shù)器計(jì)數(shù)，當(dāng)串行數(shù)據(jù)計(jì)數(shù)器數(shù)值達(dá)到17并且計(jì)數(shù)器計(jì)數(shù)信號(hào)為I時(shí)，對(duì)串行數(shù)據(jù)計(jì)數(shù)器進(jìn)行清零賦值，將串行數(shù)據(jù)計(jì)數(shù)器計(jì)數(shù)數(shù)值輸出。串碼使能矩陣根據(jù)輸入的計(jì)數(shù)器計(jì)數(shù)信號(hào)為I的時(shí)刻，在計(jì)數(shù)數(shù)值小于預(yù)設(shè)值17并且大于O時(shí)，對(duì)在線調(diào)節(jié)AFE芯片Sen信號(hào)賦值為O，在其他時(shí)刻對(duì)Sen信號(hào)賦值為I。并行數(shù)據(jù)鎖存單元將外部輸入的16bit并行數(shù)據(jù)信號(hào)在并行數(shù)據(jù)使能為數(shù)據(jù)有效I時(shí)，根據(jù)工作主時(shí)鐘將并行數(shù)據(jù)進(jìn)行鎖存。并串轉(zhuǎn)換單元將鎖存的16bit并行數(shù)據(jù)在輸入的在線調(diào)節(jié)AFE芯片Sen信號(hào)為低的時(shí)刻，將16bit并行鎖存數(shù)據(jù)進(jìn)行移位輸出，輸出在線調(diào)節(jié)AFE芯片Sdata信號(hào)。如圖5所示，接收讀出寄存器數(shù)據(jù)模塊包括2個(gè)D觸發(fā)器，數(shù)據(jù)鎖存及串并轉(zhuǎn)換單元，信號(hào)延時(shí)及邏輯矩陣單元。因?yàn)锳FE芯片Sdo輸入的時(shí)刻與在線調(diào)節(jié)AFE芯片Sen的時(shí)刻相關(guān)。將AFE芯片Sclk信號(hào)和AFE芯片Sen信號(hào)進(jìn)行適當(dāng)?shù)难訒r(shí)，使得延時(shí)后的AFE芯片Sclk信號(hào)的下降沿對(duì)準(zhǔn)AFE芯片Sdo管腳數(shù)據(jù)的中間，使得延時(shí)后的AFE芯片Sen信號(hào)低電平時(shí)為Sdo管腳數(shù)據(jù)的輸出有效時(shí)段。根據(jù)Sen使能啟動(dòng)時(shí)刻，對(duì)主時(shí)鐘進(jìn)行計(jì)數(shù)，計(jì)數(shù)值即為信號(hào)延時(shí)個(gè)數(shù)。AFE芯片Sdo輸入串行數(shù)據(jù)，經(jīng)過(guò)2級(jí)D觸發(fā)器進(jìn)行數(shù)據(jù)雙采樣，消除數(shù)據(jù)亞穩(wěn)態(tài)后輸入到數(shù)據(jù)鎖存及串并轉(zhuǎn)換單元，在延時(shí)后的AFE芯片Sen信號(hào)為0(數(shù)據(jù)有效)時(shí)，在延時(shí)后的AFE芯片Sclk信號(hào)下降沿時(shí)刻，將兩級(jí)延時(shí)的AFE芯片Sdo數(shù)據(jù)進(jìn)行鎖存，并進(jìn)行串并轉(zhuǎn)換，輸出8bit并行數(shù)據(jù)并進(jìn)行數(shù)據(jù)外部存儲(chǔ)。本發(fā)明說(shuō)明書中未作詳細(xì)描述的內(nèi)容屬本領(lǐng)域技術(shù)人員的公知技術(shù)。
權(quán)利要求
1.一種模擬前端芯片的在線調(diào)節(jié)控制器，其特征在于包括串并轉(zhuǎn)換模塊、格式轉(zhuǎn)換及扇出模塊、接收讀出寄存器數(shù)據(jù)模塊，其中串并轉(zhuǎn)換模塊對(duì)外部輸入的串口數(shù)據(jù)進(jìn)行串并轉(zhuǎn)換，輸出并行數(shù)據(jù)及對(duì)應(yīng)的并行數(shù)據(jù)使能信號(hào)至格式轉(zhuǎn)換及扇出模塊；所述的串口數(shù)據(jù)包括模擬前端AFE芯片的寄存器數(shù)據(jù)；格式轉(zhuǎn)換及扇出模塊根據(jù)輸入的并行數(shù)據(jù)和對(duì)應(yīng)的并行數(shù)據(jù)使能信號(hào)以及工作主時(shí)鐘，輸出滿足AFE芯片要求的三線串口時(shí)序信號(hào)，所述的三線串口時(shí)序信號(hào)分別為在線調(diào)節(jié)AFE芯片Sclk信號(hào)，在線調(diào)節(jié)AFE芯片Sdata信號(hào)以及在線調(diào)節(jié)AFE芯片Sen信號(hào)； 接收讀出寄存器數(shù)據(jù)模塊接收AFE芯片SDO管腳輸入的數(shù)據(jù)，根據(jù)格式轉(zhuǎn)換及扇出模塊輸出的在線調(diào)節(jié)AFE芯片Sclk信號(hào)、在線調(diào)節(jié)AFE芯片Sen信號(hào)，將AFE芯片的寄存器狀態(tài)做串并轉(zhuǎn)換后輸出到固定的存儲(chǔ)器中，進(jìn)行數(shù)據(jù)存儲(chǔ)；所述的格式轉(zhuǎn)換及扇出模塊包括分頻計(jì)數(shù)器單元、分頻數(shù)據(jù)產(chǎn)生及計(jì)數(shù)器信號(hào)邏輯矩陣單元、三線控制Sclk產(chǎn)生矩陣單元、串行數(shù)據(jù)計(jì)數(shù)器單元、串碼使能矩陣單元、并行數(shù)據(jù)鎖存單元以及并串轉(zhuǎn)換單元，其中分頻計(jì)數(shù)器單元對(duì)工作主時(shí)鐘進(jìn)行可設(shè)定分頻值的計(jì)數(shù)，計(jì)數(shù)值從I至設(shè)定的分頻值循環(huán)，計(jì)數(shù)值送至分頻數(shù)據(jù)產(chǎn)生單元；分頻數(shù)據(jù)產(chǎn)生及計(jì)數(shù)器信號(hào)邏輯矩陣單元根據(jù)分頻計(jì)數(shù)器單元傳來(lái)的計(jì)數(shù)值產(chǎn)生占空比為1:1的分頻時(shí)鐘并送至三線控制Sclk產(chǎn)生矩陣單元；根據(jù)并行數(shù)據(jù)使能信號(hào)產(chǎn)生串行數(shù)據(jù)計(jì)數(shù)器單元的串行數(shù)據(jù)使能信號(hào)送至串行數(shù)據(jù)計(jì)數(shù)器單元，串行數(shù)據(jù)使能信號(hào)根據(jù)需處理的并行數(shù)據(jù)位數(shù)bit數(shù)，控制串行數(shù)據(jù)計(jì)數(shù)器單元的串行數(shù)據(jù)計(jì)數(shù)個(gè)數(shù)，所述的串行數(shù)據(jù)使能信號(hào)包含完整周期的串行數(shù)據(jù)計(jì)數(shù)器單元的全bit計(jì)數(shù)信號(hào)；串行數(shù)據(jù)計(jì)數(shù)器單元的串行數(shù)據(jù)使能信號(hào)有效啟始時(shí)刻延后并行數(shù)據(jù)使能信號(hào)一個(gè)主時(shí)鐘周期；三線控制Sclk產(chǎn)生矩陣單元接收輸入的分頻時(shí)鐘和在線調(diào)節(jié)AFE芯片Sen信號(hào)，當(dāng)在線調(diào)節(jié)AFE芯片Sen信號(hào)為使能無(wú)效時(shí)，將輸入的分頻時(shí)鐘反相后作為在線調(diào)節(jié)AFE芯片Sclk信號(hào)并輸出，當(dāng)在線調(diào)節(jié)AFE芯片Sen信號(hào)為使能有效時(shí)，將輸入的分頻時(shí)鐘作為在線調(diào)節(jié)AFE芯片Sclk信號(hào)并輸出；串行數(shù)據(jù)計(jì)數(shù)器單元當(dāng)輸入的串行數(shù)據(jù)使能信號(hào)有效時(shí)作為計(jì)數(shù)器開始計(jì)數(shù)時(shí)刻， 在計(jì)數(shù)值小于預(yù)設(shè)并行數(shù)據(jù)位數(shù)值8N+1并且在計(jì)數(shù)器計(jì)數(shù)信號(hào)有效時(shí)，進(jìn)行串行數(shù)據(jù)計(jì)數(shù)器計(jì)數(shù)，當(dāng)串行數(shù)據(jù)計(jì)數(shù)值達(dá)到預(yù)設(shè)并行數(shù)據(jù)位數(shù)值并且計(jì)數(shù)器計(jì)數(shù)信號(hào)保持有效時(shí)， 對(duì)計(jì)數(shù)值進(jìn)行清零后重新計(jì)數(shù)，計(jì)數(shù)值送至串碼使能矩陣單元，N為正整數(shù)；串碼使能矩陣單元當(dāng)輸入的分頻數(shù)據(jù)產(chǎn)生及計(jì)數(shù)器信號(hào)邏輯矩陣單元的串行數(shù)據(jù)使能信號(hào)有效，同時(shí)在串行數(shù)據(jù)計(jì)數(shù)器單元輸出的計(jì)數(shù)數(shù)值小于預(yù)設(shè)值8N+1并且大于O時(shí)， 設(shè)置在線調(diào)節(jié)AFE芯片Sen信號(hào)為有效；在串行數(shù)據(jù)計(jì)數(shù)器單元輸出的計(jì)數(shù)數(shù)值等于O或者大于預(yù)設(shè)值8N+1時(shí)，設(shè)置在線調(diào)節(jié)AFE芯片Sen信號(hào)無(wú)效；在分頻數(shù)據(jù)產(chǎn)生及計(jì)數(shù)器信號(hào)邏輯矩陣單元的串行數(shù)據(jù)使能信號(hào)無(wú)效時(shí)，設(shè)置在線調(diào)節(jié)AFE芯片Sen信號(hào)保持當(dāng)前狀態(tài)；并行數(shù)據(jù)鎖存單元在輸入的并行數(shù)據(jù)使能為有效時(shí)，根據(jù)工作主時(shí)鐘將輸入的并行數(shù)據(jù)進(jìn)行鎖存后送至并串轉(zhuǎn)換單元；并串轉(zhuǎn)換單元在并行數(shù)據(jù)使能有效時(shí)，將SNbit并行數(shù)據(jù)在主時(shí)鐘同步下，進(jìn)行鎖存，在并行數(shù)據(jù)使能無(wú)效時(shí)，保持當(dāng)前鎖存數(shù)據(jù)；當(dāng)在線調(diào)節(jié)AFE芯片Sen信號(hào)有效時(shí)，分別將鎖存的并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)后按從高到低的順序作為在線調(diào)節(jié)AFE芯片Sdata信號(hào)輸出。
2.根據(jù)權(quán)利要求1所述的一種模擬前端芯片的在線調(diào)節(jié)控制器，其特征在于所述的串并轉(zhuǎn)換模塊包括三個(gè)D觸發(fā)器、判斷串口數(shù)據(jù)開始單元、波特率計(jì)數(shù)器單元、有效數(shù)據(jù)標(biāo)志產(chǎn)生單元、串并轉(zhuǎn)換單元、使能計(jì)數(shù)器單元、數(shù)據(jù)拼接及同步單元，其中第一 D觸發(fā)器對(duì)外部輸入的串口數(shù)據(jù)進(jìn)行延時(shí)得到一級(jí)延時(shí)后的串口數(shù)據(jù)，并將一級(jí)延時(shí)后的串口數(shù)據(jù)同時(shí)送入第二 D觸發(fā)器和判斷串口數(shù)據(jù)開始單元；第二 D觸發(fā)器對(duì)一級(jí)延時(shí)后的串口數(shù)據(jù)再次進(jìn)行延時(shí)得到二級(jí)延時(shí)后的串口數(shù)據(jù)， 并將二級(jí)延時(shí)后的串口數(shù)據(jù)同時(shí)送入判斷串口數(shù)據(jù)開始單元、波特率計(jì)數(shù)器單元、有效數(shù)據(jù)標(biāo)志產(chǎn)生單元、串并轉(zhuǎn)換單元；判斷串口數(shù)據(jù)開始單元對(duì)輸入的串口數(shù)據(jù)進(jìn)行數(shù)據(jù)起始判斷，當(dāng)一級(jí)延時(shí)后的串口數(shù)據(jù)為O并且二級(jí)延時(shí)后的串口數(shù)據(jù)為I時(shí)，輸出數(shù)據(jù)使能信號(hào)至波特率計(jì)數(shù)器單元；當(dāng)波特率計(jì)數(shù)器單元的計(jì)數(shù)值計(jì)數(shù)到一幀串行數(shù)據(jù)結(jié)束時(shí)，停止輸出數(shù)據(jù)使能信號(hào)；波特率計(jì)數(shù)器單元當(dāng)二級(jí)延時(shí)后的串口數(shù)據(jù)為O并且判斷串口數(shù)據(jù)開始單元輸出的數(shù)據(jù)使能信號(hào)有效時(shí)，或者當(dāng)有效數(shù)據(jù)標(biāo)志產(chǎn)生單元輸出的有效數(shù)據(jù)使能信號(hào)有效并且判斷串口數(shù)據(jù)開始單元輸出的數(shù)據(jù)使能信號(hào)有效時(shí)，對(duì)工作主時(shí)鐘進(jìn)行計(jì)數(shù)并將計(jì)數(shù)值同時(shí)送至判斷串口數(shù)據(jù)開始單元、有效數(shù)據(jù)標(biāo)志產(chǎn)生單元、串并轉(zhuǎn)換單元；當(dāng)判斷串口數(shù)據(jù)開始單元輸出的數(shù)據(jù)使能信號(hào)無(wú)效時(shí)，進(jìn)行計(jì)數(shù)值的清零；有效數(shù)據(jù)標(biāo)志產(chǎn)生單元當(dāng)二級(jí)延時(shí)后的串口數(shù)據(jù)為O并且波特率計(jì)數(shù)器單元輸入的計(jì)數(shù)值在一幀串行數(shù)據(jù)的第一位數(shù)據(jù)周期中間時(shí)刻時(shí)，輸出有效數(shù)據(jù)使能信號(hào)并同時(shí)送至波特率計(jì)數(shù)器單元、第三D觸發(fā)器、使能計(jì)數(shù)器單元；當(dāng)波特率計(jì)數(shù)器單元輸入的計(jì)數(shù)值在同一幀串行數(shù)據(jù)的最后一位數(shù)據(jù)周期中間時(shí)刻時(shí)，停止輸出有效數(shù)據(jù)使能信號(hào)；第三D觸發(fā)器對(duì)輸入的有效數(shù)據(jù)使能信號(hào)進(jìn)行延時(shí)得到一級(jí)延時(shí)后的有效數(shù)據(jù)使能信號(hào)，并將一級(jí)延時(shí)后的有效數(shù)據(jù)使能信號(hào)同時(shí)送入使能計(jì)數(shù)器單元、串并轉(zhuǎn)換單元； 串并轉(zhuǎn)換單元根據(jù)波特率計(jì)數(shù)器單元輸入的計(jì)數(shù)值，在一幀串行數(shù)據(jù)的除第一位和最后一位數(shù)據(jù)外的每位數(shù)據(jù)的數(shù)據(jù)周期的中間時(shí)刻分別將對(duì)應(yīng)的經(jīng)二級(jí)延時(shí)后的串口數(shù)據(jù)打入第一并行數(shù)據(jù)寄存器，第一并行數(shù)據(jù)寄存器中的數(shù)據(jù)送入數(shù)據(jù)拼接及同步單元；第一并行數(shù)據(jù)寄存器在有效數(shù)據(jù)使能信號(hào)有效且一級(jí)延時(shí)后的有效數(shù)據(jù)使能信號(hào)無(wú)效時(shí)進(jìn)行清零操作；使能計(jì)數(shù)器單元當(dāng)有效數(shù)據(jù)使能信號(hào)無(wú)效且一級(jí)延時(shí)后的有效數(shù)據(jù)使能信號(hào)有效時(shí)，產(chǎn)生一幀串行數(shù)據(jù)結(jié)束標(biāo)識(shí)信號(hào)，對(duì)一幀串行數(shù)據(jù)結(jié)束標(biāo)識(shí)信號(hào)進(jìn)行計(jì)數(shù)，當(dāng)計(jì)數(shù)值到達(dá)設(shè)定的閾值N時(shí)，產(chǎn)生數(shù)據(jù)拼接使能信號(hào)，將數(shù)據(jù)拼接使能信號(hào)及計(jì)數(shù)值送至數(shù)據(jù)拼接及同步單元后對(duì)計(jì)數(shù)值進(jìn)行清零；數(shù)據(jù)拼接及同步單元內(nèi)部設(shè)置一個(gè)SNbit數(shù)據(jù)計(jì)數(shù)器產(chǎn)生SNbit并行數(shù)據(jù)使能信號(hào)； 將輸入的并行數(shù)據(jù)輸入到第二并行數(shù)據(jù)寄存器的一個(gè)地址單元中，第二并行數(shù)據(jù)寄存器的數(shù)據(jù)位數(shù)等于N倍的第一并行數(shù)據(jù)寄存器的位數(shù)；當(dāng)使能計(jì)數(shù)器單元輸出的數(shù)據(jù)拼接使能信號(hào)無(wú)效時(shí)，兩個(gè)數(shù)據(jù)寄存器中保持當(dāng)前數(shù)據(jù)值不變；當(dāng)使能計(jì)數(shù)器單元輸出的數(shù)據(jù)拼接使能信號(hào)有效時(shí)，將拼接好的SNbit數(shù)據(jù)進(jìn)行鎖存，將SNbit數(shù)據(jù)計(jì)數(shù)器進(jìn)行復(fù)位，在數(shù)據(jù)拼接使能信號(hào)無(wú)效時(shí)，對(duì)SNbit數(shù)據(jù)計(jì)數(shù)器進(jìn)行計(jì)數(shù)，在SNbit數(shù)據(jù)計(jì)數(shù)器計(jì)數(shù)為一個(gè)串口數(shù)據(jù)周期值范圍內(nèi)時(shí)，產(chǎn)生SNbit并行數(shù)據(jù)使能信號(hào)并設(shè)置為使能有效，在SNbit數(shù)據(jù)計(jì)數(shù)器計(jì)數(shù)為一個(gè)串口數(shù)據(jù)周期值范圍之外時(shí)設(shè)置SNbit并行數(shù)據(jù)使能信號(hào)使能無(wú)效；在 8Nbit并行數(shù)據(jù)使能有效時(shí)，經(jīng)過(guò)工作主時(shí)鐘同步，將8Nbit并行數(shù)據(jù)輸出，對(duì)8Nbit并行數(shù)據(jù)使能信號(hào)也經(jīng)工作主時(shí)鐘同步，輸出最終的SNbit并行數(shù)據(jù)使能信號(hào)。
3.根據(jù)權(quán)利要求1或2所述的一種模擬前端芯片的在線調(diào)節(jié)控制器，其特征在于所述的接收讀出寄存器數(shù)據(jù)模塊包括兩個(gè)D觸發(fā)器、數(shù)據(jù)鎖存及串并轉(zhuǎn)換單元、信號(hào)延時(shí)及邏輯矩陣單元，其中兩個(gè)D觸發(fā)器對(duì)AFE芯片SDO管腳輸入的數(shù)據(jù)進(jìn)行兩級(jí)延時(shí)后輸入到數(shù)據(jù)鎖存及串并轉(zhuǎn)換單兀；信號(hào)延時(shí)及邏輯矩陣單元將AFE芯片Sclk信號(hào)和AFE芯片Sen信號(hào)進(jìn)行適當(dāng)?shù)难訒r(shí)，使得延時(shí)后的AFE芯片Sclk信號(hào)的下降沿對(duì)準(zhǔn)AFE芯片Sdo管腳數(shù)據(jù)的中間，使得延時(shí)后的AFE芯片Sen信號(hào)低電平時(shí)為Sdo管腳數(shù)據(jù)的輸出有效時(shí)段；數(shù)據(jù)鎖存及串并轉(zhuǎn)換單元當(dāng)延時(shí)后的AFE芯片Sen信號(hào)有效時(shí)，在延時(shí)后的AFE芯片 Sclk信號(hào)下降沿時(shí)刻，將兩級(jí)延時(shí)后的AFE芯片Sdo管腳數(shù)據(jù)進(jìn)行鎖存并進(jìn)行串并轉(zhuǎn)換，將 AFE芯片的寄存器狀態(tài)做串并轉(zhuǎn)換后，輸出到固定的存儲(chǔ)器中，進(jìn)行數(shù)據(jù)存儲(chǔ)。
全文摘要
一種模擬前端芯片的在線調(diào)節(jié)控制器，包括串并轉(zhuǎn)換模塊、格式轉(zhuǎn)換及扇出模塊、接收讀出寄存器數(shù)據(jù)模塊。串并轉(zhuǎn)換模塊對(duì)外部輸入的串口數(shù)據(jù)進(jìn)行串并轉(zhuǎn)換，輸出并行數(shù)據(jù)及對(duì)應(yīng)的并行數(shù)據(jù)使能信號(hào)至格式轉(zhuǎn)換及扇出模塊。格式轉(zhuǎn)換及扇出模塊根據(jù)輸入的并行數(shù)據(jù)和對(duì)應(yīng)的并行數(shù)據(jù)使能信號(hào)，輸出滿足AFE芯片要求的三線串口時(shí)序信號(hào)，即在線調(diào)節(jié)AFE芯片Sclk信號(hào)、在線調(diào)節(jié)AFE芯片Sdata信號(hào)以及在線調(diào)節(jié)AFE芯片Sen信號(hào)。接收讀出寄存器數(shù)據(jù)模塊接收AFE芯片SDO管腳輸入的數(shù)據(jù)，根據(jù)格式轉(zhuǎn)換及扇出模塊輸出的在線調(diào)節(jié)AFE芯片Sclk信號(hào)、在線調(diào)節(jié)AFE芯片Sen信號(hào)，將AFE芯片的寄存器狀態(tài)做串并轉(zhuǎn)換后輸出到固定的存儲(chǔ)器中。
文檔編號(hào)H03M1/12GK103036566SQ20121053175
公開日2013年4月10日 申請(qǐng)日期2012年12月6日 優(yōu)先權(quán)日2012年12月6日
發(fā)明者蘇蕾, 王鵬, 程蕓, 萬(wàn)旻, 包斌, 王蘊(yùn)龍, 劉苗, 李浩洋, 林悅, 方振強(qiáng) 申請(qǐng)人:北京空間機(jī)電研究所