基于pxi總線的多通道動(dòng)態(tài)信號(hào)采集卡的制作方法
【專利摘要】本實(shí)用新型提供一種基于PXI總線的多通道動(dòng)態(tài)信號(hào)采集卡，該采集卡由多路模擬信號(hào)調(diào)理、AD轉(zhuǎn)換、倍頻和鎖相環(huán)、DDS和AD時(shí)鐘分配、PCI接口、基準(zhǔn)源電路、FPGA、恒流源、TEDS智能傳感器接口等電路組成。該動(dòng)態(tài)信號(hào)采集卡能夠?yàn)闇y(cè)試測(cè)量用戶提供高精度的多通道模擬信號(hào)的同步采集功能。該采集卡不但可以直接進(jìn)行電量信號(hào)采集，還可以提供基于IEPE的加速度、麥克風(fēng)等非電量的采集功能，最大程度地滿足了聲音與振動(dòng)分析等領(lǐng)域的測(cè)試需要，同時(shí)為遵循IEEE1451.4的CLASS1標(biāo)準(zhǔn)的智能傳感器提供了TEDS支持。
【專利說(shuō)明】基于PXI總線的多通道動(dòng)態(tài)信號(hào)采集卡
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及多通道動(dòng)態(tài)信號(hào)采集卡，具體涉及一種基于PXI總線的多通道動(dòng)態(tài)信號(hào)采集卡，屬于虛擬儀器【技術(shù)領(lǐng)域】。
【背景技術(shù)】
[0002]目前，國(guó)外基于PXI總線的多通道動(dòng)態(tài)信號(hào)采集卡模擬通道數(shù)最大為8個(gè)，其最高采樣率為102.4kSa/s，不支持TEDS智能傳感器接口，上述技術(shù)參數(shù)難以適應(yīng)不斷提高的技術(shù)要求；國(guó)內(nèi)目前還無(wú)基于PXI總線的多通道動(dòng)態(tài)信號(hào)采集卡推出。

【發(fā)明內(nèi)容】

[0003]本實(shí)用新型的目的是提供一種基于PXI總線的多通道動(dòng)態(tài)信號(hào)采集卡，主要解決了現(xiàn)有技術(shù)采樣率和動(dòng)態(tài)范圍較低的問(wèn)題。
[0004]本實(shí)用新型提供的基于PXI總線的多通道動(dòng)態(tài)信號(hào)采集卡，在3U尺寸的PXI板卡上設(shè)置了多達(dá)8個(gè)獨(dú)立的信號(hào)調(diào)理和采集通道，最高采樣率為204.8kSa/s、支持TEDS智能傳感器接口的動(dòng)態(tài)信號(hào)采集。
[0005]本實(shí)用新型的具體技術(shù)解決方案如下:
[0006]該基于PXI總線的多通道動(dòng)態(tài)信號(hào)采集卡包括可編程邏輯控制器和擬信號(hào)調(diào)理電路，模擬信號(hào)調(diào)理電路分別與可編程邏輯控制器、基準(zhǔn)源電路、恒流源電路、AD時(shí)鐘分配電路和TEDS接口電路的一端連接連接；所述AD時(shí)鐘分配電路的另一端通過(guò)DDS電路與PXI接口電路連接；所述PXI接口電路還分別直接與可編程邏輯控制器連接，通過(guò)倍頻和鎖相環(huán)電路和可編程邏輯控制器連接；所述可編程邏輯控制器還與DDR電路和觸發(fā)功能模塊電路連接。
[0007]上述PXI接口電路由協(xié)議轉(zhuǎn)換器、PXI總線、PXI觸發(fā)總線和時(shí)鐘電路組成，協(xié)議轉(zhuǎn)換器、PXI觸發(fā)總線和時(shí)鐘電路的一端均與PXI總線連接，協(xié)議轉(zhuǎn)換器和PXI觸發(fā)總線的另一端與可編程邏輯控制器連接，時(shí)鐘電路的另一端與倍頻和鎖相環(huán)電路連接。
[0008]上述模擬信號(hào)調(diào)理電路包括多個(gè)獨(dú)立的的差分或偽差分單通道模擬信號(hào)調(diào)理電路，各通道具有I個(gè)獨(dú)立的24位Σ - Λ AD轉(zhuǎn)換器，各通道獨(dú)立并行采樣，采樣率通過(guò)DDS電路向下分頻。
[0009]上述基準(zhǔn)源電路包括依次連接的高穩(wěn)定度基準(zhǔn)源和用于增加驅(qū)動(dòng)能力的運(yùn)放。
[0010]上述恒流源電路為零溫度系數(shù)的恒流電路。
[0011]上述TEDS接口電路為典型的2線恒流供電傳感器，共用信號(hào)線。
[0012]上述倍頻電路和鎖相環(huán)電路由集成的壓控振蕩器和鎖相環(huán)芯片組成。
[0013]上述DDS電路是內(nèi)置10位數(shù)模轉(zhuǎn)換器和電壓比較器的DDS芯片。
[0014]本實(shí)用新型的優(yōu)點(diǎn)在于:
[0015]本實(shí)用新型提供的基于PXI總線的多通道動(dòng)態(tài)信號(hào)采集卡不但提供多達(dá)8個(gè)最高采樣率為204.8kSa/s模擬采集通道，同時(shí)還為每個(gè)通道提供兩線制的TEDS智能傳感器接口，可以便于用戶構(gòu)建動(dòng)態(tài)信號(hào)采集系統(tǒng)、有效降低系統(tǒng)成本，具有良好的工程實(shí)用價(jià)值。
[0016]具體地講，本實(shí)用新型具備如下特點(diǎn):
[0017]該基于PXI總線的多通道動(dòng)態(tài)信號(hào)采集卡采用高集成度芯片，在單塊3U的PXI板卡上設(shè)計(jì)了多達(dá)8個(gè)模擬通道，采用AD公司24位Σ - Λ AD轉(zhuǎn)換器，最高采樣率為204.8kSa/s，實(shí)現(xiàn)了多通道和高采樣率；采用DDS電路產(chǎn)生AD轉(zhuǎn)換器的采樣時(shí)鐘，采樣率步長(zhǎng)為36.38uS/s (微赫茲采樣)，使得采樣率設(shè)置靈活精細(xì)，同時(shí)，通道之間的同步性高，通道間的同步性主要是通過(guò)采樣時(shí)鐘的一致性和模擬通道的一致性來(lái)保證的。
[0018]采用多路復(fù)用器和程控增益儀表放大器PGA，提供差分和偽差分兩種輸入方式，便于用戶選擇；采用低噪聲模擬信號(hào)調(diào)理技術(shù)、程控增益、程控濾波以及多點(diǎn)校準(zhǔn)技術(shù)和Σ - Λ AD轉(zhuǎn)換器，采集卡動(dòng)態(tài)范圍達(dá)到IlOdB,采集的信號(hào)幅值從±30uV到± 10V，提高了動(dòng)態(tài)范圍。
[0019]提供基于IEPE的加速度、麥克風(fēng)等非電量的采集功能。采用單片集成的恒流源芯片，為基于IEPE的加速度、麥克風(fēng)等傳感器提供調(diào)理。為遵循IEEE1451.4的CLASSl標(biāo)準(zhǔn)的智能傳感器提供了 TEDS支持。
【專利附圖】

【附圖說(shuō)明】
[0020]圖1為多通道動(dòng)態(tài)信號(hào)采集卡原理圖；
[0021]圖2為單通道模擬信號(hào)調(diào)理電路圖；
[0022]圖3為基準(zhǔn)源電路圖；
[0023]圖4為恒流源電路圖；
[0024]圖5為倍頻和鎖相環(huán)電路圖；
[0025]圖6為T(mén)EDS接口電路圖；
[0026]圖7為DDS電路圖；
[0027]圖8為AD時(shí)鐘分配電路圖；
[0028]圖9為觸發(fā)功能模塊電路圖；
[0029]圖10為PCI接口電路圖；
[0030]圖11為DDR電路圖；
[0031]圖12為可編程邏輯控制器內(nèi)部功能模塊電路圖；
[0032]附圖明細(xì):2_模擬信號(hào)調(diào)理電路；3_基準(zhǔn)源電路；4_恒流源電路；5_倍頻和鎖相環(huán)電路；6-TEDS接口電路；7-DDS電路；8_AD時(shí)鐘分配電路；9_觸發(fā)功能模塊電路；10_PXI接口電路；11_DDR電路；13_可編程邏輯控制器。
【具體實(shí)施方式】
[0033]下面結(jié)合說(shuō)明書(shū)附圖，詳細(xì)說(shuō)明本實(shí)用新型的【具體實(shí)施方式】。
[0034]該采集卡從功能上可以劃分為模擬信號(hào)調(diào)理、AD轉(zhuǎn)換、倍頻和鎖相環(huán)、DDS和AD時(shí)鐘分配、PCI接口、基準(zhǔn)源電路、FPGA、恒流源、TEDS智能傳感器接口等電路。圖1為多通道動(dòng)態(tài)信號(hào)采集卡原理圖。
[0035]從傳感器輸入的模擬信號(hào)首先送入多路復(fù)用器進(jìn)行交流、直流、接地耦合選擇。多路復(fù)用器的輸出信號(hào)連接到精密程控增益運(yùn)放PGA，PGA將模擬信號(hào)調(diào)理到接近AD的最大輸入范圍，這樣可以保證信號(hào)具有最大的信噪比。PGA為單端信號(hào)輸出，而AD為差分輸入，這樣就必須增加一級(jí)精密的單端轉(zhuǎn)差分運(yùn)放。差分信號(hào)在進(jìn)到AD轉(zhuǎn)換器前，還必須對(duì)噪聲進(jìn)行模擬低通濾波處理，濾波后的信號(hào)最后再送到差分輸入的24位Σ-Λ轉(zhuǎn)換器AD7764進(jìn)行模數(shù)轉(zhuǎn)換。圖2為單通道模擬信號(hào)調(diào)理電路圖。
[0036]低溫漂、高穩(wěn)定度的AD電壓基準(zhǔn)是高精度數(shù)采系統(tǒng)的保證。本設(shè)計(jì)中使用了 AD公司ADR444作為所有AD轉(zhuǎn)換器的高穩(wěn)定度基準(zhǔn)源。ADR444溫漂典型值為lppm/°C，最大為3ppm/°C，噪聲為1.8uVp-p，輸出電壓為4.096V。4.096V基準(zhǔn)電壓再通過(guò)運(yùn)放AD706跟隨，增加驅(qū)動(dòng)能力后供8路AD轉(zhuǎn)換器使用。圖3為基準(zhǔn)源電路圖。
[0037]恒流源采用LM334芯片。LM334是NS公司生產(chǎn)的單片集成三端可調(diào)恒流源，使用時(shí)，只要外接2個(gè)電阻Rl、R2 (R2=10R1)和一個(gè)二極管IN457就可構(gòu)成零溫度系數(shù)的恒流源。選擇不同的Rl可使恒流值從I uA到IOmA連續(xù)可調(diào)。圖4為恒流源電路圖。
[0038]該采集卡的TEDS電路為典型的2線恒流供電傳感器，共用信號(hào)線。通過(guò)反轉(zhuǎn)信號(hào)線的極性，二極管允許順序訪問(wèn)放大器或TEDS存儲(chǔ)器。當(dāng)控制開(kāi)關(guān)處于“analog”位置時(shí)，采集板的恒流源電流通過(guò)信號(hào)線和上方的二極管為放大器供電。變送器輸出在信號(hào)線上表現(xiàn)為模擬電壓。當(dāng)控制開(kāi)關(guān)處于“digital”位置時(shí)，存儲(chǔ)器件由負(fù)邏輯電源通過(guò)下方的二極管供電。電路中給出了在TEDS存儲(chǔ)器芯片端子之間的下拉電阻(Rt)。該電阻用于釋放存儲(chǔ)器電路和引線電容的電荷，確保邏輯O電平滿足時(shí)隙要求。IEEE1451.4兼容傳感器通過(guò)模擬/數(shù)字開(kāi)關(guān)連接至TP4。TP2和TP6分別連接至FPGA的輸出(寫(xiě))和輸入(讀)端口，用來(lái)讀寫(xiě)智能傳感器的TEDS信息。圖6為T(mén)EDS接口電路圖。
[0039]壓控振蕩器VCXO產(chǎn)生40MHz的本地時(shí)鐘，利用PLL芯片把該時(shí)鐘與PXI總線上的IOM時(shí)鐘鎖定。40MHz時(shí)鐘供FPGA、PCI9054、DDR等功能電路使用。圖5為倍頻和鎖相環(huán)電路圖。
[0040]該采集卡的采樣率為IkS/s到204.8kS/s可調(diào)，為保證24位AD采樣率的準(zhǔn)確性和便于用戶設(shè)置，AD的采樣時(shí)鐘由板卡上的DDS電路產(chǎn)生或者從星型觸發(fā)線傳遞的時(shí)鐘來(lái)決定。DDS芯片內(nèi)置10位數(shù)模轉(zhuǎn)換器和電壓比較器，可以很容易的輸出所需頻率的方波。圖7為DDS電路圖。
[0041]為了增加驅(qū)動(dòng)能力，DDS的一路時(shí)鐘輸出再經(jīng)過(guò)低抖動(dòng)的時(shí)鐘緩沖器CDCLVC1110PW后變?yōu)槎嗦窌r(shí)鐘，供本板卡的AD轉(zhuǎn)換器使用或者路由到星型觸發(fā)線上供其它板卡的AD轉(zhuǎn)換器使用。圖8為AD時(shí)鐘分配電路圖。
[0042]觸發(fā)源分為軟件觸發(fā)、模擬通道觸發(fā)、外部數(shù)字觸發(fā)、星型觸發(fā)和PXI_TRIG[0..7]背板觸發(fā)。圖9為觸發(fā)功能模塊電路圖。
[0043]PCI9054實(shí)現(xiàn)PCI橋作用，將復(fù)雜的PCI協(xié)議轉(zhuǎn)換為一種相對(duì)簡(jiǎn)單的總線接口。圖10為PCI接口電路圖。
[0044]DDR部分電路選用MICRON公司的32M X16BIT芯片，圖11為DDR電路圖。
[0045]FPGA主要實(shí)現(xiàn)以下主要功能:
[0046]1、對(duì)PCI9054進(jìn)行控制，實(shí)現(xiàn)與PCI總線的通訊；
[0047]2、對(duì)DDR芯片進(jìn)行讀寫(xiě)控制，實(shí)現(xiàn)AD采集數(shù)據(jù)的緩存；
[0048]3、對(duì)各采集通道的觸發(fā)配置，控制多路AD同步采集；
[0049]4、對(duì)DDS芯片進(jìn)行控制，實(shí)現(xiàn)AD采樣頻率的產(chǎn)生和切換；[0050]5、支持智能傳感器TEDS接口，實(shí)現(xiàn)對(duì)傳感器TEDS的讀寫(xiě)操作；
[0051]6、支持3種數(shù)據(jù)采集模式:滯后觸發(fā)、超前觸發(fā)、連續(xù)觸發(fā)。
[0052]所用的FPGA 芯片為 SPARTAN-6 的 XC6SLX45-FG676，配置芯片為 XCF04S。
[0053]本設(shè)計(jì)中FPGA是整個(gè)采集系統(tǒng)的控制中心。FPGA內(nèi)部主要分為:采集控制模塊、時(shí)鐘復(fù)位模塊、本地總線接口模塊、模擬通道控制模塊、路由控制模塊、DDR控制模塊、DDS采樣時(shí)鐘控制模塊、模擬觸發(fā)控制模塊和TEDS控制模塊、EEPROM控制模塊等。圖12為FPGA內(nèi)部功能模塊電路圖。
【權(quán)利要求】
1.基于PXI總線的多通道動(dòng)態(tài)信號(hào)采集卡，包括可編程邏輯控制器，其特征在于:還包括模擬信號(hào)調(diào)理電路，所述模擬信號(hào)調(diào)理電路分別與可編程邏輯控制器、基準(zhǔn)源電路、恒流源電路、AD時(shí)鐘分配電路和TEDS接口電路的一端連接；所述AD時(shí)鐘分配電路的另一端通過(guò)DDS電路與PXI接口電路連接；所述PXI接口電路還分別直接與可編程邏輯控制器連接，通過(guò)倍頻和鎖相環(huán)電路和可編程邏輯控制器連接；所述可編程邏輯控制器還與DDR電路和觸發(fā)功能模塊電路連接。
2.根據(jù)權(quán)利要求1所述的基于PXI總線的多通道動(dòng)態(tài)信號(hào)采集卡，其特征在于:所述PXI接口電路由協(xié)議轉(zhuǎn)換器、PXI總線、PXI觸發(fā)總線和時(shí)鐘電路組成，協(xié)議轉(zhuǎn)換器、PXI觸發(fā)總線和時(shí)鐘電路的一端均與PXI總線連接，協(xié)議轉(zhuǎn)換器和PXI觸發(fā)總線的另一端與可編程邏輯控制器連接，時(shí)鐘電路的另一端與倍頻和鎖相環(huán)電路連接。
3.根據(jù)權(quán)利要求1或2所述的基于PXI總線的多通道動(dòng)態(tài)信號(hào)采集卡，其特征在于:所述模擬信號(hào)調(diào)理電路包括多個(gè)獨(dú)立的的差分或偽差分單通道模擬信號(hào)調(diào)理電路，各通道具有I個(gè)獨(dú)立的24位Σ-Λ AD轉(zhuǎn)換器，各通道獨(dú)立并行采樣，采樣率通過(guò)DDS電路向下分頻。
4.根據(jù)權(quán)利要求3所述的基于PXI總線的多通道動(dòng)態(tài)信號(hào)采集卡，其特征在于:所述基準(zhǔn)源電路包括依次連接的高穩(wěn)定度基準(zhǔn)源和用于增加驅(qū)動(dòng)能力的運(yùn)放。
5.根據(jù)權(quán)利要求3所述的基于PXI總線的多通道動(dòng)態(tài)信號(hào)采集卡，其特征在于:所述恒流源電路為零溫度系數(shù)的恒流源電路。
6.根據(jù)權(quán)利要求3所述的基于PXI總線的多通道動(dòng)態(tài)信號(hào)采集卡，其特征在于:所述TEDS接口電路為典型的2線恒流供電傳感器，共用信號(hào)線。
7.根據(jù)權(quán)利要求3所述的基于PXI總線的多通道動(dòng)態(tài)信號(hào)采集卡，其特征在于:所述倍頻和鎖相環(huán)電路由集成的壓控振蕩器和鎖相環(huán)芯片組成。
8.根據(jù)權(quán)利要求3所述的基于PXI總線的多通道動(dòng)態(tài)信號(hào)采集卡，其特征在于:所述DDS電路是內(nèi)置10位數(shù)模轉(zhuǎn)換器和電壓比較器的DDS芯片。
【文檔編號(hào)】G05B19/05GK203422642SQ201320312857
【公開(kāi)日】2014年2月5日 申請(qǐng)日期:2013年5月31日 優(yōu)先權(quán)日:2013年5月31日
【發(fā)明者】郭恩全, 嚴(yán)昭瑩, 倪旭東, 楊坤, 楊朋, 李光輝 申請(qǐng)人:陜西海泰電子有限責(zé)任公司