專利名稱：一種八通道高速模擬信號并行采集裝置的制作方法
一種八通道高速模擬信號并行采集裝置技術(shù)領(lǐng)域
本發(fā)明一種八通道高速模擬信號并行采集裝置屬于電子通信領(lǐng)域，特別涉及一種 帶有先進先出緩存多通道高速變化的模擬信號采集，并轉(zhuǎn)換成數(shù)字信號傳送給外部總線進 行處理的信號采集裝置。
背景技術(shù)：
在通信技術(shù)領(lǐng)域，數(shù)字信號傳輸穩(wěn)定、易于控制和處理，是當(dāng)前應(yīng)用最多的通信方 式。在實際應(yīng)用中，很多信號源為模擬信號，例如從傳感器感知的信號為連續(xù)變化的電壓或 電流信號，這些信號需要轉(zhuǎn)換成數(shù)字信號。對于一般的低速模擬信號，可以通過一個微控制 單元控制一個模擬/數(shù)字轉(zhuǎn)換器(以下簡稱A/D)來實現(xiàn)，但是當(dāng)所采集的模擬信號為多路 并且變化特別快時，很難保證所采集的模擬信號不失真。在申請?zhí)枮?00710140206，發(fā)明 人為蔡仁哲的發(fā)明專利“數(shù)字模擬轉(zhuǎn)換器及轉(zhuǎn)換方法”中，公告了一種數(shù)字模擬轉(zhuǎn)換器，是 基于單路的轉(zhuǎn)換方法而提出的，不能對多路模擬信號進行分時高速采集處理。在申請?zhí)枮?201010217051. 1的發(fā)明專利“雙MCU控制多通道高速模擬信號采集器”中，發(fā)明人邱鐵等提 出了一種多通道數(shù)字模擬轉(zhuǎn)換器，是基于雙MCU協(xié)同處理采集信號，不能同時滿足八路高 速模擬信號的采集要求。發(fā)明內(nèi)容
本發(fā)明要解決的技術(shù)難題是克服上述現(xiàn)有技術(shù)的缺陷，發(fā)明一種性能優(yōu)越的多通 道高速模擬信號并行采集裝置。如果用傳統(tǒng)的信號采集方法，采用單個處理器同時采集八 路高速變化的模擬信號，無法保證信號不失真；如果采用多個處理器，會造成資源浪費。而 本發(fā)明的一種八通道高速模擬信號并行采集裝置是采用現(xiàn)場可編程門陣列器件(以下簡 稱FPGA)作為八路高速擬信號的預(yù)處理單元，帶有八個先進先出緩存，配合算術(shù)邏輯單元 (以下簡稱ALU單元)進行八通道高速模擬信號的并行采集。采集速度快，能夠保證采集的 實時性，解決了八路高速模擬信號的并行采集問題，提高了裝置的性能。
本發(fā)明采用的技術(shù)方案是一種八通道高速模擬信號并行采集裝置，信號采集裝 置采用現(xiàn)場可編程門陣列器件作為八路高速擬信號的預(yù)處理單元，帶有八個先進先出緩 存，配合算術(shù)邏輯單元進行八通道高速模擬信號的并行采集；采集裝置內(nèi)置八個先進先出 FIFO緩存，其整體結(jié)構(gòu)由FPGA并行采集模塊I、第一 A/D轉(zhuǎn)換模塊II、第二 A/D轉(zhuǎn)換模塊 III、第三A/D轉(zhuǎn)換模塊IV、第四A/D轉(zhuǎn)換模塊V、第五A/D轉(zhuǎn)換模塊VI、第六A/D轉(zhuǎn)換模塊 VII、第七A/D轉(zhuǎn)換模塊VIII和第八A/D轉(zhuǎn)換模塊IX組成。FPGA并行采集模塊I由ALU單 元3、第一三態(tài)門4、第一 FIFO緩存5、第二三態(tài)門6、第二 FIFO緩存7、第三三態(tài)門8、第三 FIFO緩存9、第四三態(tài)門10、第四FIFO緩存11、第五三態(tài)門12、第五FIFO緩存13、第六三 態(tài)門14、第六FIFO緩存15、第七三態(tài)門16、第七FIFO緩存17、第八三態(tài)門18、第八FIFO緩 存19組成，其中每個FIFO緩存占有8個字節(jié)大小。
FPGA并行采集模塊I的中斷第0引腳INTO與第一 A/D轉(zhuǎn)換模塊II的A/D轉(zhuǎn)換中斷引腳INT相連，用于接收第一 A/D轉(zhuǎn)換模塊II的轉(zhuǎn)換完畢中斷請求；FPGA并行采集模塊 I的通用輸入輸出第0端口 PO與第一 A/D轉(zhuǎn)換模塊II的A/D轉(zhuǎn)換數(shù)據(jù)總線DB相連，用于 接收第一 A/D轉(zhuǎn)換模塊II的轉(zhuǎn)換結(jié)果數(shù)據(jù)；第一 A/D轉(zhuǎn)換模塊II的模擬信號輸入通道CH_ IN與第一模擬信號輸入端20的模擬信號輸入端接線引腳CH_C0N相連，作為第一路模擬號 的輸入端；FPGA并行采集模塊I的第一 FIFO緩存狀態(tài)引腳SFO與狀態(tài)總線接線端子2的 狀態(tài)總線接線端子第0引腳PINO相連，用于查詢第一 FIFO緩存5的狀態(tài)信息。
FPGA并行采集模塊I的中斷第1弓丨腳INTl與第二 A/D轉(zhuǎn)換模塊III的A/D轉(zhuǎn)換 中斷引腳INT相連，用于接收第二 A/D轉(zhuǎn)換模塊III的轉(zhuǎn)換完畢中斷請求；FPGA并行采集模 塊I的通用輸入輸出第1端口 Pl與第二 A/D轉(zhuǎn)換模塊III的A/D轉(zhuǎn)換數(shù)據(jù)總線DB相連， 用于接收第二 A/D轉(zhuǎn)換模塊III的轉(zhuǎn)換結(jié)果數(shù)據(jù)；第二 A/D轉(zhuǎn)換模塊III的模擬信號輸入 通道CH_IN與第二模擬信號輸入端21的模擬信號輸入端接線引腳CH_C0N相連，作為第二 路模擬號的輸入端。FPGA并行采集模塊I的第二 FIFO緩存狀態(tài)引腳SFl與狀態(tài)總線接線 端子2的狀態(tài)總線接線端子第1引腳Pim相連，用于查詢第二 FIFO緩存7的狀態(tài)信息。
FPGA并行采集模塊I的中斷第2引腳INT2與第三A/D轉(zhuǎn)換模塊IV的A/D轉(zhuǎn)換中 斷引腳INT相連，用于接收第三A/D轉(zhuǎn)換模塊IV的轉(zhuǎn)換完畢中斷請求；FPGA并行采集模塊 I的通用輸入輸出第2端口 P2與第三A/D轉(zhuǎn)換模塊IV的A/D轉(zhuǎn)換數(shù)據(jù)總線DB相連，用于 接收第三A/D轉(zhuǎn)換模塊IV的轉(zhuǎn)換結(jié)果數(shù)據(jù)；第三A/D轉(zhuǎn)換模塊IV的模擬信號輸入通道CH_ IN與第三模擬信號輸入端22的模擬信號輸入端接線引腳CH_C0N相連，作為第三路模擬號 的輸入端。FPGA并行采集模塊I的第三FIFO緩存狀態(tài)引腳SF2與狀態(tài)總線接線端子2的 狀態(tài)總線接線端子第2引腳PIN2相連，用于查詢第三FIFO緩存9的狀態(tài)信息。
FPGA并行采集模塊I的中斷第3引腳INT3與第四A/D轉(zhuǎn)換模塊V的A/D轉(zhuǎn)換中 斷引腳INT相連，用于接收第四A/D轉(zhuǎn)換模塊V的轉(zhuǎn)換完畢中斷請求；FPGA并行采集模塊I 的通用輸入輸出第3端口 P3與第四A/D轉(zhuǎn)換模塊V的A/D轉(zhuǎn)換數(shù)據(jù)總線DB相連，用于接 收第四A/D轉(zhuǎn)換模塊V的轉(zhuǎn)換結(jié)果數(shù)據(jù)；第四A/D轉(zhuǎn)換模塊V的模擬信號輸入通道CH_IN 與第四模擬信號輸入端23的模擬信號輸入端接線引腳CH_C0N相連，作為第四路模擬號的 輸入端。FPGA并行采集模塊I的第四FIFO緩存狀態(tài)引腳SF3與狀態(tài)總線接線端子2的狀 態(tài)總線接線端子第3引腳PIN3相連，用于查詢第四FIFO緩存11的狀態(tài)信息。
FPGA并行采集模塊I的中斷第4引腳INT4與第五A/D轉(zhuǎn)換模塊VI的A/D轉(zhuǎn)換中 斷引腳INT相連，用于接收第五A/D轉(zhuǎn)換模塊VI的轉(zhuǎn)換完畢中斷請求；FPGA并行采集模塊 I的通用輸入輸出第4端口 P4與第五A/D轉(zhuǎn)換模塊VI的A/D轉(zhuǎn)換數(shù)據(jù)總線DB相連，用于 接收第五A/D轉(zhuǎn)換模塊VI的轉(zhuǎn)換結(jié)果數(shù)據(jù)；第五A/D轉(zhuǎn)換模塊VI的模擬信號輸入通道CH_ IN與第五模擬信號輸入端M的模擬信號輸入端接線引腳CH_C0N相連，作為第五路模擬號 的輸入端。FPGA并行采集模塊I的第五FIFO緩存狀態(tài)引腳SF4與狀態(tài)總線接線端子2的 狀態(tài)總線接線端子第4引腳PIN4相連，用于查詢第五FIFO緩存13的狀態(tài)信息。
FPGA并行采集模塊I的中斷第5引腳INT5與第六A/D轉(zhuǎn)換模塊VII的A/D轉(zhuǎn)換 中斷引腳INT相連，用于接收第六A/D轉(zhuǎn)換模塊VII的轉(zhuǎn)換完畢中斷請求；FPGA并行采集模 塊I的通用輸入輸出第5端口 P5與第六A/D轉(zhuǎn)換模塊VII的A/D轉(zhuǎn)換數(shù)據(jù)總線DB相連， 用于接收第六A/D轉(zhuǎn)換模塊VII的轉(zhuǎn)換結(jié)果數(shù)據(jù)；第六A/D轉(zhuǎn)換模塊VII的模擬信號輸入 通道CH_IN與第六模擬信號輸入端25的模擬信號輸入端接線引腳CH_C0N相連，作為第六路模擬號的輸入端。FPGA并行采集模塊I的第六FIFO緩存狀態(tài)引腳SF5與狀態(tài)總線接線 端子2的狀態(tài)總線接線端子第5引腳PIN5相連，用于查詢第六FIFO緩存15的狀態(tài)信息。
FPGA并行采集模塊I的中斷第6引腳INT6與第七A/D轉(zhuǎn)換模塊VIII的A/D轉(zhuǎn)換 中斷引腳INT相連，用于接收第七A/D轉(zhuǎn)換模塊VIII的轉(zhuǎn)換完畢中斷請求；FPGA并行采集 模塊I的通用輸入輸出第6端口 P6與第七A/D轉(zhuǎn)換模塊VIII的A/D轉(zhuǎn)換數(shù)據(jù)總線DB相 連，用于接收第七A/D轉(zhuǎn)換模塊VIII的轉(zhuǎn)換結(jié)果數(shù)據(jù)；第七A/D轉(zhuǎn)換模塊VIII的模擬信號 輸入通道CH_IN與第七模擬信號輸入端沈的模擬信號輸入端接線引腳CH_C0N相連，作為 第七路模擬號的輸入端。FPGA并行采集模塊I的第七FIFO緩存狀態(tài)引腳SF6與狀態(tài)總線 接線端子2的狀態(tài)總線接線端子第6引腳PIN6相連，用于查詢第七FIFO緩存17的狀態(tài)信 肩、ο
FPGA并行采集模塊I的中斷第7引腳INT7與第八A/D轉(zhuǎn)換模塊IX的A/D轉(zhuǎn)換中 斷引腳INT相連，用于接收第八A/D轉(zhuǎn)換模塊IX的轉(zhuǎn)換完畢中斷請求；FPGA并行采集模塊 I的通用輸入輸出第7端口 P7與第八A/D轉(zhuǎn)換模塊IX的A/D轉(zhuǎn)換數(shù)據(jù)總線DB相連，用于 接收第八A/D轉(zhuǎn)換模塊IX的轉(zhuǎn)換結(jié)果數(shù)據(jù)；第八A/D轉(zhuǎn)換模塊IX的模擬信號輸入通道CH_ IN與第八模擬信號輸入端27的模擬信號輸入端接線引腳CH_C0N相連，作為第八路模擬號 的輸入端。FPGA并行采集模塊I的第八FIFO緩存狀態(tài)引腳SF7與狀態(tài)總線接線端子2的 狀態(tài)總線接線端子第7引腳PIN7相連，用于查詢第八FIFO緩存19的狀態(tài)信息。
在FPGA并行采集模塊I中，通用輸入輸出第0端口 PO與第一 FIFO緩存5相連， 第一 FIFO緩存5通過第一三態(tài)門4連接到內(nèi)部總線觀，第一三態(tài)門4由ALU單元3的片選 信號第0控制端CSO控制，第一 FIFO緩存5是否為空由第一 FIFO緩存狀態(tài)引腳SFO進行 標(biāo)識，中斷第0弓丨腳INTO作為ALU單元3的輸入信號；
通用輸入輸出第1端口 Pl與第二 FIFO緩存7相連，第二 FIFO緩存7通過第二三 態(tài)門6連接到內(nèi)部總線觀，第二三態(tài)門6由ALU單元3的片選信號第1控制端CSl控制，第 二 FIFO緩存7是否為空由第二 FIFO緩存狀態(tài)引腳SFl進行標(biāo)識，中斷第1引腳INTl作為 ALU單元3的輸入信號；
通用輸入輸出第2端口 P2與第三FIFO緩存9相連，第三FIFO緩存9通過第三三 態(tài)門8連接到內(nèi)部總線觀，第三三態(tài)門8由ALU單元3的片選信號第2控制端CS2控制，第 三FIFO緩存9是否為空由第三FIFO緩存狀態(tài)引腳SF2進行標(biāo)識，中斷第2引腳INT2作為 ALU單元3的輸入信號；
通用輸入輸出第3端口 P3與第四FIFO緩存11相連，第四FIFO緩存11通過第 四三態(tài)門10連接到內(nèi)部總線28，第四三態(tài)門10由ALU單元3的片選信號第3控制端CS3 控制，第四FIFO緩存11是否為空由第四FIFO緩存狀態(tài)引腳SF3進行標(biāo)識，中斷第3引腳 INT3作為ALU單元3的輸入信號；
通用輸入輸出第4端口 P4與第五FIFO緩存13相連，第五FIFO緩存13通過第 五三態(tài)門12連接到內(nèi)部總線28，第五三態(tài)門12由ALU單元3的片選信號第4控制端CS4 控制，第五FIFO緩存13是否為空由第五FIFO緩存狀態(tài)引腳SF4進行標(biāo)識，中斷第4引腳 INT4作為ALU單元3輸入信號；
通用輸入輸出第5端口 P5與第六FIFO緩存15相連，第六FIFO緩存15通過第 六三態(tài)門14連接到內(nèi)部總線觀，第六三態(tài)門14由ALU單元3的片選信號第5控制端CS5控制，第六FIFO緩存15是否為空由第六FIFO緩存狀態(tài)引腳SF5進行標(biāo)識，中斷第5引腳 INT5作為ALU單元3的輸入信號；
通用輸入輸出第6端口 P6與第七FIFO緩存17相連，第七FIFO緩存17通過第 七三態(tài)門16連接到內(nèi)部總線觀，第七三態(tài)門16由ALU單元3的片選信號第6控制端CS6 控制，第七FIFO緩存17是否為空由第七FIFO緩存狀態(tài)引腳SF6進行標(biāo)識，中斷第6引腳 INT6作為ALU單元3的輸入信號；
通用輸入輸出第7端口 P7與第八FIFO緩存19相連，第八FIFO緩存19通過第 八三態(tài)門18連接到內(nèi)部總線觀，第八三態(tài)門18由ALU單元3的片選信號第7控制端CS7 控制，第八FIFO緩存19是否為空由第八FIFO緩存狀態(tài)引腳SF7進行標(biāo)識，中斷第7引腳 INT7作為ALU單元3的輸入信號；
外部總線接口 1與的內(nèi)部總線28的外部總線端口 DB_EXP連接，可以進行數(shù)據(jù)輸 入與輸出。
本發(fā)明的效果是采用FPGA設(shè)計八通道帶有先進先出緩存的高速模擬信號并行采 集裝置，結(jié)構(gòu)新穎，采集信號響應(yīng)快，各個通道可以同時進行采集，在時間上無需等待，實時 性好；總線接口靈活方便，易與控制和擴展；具有良好的可維護，較好的經(jīng)濟性，制造方便， 成本低；相對傳統(tǒng)多MCU采集方式，功耗低。


圖1為一種八通道高速模擬信號并行采集裝置的總體結(jié)構(gòu)圖，圖2為FPGA并行采 集模塊內(nèi)部結(jié)構(gòu)圖。
其中，I-FPGA并行采集模塊，II-第一 A/D轉(zhuǎn)換模塊，III-第二 A/D轉(zhuǎn)換模塊， IV"第三A/D轉(zhuǎn)換模塊，V-第四A/D轉(zhuǎn)換模塊，VI-第五A/D轉(zhuǎn)換模塊，VII-第六A/D轉(zhuǎn)換 模塊，VIII-第七A/D轉(zhuǎn)換模塊，IX-第八A/D轉(zhuǎn)換模塊；1-外部總線接口，2-狀態(tài)總線接 線端子，3-ALU單元，4-第一三態(tài)門，5-第一 FIFO狀態(tài)緩存，6-第二三態(tài)門，7-第二 FIFO 緩存，8-第三三態(tài)門，9-第三FIFO緩存，10-第四三態(tài)門，11-第四FIFO緩存，12-第五三 態(tài)門，13-第五FIFO緩存，14-第六三態(tài)門，15-第六FIFO緩存，16-第七三態(tài)門，17-第七 FIFO緩存，18-第八三態(tài)門，19-第八FIFO緩存，20-第一模擬信號輸入端，21-第二模擬信 號輸入端，22-第三模擬信號輸入端，23-第四模擬信號輸入端，24-第五模擬信號輸入端， 25-第六模擬信號輸入端，26-第七模擬信號輸入端，27-第八模擬信號輸入端，28-內(nèi)部總 線；DB EXP-外部總線端口，INTO-中斷第0引腳，INTl-中斷第1引腳，INT2-中斷第2引 腳，INT3-中斷第3引腳，INT4-中斷第4引腳，INT5-中斷第5引腳，INT6-中斷第6引腳， INT7-中斷第7引腳，PO-通用輸入輸出第0端口，Pl-通用輸入輸出第1端口，P2-通用輸 入輸出第2端口，P3-通用輸入輸出第3端口，P4-通用輸入輸出第4端口，P5-通用輸入輸 出第5端口，P6-通用輸入輸出第6端口，P7-通用輸入輸出第7端口，INT-A/D轉(zhuǎn)換中斷引 腳，DB-A/D轉(zhuǎn)換模塊數(shù)據(jù)總線，CH_IN-模擬信號輸入通道，CH_C0N_模擬信號輸入端接線 引腳，SFO-第-FIFO緩存狀態(tài)引腳，SFl-第二 FIFO緩存狀態(tài)引腳，SF2-第三FIFO緩存狀 態(tài)引腳，SF3-第四FIFO緩存狀態(tài)引腳，SF4-第五FIFO緩存狀態(tài)引腳，SF5-第六FIFO緩存 狀態(tài)引腳，SF6-第七FIFO緩存狀態(tài)引腳，SF7-第八FIFO緩存狀態(tài)引腳，PINO-狀態(tài)總線接 線端子第0引腳，PINl-狀態(tài)總線接線端子第1引腳，PIN2-狀態(tài)總線接線端子第2引腳，PIN3-狀態(tài)總線接線端子第3引腳，PIN4-狀態(tài)總線接線端子第4引腳，PIN5-狀態(tài)總線接 線端子第5引腳，PIN6-狀態(tài)總線接線端子第6引腳，PIN7-狀態(tài)總線接線端子第7引腳。 CSO-片選信號第0控制端，CSl-片選信號第1控制端，CS2-片選信號第2控制端，CS3-片 選信號第3控制端，CS4-片選信號第4控制端，CS5-片選信號第5控制端，CS6-片選信號 第6控制端，CS7-片選信號第7控制端。
具體實施方式
下面結(jié)合說明書附圖和技術(shù)方案詳細說明本發(fā)明的
具體實施例方式
一種八通道高速模擬信號并行采集裝置的總體結(jié)構(gòu)圖，電路模塊組成和連接關(guān) 系，如說明書附圖1所示，F(xiàn)PGA并行采集模塊內(nèi)部結(jié)構(gòu)如圖2所示。本發(fā)明可以同時采集 八路模擬信號，并且此八路信號都可以獨立進行，因此本實施例以第一 A/D轉(zhuǎn)換模塊II采 集過程為例，詳細說明本發(fā)明的實施方式。
模擬信號從第一模擬信號輸入端20的模擬信號輸入端接線引腳CH_C0N輸入，由 經(jīng)由模擬信號輸入通道CH_IN進入第一 A/D轉(zhuǎn)換模塊II。第一 A/D轉(zhuǎn)換模塊II對模擬信 號進行采樣轉(zhuǎn)換，轉(zhuǎn)換完畢后存入第一 FIFO緩存5，并由A/D轉(zhuǎn)換中斷引腳INT申請中斷。 此時，F(xiàn)PGA并行采集模塊I的中斷第0引腳INTO收到中斷請求后，由ALU單元3進行處理。 首先ALU單元3將第一 FIFO緩存狀態(tài)弓I腳SFO置為1，其真值表如下表所示，指示第一 FIFO 緩存5的數(shù)據(jù)進入內(nèi)部總線觀；接下來ALU單元3的片選信號第0控制端CSO控制第一三 態(tài)門4處于開啟狀態(tài)，使第一 A/D轉(zhuǎn)換模塊II連接到內(nèi)部總線觀，保證數(shù)據(jù)進行傳輸，將數(shù) 據(jù)送到外部總線接口 1，從而完成一次數(shù)據(jù)采集和傳輸。如果第一 A/D轉(zhuǎn)換模塊II對模擬 信號進行采樣轉(zhuǎn)換并存入第一 FIFO緩存5后，在第一 FIFO緩存5中的數(shù)據(jù)沒有被及時取 走，由于第一 FIFO緩存5具有8個字節(jié)的緩存，可以暫時緩存數(shù)據(jù)。其余七路模擬信號的 采集同第一 A/D轉(zhuǎn)換模塊II的采集方式。
權(quán)利要求
1. 一種八通道高速模擬信號并行采集裝置，其特征是，信號采集裝置采用現(xiàn)場可編程 門陣列器件作為八路高速擬信號的預(yù)處理單元，帶有八個先進先出緩存，配合算術(shù)邏輯單 元進行八通道高速模擬信號的并行采集；采集裝置內(nèi)置八個先進先出FIFO緩存，其整體結(jié) 構(gòu)由FPGA并行采集模塊(I)、第一 A/D轉(zhuǎn)換模塊(II)、第二 A/D轉(zhuǎn)換模塊(III)、第三A/D 轉(zhuǎn)換模塊(IV)、第四A/D轉(zhuǎn)換模塊(V)、第五A/D轉(zhuǎn)換模塊(VI)、第六A/D轉(zhuǎn)換模塊(VII)、 第七A/D轉(zhuǎn)換模塊(VIII)和第八A/D轉(zhuǎn)換模塊(IX)組成；FPGA并行采集模塊(I)由ALU 單元(3)、第一三態(tài)門、第一 FIFO緩存(5)、第二三態(tài)門(6)、第二 FIFO緩存(7)、第三三 態(tài)門(8)、第三FIFO緩存(9)、第四三態(tài)門(10)、第四FIFO緩存(11)、第五三態(tài)門(12)、第 五FIFO緩存(13)、第六三態(tài)門(14)、第六FIFO緩存(15)、第七三態(tài)門(16)、第七FIFO緩 存(17)、第八三態(tài)門(18)、第八FIFO緩存(19)組成，其中每個FIFO緩存占有8個字節(jié)大FPGA并行采集模塊⑴的中斷第0引腳INTO與第一 A/D轉(zhuǎn)換模塊(II)的A/D轉(zhuǎn)換中 斷引腳INT相連，用于接收第一 A/D轉(zhuǎn)換模塊(II)的轉(zhuǎn)換完畢中斷請求；FPGA并行采集模 塊(I)的通用輸入輸出第0端口 PO與第一 A/D轉(zhuǎn)換模塊(II)的A/D轉(zhuǎn)換數(shù)據(jù)總線DB相 連，用于接收第一 A/D轉(zhuǎn)換模塊(II)的轉(zhuǎn)換結(jié)果數(shù)據(jù)；第一 A/D轉(zhuǎn)換模塊(II)的模擬信號 輸入通道CH_IN與第一模擬信號輸入端00)的模擬信號輸入端接線引腳CH_C0N相連，作 為第一路模擬號的輸入端；FPGA并行采集模塊(I)的用于查詢第一 FIFO緩存(5)的狀態(tài) 信息的第一 FIFO緩存狀態(tài)引腳SFO與狀態(tài)總線接線端子O)的狀態(tài)總線接線端子第0引 腳PINO相連；FPGA并行采集模塊⑴的中斷第1引腳(INTl)與第二 A/D轉(zhuǎn)換模塊(III)的A/D轉(zhuǎn) 換中斷引腳(INT)相連，用于接收第二 A/D轉(zhuǎn)換模塊(III)的轉(zhuǎn)換完畢中斷請求；FPGA并 行采集模塊(I)的通用輸入輸出第1端口 Pl與第二 A/D轉(zhuǎn)換模塊III的A/D轉(zhuǎn)換數(shù)據(jù)總 線DB相連，用于接收第二 A/D轉(zhuǎn)換模塊(III)的轉(zhuǎn)換結(jié)果數(shù)據(jù)；第二 A/D轉(zhuǎn)換模塊III的 模擬信號輸入通道CH_IN與第二模擬信號輸入端的模擬信號輸入端接線引腳CH_C0N 相連，作為第二路模擬號的輸入端；FPGA并行采集模塊(I)的用于查詢第二 FIFO緩存(7) 的狀態(tài)信息的第二 FIFO緩存狀態(tài)引腳SFl與狀態(tài)總線接線端子O)的狀態(tài)總線接線端子 第1引腳Pim相連；FPGA并行采集模塊(I)的中斷第2引腳INT2與第三A/D轉(zhuǎn)換模塊(IV)的A/D轉(zhuǎn)換中 斷引腳INT相連，用于接收第三A/D轉(zhuǎn)換模塊(IV)的轉(zhuǎn)換完畢中斷請求；FPGA并行采集模 塊(I)的通用輸入輸出第2端口 P2與第三A/D轉(zhuǎn)換模塊(IV)的A/D轉(zhuǎn)換數(shù)據(jù)總線DB相 連，用于接收第三A/D轉(zhuǎn)換模塊(IV)的轉(zhuǎn)換結(jié)果數(shù)據(jù)；第三A/D轉(zhuǎn)換模塊(IV)的模擬信號 輸入通道CH_IN與第三模擬信號輸入端02)的模擬信號輸入端接線引腳CH_C0N相連，作 為第三路模擬號的輸入端；FPGA并行采集模塊(I)的用于查詢第三FIFO緩存(9)的狀態(tài) 信息的第三FIFO緩存狀態(tài)引腳SF2與狀態(tài)總線接線端子O)的狀態(tài)總線接線端子第2引 腳PIN2相連；FPGA并行采集模塊(I)的中斷第3引腳INT3與第四A/D轉(zhuǎn)換模塊(V)的A/D轉(zhuǎn)換中 斷引腳INT相連，用于接收第四A/D轉(zhuǎn)換模塊(V)的轉(zhuǎn)換完畢中斷請求；FPGA并行采集模塊 (I)的通用輸入輸出第3端口 P3與第四A/D轉(zhuǎn)換模塊(V)的A/D轉(zhuǎn)換數(shù)據(jù)總線DB相連，用 于接收第四A/D轉(zhuǎn)換模塊(V)的轉(zhuǎn)換結(jié)果數(shù)據(jù)；第四A/D轉(zhuǎn)換模塊(V)的模擬信號輸入通道CH_IN與第四模擬信號輸入端03)的模擬信號輸入端接線引腳CH_C0N相連，作為第四 路模擬號的輸入端；FPGA并行采集模塊(I)的用于查詢第四FIFO緩存(11)的狀態(tài)信息的 第四FIFO緩存狀態(tài)引腳SF3與狀態(tài)總線接線端子O)的狀態(tài)總線接線端子第3引腳PIN3 相連；FPGA并行采集模塊⑴的中斷第4引腳INT4與第五A/D轉(zhuǎn)換模塊(VI)的A/D轉(zhuǎn)換中 斷引腳INT相連，用于接收第五A/D轉(zhuǎn)換模塊(VI)的轉(zhuǎn)換完畢中斷請求；FPGA并行采集模 塊(I)的通用輸入輸出第4端口 P4與第五A/D轉(zhuǎn)換模塊(VI)的A/D轉(zhuǎn)換數(shù)據(jù)總線DB相 連，用于接收第五A/D轉(zhuǎn)換模塊(VI)的轉(zhuǎn)換結(jié)果數(shù)據(jù)；第五A/D轉(zhuǎn)換模塊(VI)的模擬信號 輸入通道CH_IN與第五模擬信號輸入端04)的模擬信號輸入端接線引腳CH_C0N相連，作 為第五路模擬號的輸入端；FPGA并行采集模塊(I)的用于查詢第五FIFO緩存(1 的狀態(tài) 信息的第五FIFO緩存狀態(tài)引腳SF4與狀態(tài)總線接線端子O)的狀態(tài)總線接線端子第4引 腳PIN4相連；FPGA并行采集模塊⑴的中斷第5引腳INT5與第六A/D轉(zhuǎn)換模塊(VII)的A/D轉(zhuǎn)換 中斷引腳INT相連，用于接收第六A/D轉(zhuǎn)換模塊(VII)的轉(zhuǎn)換完畢中斷請求；FPGA并行采 集模塊(I)的通用輸入輸出第5端口 P5與第六A/D轉(zhuǎn)換模塊(VII)的A/D轉(zhuǎn)換數(shù)據(jù)總線 DB相連，用于接收第六A/D轉(zhuǎn)換模塊(VII)的轉(zhuǎn)換結(jié)果數(shù)據(jù)；第六A/D轉(zhuǎn)換模塊(VII)的 模擬信號輸入通道CH_IN與第六模擬信號輸入端05)的模擬信號輸入端接線引腳CH_C0N 相連，作為第六路模擬號的輸入端；FPGA并行采集模塊(I)的用于查詢第六FIFO緩存(15) 的狀態(tài)信息的第六FIFO緩存狀態(tài)引腳SF5與狀態(tài)總線接線端子O)的狀態(tài)總線接線端子 第5引腳PIN5相連；FPGA并行采集模塊(I)的中斷第6引腳INT6與第七A/D轉(zhuǎn)換模塊(VIII)的A/D轉(zhuǎn)換 中斷引腳INT相連，用于接收第七A/D轉(zhuǎn)換模塊(VIII)的轉(zhuǎn)換完畢中斷請求；FPGA并行采 集模塊(I)的通用輸入輸出第6端口 P6與第七A/D轉(zhuǎn)換模塊(VIII)的A/D轉(zhuǎn)換數(shù)據(jù)總線 DB相連，用于接收第七A/D轉(zhuǎn)換模塊(VIII)的轉(zhuǎn)換結(jié)果數(shù)據(jù)；第七A/D轉(zhuǎn)換模塊(VIII)的 模擬信號輸入通道CH_IN與第七模擬信號輸入端06)的模擬信號輸入端接線引腳CH_C0N 相連，作為第七路模擬號的輸入端；FPGA并行采集模塊(I)的用于查詢第七FIFO緩存(17) 的狀態(tài)信息的第七FIFO緩存狀態(tài)引腳SF6與狀態(tài)總線接線端子O)的狀態(tài)總線接線端子 第6引腳PIN6相連；FPGA并行采集模塊(I)的中斷第7引腳INT7與第八A/D轉(zhuǎn)換模塊(IX)的A/D轉(zhuǎn)換中 斷引腳INT相連，用于接收第八A/D轉(zhuǎn)換模塊(IX)的轉(zhuǎn)換完畢中斷請求；FPGA并行采集模 塊⑴的通用輸入輸出第7端口 P7與第八A/D轉(zhuǎn)換模塊(IX)的A/D轉(zhuǎn)換數(shù)據(jù)總線DB相 連，用于接收第八A/D轉(zhuǎn)換模塊(IX)的轉(zhuǎn)換結(jié)果數(shù)據(jù)；第八A/D轉(zhuǎn)換模塊(IX)的模擬信號 輸入通道CH_IN與第八模擬信號輸入端(XT)的模擬信號輸入端接線引腳CH_C0N相連，作 為第八路模擬號的輸入端；FPGA并行采集模塊⑴的第八FIFO緩存狀態(tài)引腳用于查詢第 八FIFO緩存(19)的狀態(tài)信息的SF7與狀態(tài)總線接線端子O)的狀態(tài)總線接線端子第7引 腳PIN7相連；在FPGA并行采集模塊⑴中，通用輸入輸出第O端口 PO與第一 FIFO緩存5相連，第一 FIFO緩存(5)通過第一三態(tài)門(4)連接到內(nèi)部總線( )，第一三態(tài)門由ALU單元(3) 的片選信號第O控制端CSO控制，第一 FIFO緩存(5)是否為空由第一 FIFO緩存狀態(tài)引腳SFO進行標(biāo)識，中斷第0引腳INTO作為ALU單元(3)輸入信號；通用輸入輸出第1端口 Pl與第二 FIFO緩存(7)相連，第二 FIFO緩存(7)通過第二三 態(tài)門(6)連接到內(nèi)部總線( )，第二三態(tài)門(6)由ALU單元(3)的片選信號第1控制端CSl 控制，第二 FIFO緩存(7)是否為空由第二 FIFO緩存狀態(tài)引腳SFl進行標(biāo)識，中斷第1引腳 INTl作為ALU單元(3)輸入信號；通用輸入輸出第2端口 P2與第三FIFO緩存(9)相連，第三FIFO緩存(9)通過第三三 態(tài)門(8)連接到內(nèi)部總線( )，第三三態(tài)門(8)由ALU單元(3)的片選信號第2控制端CS2 控制，第三FIFO緩存(9)是否為空由第三FIFO緩存狀態(tài)引腳SF2進行標(biāo)識，中斷第2引腳 INT2作為ALU單元(3)輸入信號；通用輸入輸出第3端口 P3與第四FIFO緩存(11)相連，第四FIFO緩存(11)通過第 四三態(tài)門(10)連接到內(nèi)部總線( )，第四三態(tài)門(10)由ALU單元(3)的片選信號第3控 制端CS3控制，第四FIFO緩存(11)是否為空由第四FIFO緩存狀態(tài)引腳SF3進行標(biāo)識，中 斷第3引腳INT3作為ALU單元(3)輸入信號；通用輸入輸出第4端口 P4與第五FIFO緩存(1 相連，第五FIFO緩存(1 通過第 五三態(tài)門(12)連接到內(nèi)部總線( )，第五三態(tài)門(12)由ALU單元(3)的片選信號第4控 制端CS4控制，第五FIFO緩存(1 是否為空由第五FIFO緩存狀態(tài)引腳SF4進行標(biāo)識，中 斷第4引腳INT4作為ALU單元(3)輸入信號；通用輸入輸出第5端口 P5與第六FIFO緩存(15)相連，第六FIFO緩存(1 通過第 六三態(tài)門(14)連接到內(nèi)部總線( )，第六三態(tài)門(14)由ALU單元(3)的片選信號第5控 制端CS5控制，第六FIFO緩存(1 是否為空由第六FIFO緩存狀態(tài)引腳SF5進行標(biāo)識，中 斷第5引腳INT5作為ALU單元(3)輸入信號；通用輸入輸出第6端口 P6與第七FIFO緩存(17)相連，第七FIFO緩存(17)通過第 七三態(tài)門(16)連接到內(nèi)部總線( )，第七三態(tài)門(16)由ALU單元(3)的片選信號第6控 制端CS6控制，第七FIFO緩存(17)是否為空由第七FIFO緩存狀態(tài)引腳SF6進行標(biāo)識，中 斷第6引腳INT6作為ALU單元(3)輸入信號；通用輸入輸出第7端口 P7與第八FIFO緩存(19)相連，第八FIFO緩存(19)通過第 八三態(tài)門(18)連接到內(nèi)部總線( )，第八三態(tài)門(18)由ALU單元(3)的片選信號第7控 制端CS7控制，第八FIFO緩存(19)是否為空由第八FIFO緩存狀態(tài)引腳SF7進行標(biāo)識，中 斷第7引腳INT7作為ALU單元(3)輸入信號；外部總線接口⑴與內(nèi)部總線08)的外部 總線端口 DB_EXP連接。
全文摘要
本發(fā)明一種八通道高速模擬信號并行采集裝置屬于電子通信領(lǐng)域，特別涉及一種帶有先進先出緩存多通道高速變化的模擬信號采集，并轉(zhuǎn)換成數(shù)字信號傳送給外部總線進行處理。信號采集裝置采用現(xiàn)場可編程門陣列器件作為八路高速擬信號的預(yù)處理單元，帶有八個先進先出緩存，配合算術(shù)邏輯單元進行八通道高速模擬信號的并行采集。采集裝置內(nèi)置八個先進先出FIFO緩存，其整體結(jié)構(gòu)由FPGA并行采集模塊、八個A/D轉(zhuǎn)換模塊組成；FPGA并行采集模塊由ALU單元、八個三態(tài)門和八個FIFO緩存組成。本發(fā)明采集速度快，能夠保證采集的實時性，解決了八路高速模擬信號的并行采集問題，提高了裝置的性能。
文檔編號H03M1/12GK102035552SQ20101054469
公開日2011年4月27日 申請日期2010年11月11日 優(yōu)先權(quán)日2010年11月11日
發(fā)明者馮林, 吳振宇, 江賀, 邱鐵 申請人:大連理工大學(xué)