用于圖像傳感器的讀出電路的制作方法
【專利摘要】本申請案涉及一種用于圖像傳感器的讀出電路。用以讀出圖像傳感器像素陣列的讀出電路包含讀出單元，所述讀出單元包含：多個模/數(shù)轉(zhuǎn)換器“ADC”、靜態(tài)隨機存取存儲器“SRAM”的多個塊及動態(tài)隨機存取存儲器“DRAM”的多個塊。所述多個ADC經(jīng)耦合以從所述圖像傳感器像素陣列的二維塊讀出模擬圖像信號。所述SRAM的多個塊經(jīng)耦合以從所述ADC接收數(shù)字圖像信號。所述數(shù)字圖像信號代表從像素的所述二維塊讀出的所述模擬圖像信號。所述DRAM的多個塊耦合到所述SRAM的塊。每一SRAM的塊經(jīng)耦合以循序地將所述數(shù)字圖像信號輸出到所述DRAM的塊中的每一者。所述讀出單元中的每一者經(jīng)耦合以輸出所述數(shù)字圖像信號作為多個輸入/輸出“IO”信號。
【專利說明】
用于圖像傳感器的讀出電路
技術(shù)領(lǐng)域
[0001]本發(fā)明大體上涉及圖像傳感器，且尤其涉及用于圖像傳感器的讀出電路。
【背景技術(shù)】
[0002]圖像傳感器是一種將光(呈光學圖像的形式)轉(zhuǎn)換成電子信號的電子裝置。現(xiàn)代圖像傳感器一般為半導體電荷耦合裝置(“CCD”)或使用互補金屬氧化物半導體(“C0MS”)技術(shù)制造的有源像素傳感器。
[0003]COMS圖像傳感器在許多現(xiàn)代電子裝置中變得無處不在。蜂窩電話、膝上型計算機及攝像機皆可利用COMS圖像傳感器作為圖像/光檢測的主要方法。裝置制造商在壓低成本的同時努力提高圖像傳感器的性能以滿足零售及商業(yè)需求。
[0004]除其它使用案例之外，圖像傳感器的一個所需要特征是具有用于捕獲慢動作視頻及圖像的突發(fā)的高幀率。圖像傳感器的購買者也傾向使用高分辨率圖像傳感器來捕獲這些高幀率圖像。然而，捕獲高分辨率、高幀率圖像在捕獲具有像素陣列的圖像傳感器像素的圖像與將數(shù)字圖像存儲到存儲器之間形成瓶頸挑戰(zhàn)。因此，需要提高捕獲圖像及將圖像存儲到存儲器的流動及速度，同時將圖像傳感器的大小及成本均保持在合理水平。

【發(fā)明內(nèi)容】

[0005]本發(fā)明的一個實施例涉及一種成像系統(tǒng)。所述系統(tǒng)包括:圖像傳感器像素陣列;及讀出電路，其包含:模/數(shù)轉(zhuǎn)換器(“ADC”)，其經(jīng)耦合以從所述圖像傳感器像素陣列中的像素的二維塊讀出模擬圖像信號;靜態(tài)隨機存取存儲器(“SRAM”)的塊，其經(jīng)耦合以從所述ADC接收數(shù)字圖像信號，其中所述數(shù)字圖像信號代表從像素的所述二維塊讀出的所述模擬圖像信號;及動態(tài)隨機存取存儲器(“DRAM” )的塊，其耦合到所述SRAM的塊以接收所述數(shù)字圖像信號的一部分，其中所述DRAM的塊還經(jīng)耦合以從SRAM的額外塊接收額外數(shù)字圖像信號，且其中所述SRAM的塊經(jīng)耦合以循序地將所述數(shù)字圖像信號的剩余部分輸出到額外DRAM塊。
[0006]本發(fā)明的另一實施例涉及一種圖像傳感器。所述傳感器包括:圖像傳感器像素陣列;及讀出電路，其具有讀出單元陣列，其中每一讀出單元包含:多個模/數(shù)轉(zhuǎn)換器(“ADC”)，其經(jīng)耦合以從所述圖像傳感器像素陣列中的像素的整數(shù)m個二維塊讀出模擬圖像信號;靜態(tài)隨機存取存儲器(“SRAM”)的多個塊，其經(jīng)耦合以從所述ADC接收數(shù)字圖像信號，其中所述數(shù)字圖像信號代表從像素的所述二維塊讀出的所述模擬圖像信號，且其中所述SRAM的多個塊的數(shù)量也計數(shù)為所述整數(shù)m;及動態(tài)隨機存取存儲器(“DRAM”)的多個塊，其耦合到所述SRAM的塊，所述DRAM的多個塊也計數(shù)為所述整數(shù)m，每一 SRAM的塊經(jīng)耦合以循序地將所述數(shù)字圖像信號輸出到所述DRAM的塊中的每一者，其中所述讀出單元中的每一者經(jīng)耦合以輸出所述數(shù)字圖像信號作為多個輸入/輸出(“10”)信號，所述1信號的數(shù)量也計數(shù)為所述整數(shù)mD
[0007]本發(fā)明的另一實施例涉及一種用以讀出圖像傳感器像素陣列的讀出電路。所述讀出電路包括:讀出單元，其中每一讀出單元包含:多個模/數(shù)轉(zhuǎn)換器(“ADC”)，其經(jīng)耦合以從所述圖像傳感器像素陣列的整數(shù)m個二維塊讀出模擬圖像信號；靜態(tài)隨機存取存儲器(“SRAM”)的多個塊，其經(jīng)耦合以從所述ADC接收數(shù)字圖像信號，其中所述數(shù)字圖像信號代表從像素的所述二維塊讀出的所述模擬圖像信號，且其中所述SRAM的多個塊的數(shù)量也計數(shù)為所述整數(shù)m;及動態(tài)隨機存取存儲器(“DRAM” )的多個塊，其耦合到所述SRAM的塊，所述DRAM的多個塊也計數(shù)為所述整數(shù)m，每一 SRAM的塊經(jīng)耦合以循序地將所述數(shù)字圖像信號輸出到所述DRAM的塊中的每一者，其中所述讀出單元中的每一者經(jīng)耦合以輸出所述數(shù)字圖像信號作為多個輸入/輸出(“10”)信號，所述1信號的數(shù)量也計數(shù)為所述整數(shù)m。
【附圖說明】
[0008]參考以下諸圖描述本發(fā)明的非限制性及非窮盡實施例，其中相似參考數(shù)字貫穿各種視圖指代相似部分，除非另有規(guī)定。
[0009]圖1說明根據(jù)本發(fā)明的實施例的包含讀出電路的實例成像系統(tǒng)的示意框圖。
[0010]圖2說明根據(jù)本發(fā)明的實施例的包含像素陣列及用于讀出所述像素陣列的讀出電路的示意框圖。
[0011]圖3說明根據(jù)本發(fā)明的實施例的讀出電路中的實例讀出單元的部分。
[0012]圖4說明根據(jù)本發(fā)明的實施例的多個讀出單元及圖像信號處理選擇電路。
【具體實施方式】
[0013]本文描述讀出電路及包含所述讀出電路的成像系統(tǒng)的實施例。在以下描述中，闡述眾多特定細節(jié)以提供對所述實施例的透徹理解。然而，所屬領(lǐng)域的技術(shù)人員將認識到，能夠在不具有一或多個特定細節(jié)的情況下或在具有其它方法、組件、材料等等的情況下實踐本文所描述的技術(shù)。在其它情況下，未展示或詳細地描述眾所周知的結(jié)構(gòu)、材料或操作以避免混淆某些方面。
[0014]貫穿本說明書的對“一個實施例”或“一實施例”的參考意指結(jié)合實施例所描述的特定特征、結(jié)構(gòu)或特性包含于本發(fā)明的至少一個實施例中。因此貫穿本說明書各處的短語“在一個實施例中”或“在一實施例中”的出現(xiàn)未必皆是指同一實施例。此外，特定特征、結(jié)構(gòu)或特性能夠以任何合適方式組合于一或多個實施例中。
[0015]圖1說明根據(jù)本發(fā)明的實施例的包含像素陣列102、讀出電路104、控制電路108、圖像信號處理器(“ISP” ) 106及移動行業(yè)處理器接口( “MIPI”)116的實例成像系統(tǒng)100的示意框圖。像素陣列102為圖像傳感器像素110的陣列，其可為互補金屬氧化物半導體(“CMOS”)像素陣列。如在所描繪的實例中所展示，像素陣列102耦合到控制電路108及讀出電路104?？刂齐娐?08耦合到像素陣列102以控制像素陣列102的操作特性以便捕獲由像素陣列102接收的圖像光所產(chǎn)生的數(shù)字圖像。舉例來說，控制電路108可產(chǎn)生用于控制圖像獲取的快門信號或多個快門信號。控制電路108還耦合到讀出電路104，使得控制電路108可協(xié)調(diào)像素陣列102的圖像獲取與讀出像素陣列102。
[0016]在一個實例中，像素陣列102為像素110(例如，像素Pl、P2、…、Pn)的二維陣列。如所說明，將每一像素110布置成行(例如，行Rl到Ry)及列(例如，列Cl到Cx)以獲取人員、位置、對象等等的圖像數(shù)據(jù)，其能夠隨后用于呈現(xiàn)人員、位置、對象等等的圖像。如在所屬領(lǐng)域中已知的，每一像素110可利用3晶體管(“3T”)或4晶體管(“4T”)配置。在一個實例中，在每一像素110已獲取其圖像數(shù)據(jù)或圖像電荷之后，所述圖像數(shù)據(jù)由讀出電路104通過位線112(其可為列線)作為模擬圖像信號而讀出。
[0017]讀出電路104經(jīng)耦合以從像素陣列102接收所述模擬圖像信號且將數(shù)字圖像信號輸出到ISP 106用于進一步圖像處理。當成像系統(tǒng)100將包含于移動裝置中時，成像系統(tǒng)100任選地包含MIPI 116。
[0018]圖2說明根據(jù)本發(fā)明的實施例的包含像素陣列202及用于讀出像素陣列202的讀出電路224的示意框圖。讀出電路224為用于包含于讀出電路104中的讀出電路的一部分的實例，且像素陣列202為像素陣列102的實例。像素陣列202包含像素BOO到BN的多個二維塊。在所說明的實施例中，像素的每一二維塊包含104列及256行，且像素陣列202為十塊寬及4塊高，從而給予像素陣列2021040列及1024行。在其它實施例中，像素的每一二維塊包含c列及r行，其中c及r為整數(shù)。讀出電路224包含多個模/數(shù)轉(zhuǎn)換器(“ADC”)218，其經(jīng)耦合以從像素的二維塊讀出模擬圖像信號，且將所述模擬圖像信號轉(zhuǎn)換成代表所述模擬圖像信號的數(shù)字圖像信號。應理解，一或多個ADC 218可用以讀出像素的每一二維塊。在其它實施例中，多個ADC 218經(jīng)耦合以從像素的m個不同的二維塊(例如，BOO到BN)讀出模擬圖像信號。在一個實施例中，m為大于零的整數(shù)。在另一些實施例中，如圖2中所說明的每一ADC 218可代表多個整數(shù)c個模/數(shù)轉(zhuǎn)換器電路(針對像素塊中的每一列一個)。像素BOO到BN的一或多個二維塊可共享ADC 218。此外，讀出電路224(如需要)可包含未經(jīng)說明的放大電路及/或選擇電路。在圖2中，ADC218將模擬圖像信號轉(zhuǎn)換成12位像素值。
[0019]在由所述ADC轉(zhuǎn)換之后，像素的二維塊中的每一圖像像素的數(shù)字像素值被存儲到靜態(tài)隨機存取存儲器(“SRAM” )中。特定來說，針對像素的二維塊的每一行的數(shù)字像素值存儲于SRAM 221的一維塊中。在圖2中，像素的二維塊的行包含104個像素，其對應于像素的每一塊的104列。在所說明的實施例中，SRAM的一個塊包含具有11位值的104個元件以與圖像傳感器像素的二維塊中的列的數(shù)目相對應。在其它實施例中，SRAM 221的每一塊包含c個元件以存儲來自所述ADC的c個數(shù)字圖像信號。讀出電路224還包含具有第一尺寸及第二尺寸的動態(tài)隨機存取存儲器(“DRAM”)226的二維陣列。在所說明的實施例中，DRAM的一個塊具有1024的第一尺寸及26的第二尺寸以用于存儲26，624個12位像素值。對應地，圖像傳感器像素的實例二維塊的104列與256行的積也為26 ,624，且DRAM的二維陣列的第二尺寸(26)為SRAM塊的元件(104)被讀出單元300中的DRAM塊的數(shù)目(4)除的商。在一些實施例中，DRAM的每一塊存儲X個數(shù)字圖像信號，其中X為整數(shù)且為c與r的積。
[0020]圖2展示SRAM221的一個塊及DRAM 226的一個塊，因為針對像素陣列202中的圖像傳感器像素的每一二維塊存在SRAM 221的一個塊及DRAM 226的一個塊。然而，DRAM 226的每一塊從SRAM 221的超過一個塊接收數(shù)字像素值。在一些實施例中，每一SRAM塊可經(jīng)耦合以循序地將數(shù)字圖像信號輸出到DRAM的m個塊(其中m為整數(shù))。
[0021]圖3說明根據(jù)本發(fā)明的實施例的實例讀出電路中的實例讀出單元300的部分。在圖3中，SRAMi夬321從像素的特定二維塊(例如，BOO)接收數(shù)字圖像信號(像素值)。SRAM塊321具有與其像素的塊的專屬關(guān)系，其中存儲于SRAM塊321中的所有像素值經(jīng)由ADC 218來自像素的單個塊(例如，B00)。類似地，SRAM塊322也具有與像素的另一塊(例如，B01)的專屬關(guān)系，其中來自像素的塊(例如，BOI)的所有像素值存儲在SRAM 322中。SRAM塊323與SRAM塊324也具有與圖像傳感器像素的不同塊(例如，B02或B03)的專屬關(guān)系。
[0022]在給定SRAM塊存儲其像素值之后，其隨后將所述像素值輸出到超過一個DRAM塊。在所說明的實施例中，每一 SRAM塊循序地將其所存儲的像素值輸出到四個不同的DRAM塊，其為DRAMi夬326、327、328及329。換句話說，讀出單元300中的每一 DRAM塊經(jīng)耦合以從超過一個SRAM塊接收數(shù)字圖像信號(像素值)；每一SRAM塊經(jīng)耦合以向讀出單元300中的給定DRAM塊發(fā)送其數(shù)字圖像信號的一部分，同時將剩余數(shù)字圖像信號發(fā)送到讀出單元300中的剩余DRAM塊。因此，每一 DRAM塊經(jīng)耦合以從單個SRAM塊接收其數(shù)字圖像信號的一部分，且經(jīng)耦合以從讀出單元300中的其它SRAM塊接收額外數(shù)字圖像信號。在讀出單元300中，存在相等數(shù)目的SRAM塊及DRAM塊。每一DRAM塊隨后經(jīng)耦合以將從SRAM塊接收的其數(shù)字像素值輸出作為輸入/輸出(“10”)。DRAMi夬326輸出 1 361，DRAMi夬327輸出 1 362，DRAM塊328輸出 1 363，且DRAMi夬329輸出 1 364。
[0023]圖4說明根據(jù)本發(fā)明的實施例的多個讀出單元300A到300D及圖像信號處理選擇電路(“I SPSC" ) 475。ISPSC 47 5經(jīng)耦合以接收由每一讀出單元300A到300D輸出的1信號。在圖4中，ISPSC 475接收十六個1信號。ISPSC 475經(jīng)配置以多路復用所述接收到的1信號以用于輸出到ISP 106，使得ISP 106逐線接收數(shù)字圖像信號。
[0024]在所說明的實施例中，ISPSC475包含輸入輸出感測放大器(“10SA”)431到434。1SA為用于DRAM的輸入/輸出外圍設(shè)備。在圖4中，每一1SA接收來自給定讀出單元的所有1信號。舉例來說，10SA431接收來自讀出單元300A的所有1信號，且10SA432接收來自讀出單元300B的所有1信號。多路復用器(“MUX”)436從1SA 431到434中的每一者接收輸出，且多路復用所述輸出以將數(shù)字圖像信號饋送到ISP 106，使得ISP 106逐線接收數(shù)字圖像信號。在所說明的實施例中，ISP 106—次接收四個12位像素值。
[0025]所揭示的實施例具有輸出比使用每像素塊兩個SRAM塊的常規(guī)讀出電路更高的幀率的潛在優(yōu)勢。在所揭示的實施例中，可以10MHz的時鐘頻率同時將四個像素值提供到ISP106，其允許400MHz的有效讀出頻率。通過使用DRAM而非SRAM作為第二存儲器時鐘，允許1信號并行輸出而不是經(jīng)由多路復用器循序地輸出。這就減少了在用于圖像傳感器的常規(guī)讀出電路中所發(fā)生的瓶頸效應。
[0026]依據(jù)計算機軟件及硬件來描述以上所解釋的過程。所描述的技術(shù)可構(gòu)成在有形或非暫時性機器(例如，計算機)可讀存儲媒體內(nèi)體現(xiàn)的機器可執(zhí)行指令，所述指令當由機器執(zhí)行時將致使所述機器執(zhí)行所描述的操作。此外，過程可體現(xiàn)在硬件內(nèi)，例如，專用集成電路(“ASIC1’)或其它硬件。
[0027]有形的非暫時性機器可讀存儲媒體包含以由機器(例如，計算機、網(wǎng)絡裝置、個人數(shù)字助理、制造工具、具有一或多個處理器的集合的任何裝置等等)可存取的形式提供(即，存儲)信息的任何機制。舉例來說，機器可讀存儲媒體包含可記錄/不可記錄媒體(例如，只讀存儲器(R0M)、隨機存取存儲器(RAM)、磁盤存儲媒體、光存儲媒體、快閃存儲器裝置等等)O
[0028]不希望本發(fā)明的所說明的實例的以上描述(包含摘要中所描述的內(nèi)容)為窮盡性的或?qū)⒈景l(fā)明限于所揭示的精確形式。所屬領(lǐng)域的技術(shù)人員將認識到，盡管本文中出于說明性目的描述了本發(fā)明的特定實施例及本發(fā)明的實例，但在本發(fā)明的范圍內(nèi)可能做出各種修改。
[0029]依據(jù)以上詳細描述可對本發(fā)明做出這些修改。所附權(quán)利要求書中使用的術(shù)語不應解釋為將本發(fā)明限于本說明書所揭示的特定實施例。而是，本發(fā)明的范圍全部由所附權(quán)利要求書確定，應根據(jù)權(quán)利要求解釋的既定原則來解釋所附權(quán)利要求書。
【主權(quán)項】
1.一種成像系統(tǒng)，其包括: 圖像傳感器像素陣列;及 讀出電路，其包含: 模/數(shù)轉(zhuǎn)換器“ADC”，其經(jīng)耦合以從所述圖像傳感器像素陣列中的像素的二維塊讀出模擬圖像信號； 靜態(tài)隨機存取存儲器“SRAM”的塊，其經(jīng)耦合以從所述ADC接收數(shù)字圖像信號，其中所述數(shù)字圖像信號代表從像素的所述二維塊讀出的所述模擬圖像信號;及 動態(tài)隨機存取存儲器“DRAM”的塊，其耦合到所述SRAM的塊以接收所述數(shù)字圖像信號的一部分，其中所述DRAM的塊還經(jīng)耦合以從SRAM的額外塊接收額外數(shù)字圖像信號，且其中所述SRAM的塊經(jīng)耦合以循序地將所述數(shù)字圖像信號的剩余部分輸出到額外DRAM塊。2.根據(jù)權(quán)利要求1所述的成像系統(tǒng)，其進一步包括: 圖像信號處理選擇電路“ISPSC”，其經(jīng)耦合以從所述DRAM的塊接收所述數(shù)字圖像信號的所述部分及所述數(shù)字圖像信號的所述剩余部分作為輸入/輸出“10”信號，其中所述ISPSC經(jīng)耦合以多路復用所述1信號以用于輸出到圖像信號處理器“ISP”。3.根據(jù)權(quán)利要求2所述的成像系統(tǒng)，其中所述ISPSC也經(jīng)耦合以從所述額外DRAM塊接收所述額外數(shù)字圖像信號作為額外1信號。4.根據(jù)權(quán)利要求2所述的成像系統(tǒng)，其進一步包括: 所述ISP，其將所述1信號處理成數(shù)字圖像。5.根據(jù)權(quán)利要求4所述的成像系統(tǒng)，其進一步包括: 移動行業(yè)處理器接口 “MIPI”，其經(jīng)耦合以從所述ISP接收所述數(shù)字圖像。6.根據(jù)權(quán)利要求1所述的成像系統(tǒng)，其中像素的所述二維塊為整數(shù)c列乘整數(shù)r行，且其中所述SRAM的塊經(jīng)耦合以存儲來自所述ADC的整數(shù)c個數(shù)字圖像信號。7.根據(jù)權(quán)利要求6所述的成像系統(tǒng)，其中所述DRAM的塊存儲整數(shù)X個數(shù)字圖像信號，其中整數(shù)X為所述整數(shù)c與所述整數(shù)r的積。8.—種圖像傳感器，其包括: 圖像傳感器像素陣列;及 讀出電路，其具有讀出單元陣列，其中每一讀出單元包含: 多個模/數(shù)轉(zhuǎn)換器“ADC”，其經(jīng)耦合以從所述圖像傳感器像素陣列中的像素的整數(shù)m個二維塊讀出模擬圖像信號； 靜態(tài)隨機存取存儲器“SRAM”的多個塊，其經(jīng)耦合以從所述ADC接收數(shù)字圖像信號，其中所述數(shù)字圖像信號代表從像素的所述二維塊讀出的所述模擬圖像信號，且其中所述SRAM的多個塊的數(shù)量也計數(shù)為所述整數(shù)m ；及 動態(tài)隨機存取存儲器“DRAM”的多個塊，其耦合到所述SRAM的塊，所述DRAM的多個塊也計數(shù)為所述整數(shù)m，每一 SRAM的塊經(jīng)耦合以循序地將所述數(shù)字圖像信號輸出到所述DRAM的塊中的每一者，其中所述讀出單元中的每一者經(jīng)耦合以輸出所述數(shù)字圖像信號作為多個輸入/輸出“10”信號，所述1信號的數(shù)量也計數(shù)為所述整數(shù)m。9.根據(jù)權(quán)利要求8所述的圖像傳感器，其進一步包括: 圖像信號處理選擇電路“ISPSC”，其經(jīng)耦合以從所述讀出單元陣列接收所述多個1信號，其中所述ISPSC經(jīng)配置以多路復用所述多個1信號以用于輸出到圖像信號處理器“ISP”，使得所述ISP逐線從所述DRAM的塊接收所述數(shù)字圖像信號。10.根據(jù)權(quán)利要求9所述的圖像傳感器，其中所述ISPSC包含輸入輸出感測放大器“1SA”，其經(jīng)耦合以從每一讀出單元接收所述整數(shù)m數(shù)量的1信號。11.根據(jù)權(quán)利要求10所述的圖像傳感器，其中所述ISPSC包含耦合到所述1SA的多路復用器，所述多路復用器選擇是否將所述整數(shù)m數(shù)量的1信號饋送到所述ISP。12.根據(jù)權(quán)利要求8所述的圖像傳感器，其中每一SRAM的塊為一維陣列，其具有與像素的所述二維塊中的列c的數(shù)目相同的第一數(shù)目的元件，且其中每一DRAM的塊為第一尺寸乘第二尺寸的二維陣列，其中所述第一尺寸為與所述圖像傳感器像素陣列中的行的數(shù)目相同的第二數(shù)目，且所述第二尺寸為所述第一數(shù)目被所述整數(shù)m除的商的第三數(shù)目。13.根據(jù)權(quán)利要求8所述的圖像傳感器，其中像素的所述二維塊為整數(shù)c列乘整數(shù)r行，且其中所述SRAM的塊中的每一者經(jīng)耦合以存儲來自所述ADC的所述整數(shù)c數(shù)量的所述數(shù)字圖像信號。14.根據(jù)權(quán)利要求13所述的圖像傳感器，其中所述DRAM的塊中的每一者存儲由所述多個SRAM塊輸出的整數(shù)X個所述數(shù)字圖像信號，其中所述整數(shù)X為所述整數(shù)c與所述整數(shù)r的積。15.根據(jù)權(quán)利要求14所述的圖像傳感器，其中所述圖像傳感器為互補金屬氧化物半導體“CMOS”圖像傳感器。16.—種用以讀出圖像傳感器像素陣列的讀出電路，其包括: 讀出單元，其中每一讀出單元包含: 多個模/數(shù)轉(zhuǎn)換器“ADC”，其經(jīng)耦合以從所述圖像傳感器像素陣列的整數(shù)m個二維塊讀出模擬圖像信號； 靜態(tài)隨機存取存儲器“SRAM”的多個塊，其經(jīng)耦合以從所述ADC接收數(shù)字圖像信號，其中所述數(shù)字圖像信號代表從像素的所述二維塊讀出的所述模擬圖像信號，且其中所述SRAM的多個塊的數(shù)量也計數(shù)為所述整數(shù)m ；及 動態(tài)隨機存取存儲器“DRAM”的多個塊，其耦合到所述SRAM的塊，所述DRAM的多個塊也計數(shù)為所述整數(shù)m，每一 SRAM的塊經(jīng)耦合以循序地將所述數(shù)字圖像信號輸出到所述DRAM的塊中的每一者，其中所述讀出單元中的每一者經(jīng)耦合以輸出所述數(shù)字圖像信號作為多個輸入/輸出“10”信號，所述1信號的數(shù)量也計數(shù)為所述整數(shù)m。17.根據(jù)權(quán)利要求16所述的讀出電路，其進一步包括: 圖像信號處理選擇電路“ISPSC”，其經(jīng)耦合以從所述讀出單元陣列接收所述多個1信號，其中所述ISPSC經(jīng)配置以多路復用所述多個1信號以用于輸出到圖像信號處理器“ISP”，使得所述ISP逐線從所述DRAM的塊接收所述數(shù)字圖像信號。18.根據(jù)權(quán)利要求17所述的讀出電路，其中所述ISPSC包含輸入輸出感測放大器“10SA”，其經(jīng)耦合以從每一讀出單元接收所述整數(shù)m數(shù)量的1信號。19.根據(jù)權(quán)利要求18所述的讀出電路，其中所述ISPSC包含耦合到所述1SA的多路復用器，所述多路復用器在所述整數(shù)m數(shù)量的1信號之間進行選擇以饋送到所述ISP。
【文檔編號】H04N5/372GK106067955SQ201610089976
【公開日】2016年11月2日
【申請日】2016年2月18日 公開號201610089976.X, CN 106067955 A, CN 106067955A, CN 201610089976, CN-A-106067955, CN106067955 A, CN106067955A, CN201610089976, CN201610089976.X
【發(fā)明人】沈杰, 瞿旻, 李賢瑞
【申請人】全視科技有限公司