時(shí)鐘濾波電路的制作方法
【專利摘要】本實(shí)用新型提出時(shí)鐘濾波電路，包括第一濾波單元與第二濾波單元，用以對(duì)輸入的時(shí)鐘信號(hào)進(jìn)行濾波；第一邏輯單元，其第一輸入端連接時(shí)鐘信號(hào)源，第二輸入端連接第一濾波單元的輸出端；第二邏輯單元，其第一輸入端連接時(shí)鐘信號(hào)源，第二輸入端連接第二濾波單元的輸出端；鎖存單元，用以響應(yīng)第一邏輯單元、第二邏輯單元的輸出信號(hào)產(chǎn)生一路輸出；第三邏輯單元，其第一輸入端連接時(shí)鐘信號(hào)源，第二輸入端連接鎖存單元的輸出端；第四邏輯單元，其第一輸入端連接時(shí)鐘信號(hào)源，第二輸入端連接鎖存單元的輸出端；以及多路復(fù)用單元，用以分別獲取鎖存單元、第三邏輯單元與第四邏輯單元的輸出信號(hào)。本實(shí)用新型提供更為有效的時(shí)鐘信號(hào)保護(hù),具有功耗低、自適應(yīng)周期等特點(diǎn)，適用于大規(guī)模集成電路。
【專利說明】時(shí)鐘濾波電路
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及濾波設(shè)計(jì)領(lǐng)域，具體涉及時(shí)鐘濾波電路。
【背景技術(shù)】
[0002]大規(guī)模集成電路當(dāng)中，時(shí)鐘信號(hào)源的時(shí)鐘信號(hào)影響著整體電路的工作性能與工作效率。在遭遇突發(fā)性外部高壓(如雷擊、靜電等)時(shí)，時(shí)鐘信號(hào)往往會(huì)受到較大的影響，以致信號(hào)出現(xiàn)殘缺、幅值跳變等情況。失去了精確的時(shí)鐘，集成電路的時(shí)序便會(huì)混亂，并經(jīng)集成電路多級(jí)放大后造成運(yùn)算錯(cuò)誤等隨機(jī)性后果?，F(xiàn)有方案中有不少針對(duì)時(shí)鐘而設(shè)計(jì)的濾波電路，其采用的濾波方式大體包括:1、利用多個(gè)史密特觸發(fā)器與D觸發(fā)器的組合，如圖1所示；
2、利用可編輯時(shí)延單元或緩沖池與D觸發(fā)器的組合，如圖2所示；以及其它利用多組時(shí)延單元與數(shù)字濾波器的電路設(shè)計(jì)。上述方案存在的突出缺陷是:濾波功能較為單一，未能真正實(shí)現(xiàn)對(duì)時(shí)鐘信號(hào)的工作周期的自適應(yīng)，由此直接導(dǎo)致濾波電路的適用性與其保護(hù)的集成電路的工作性能的下降。
實(shí)用新型內(nèi)容
[0003]針對(duì)【背景技術(shù)】中提及的問題，本實(shí)用新型提出時(shí)鐘濾波電路，提供一種多功能、低功耗與自適應(yīng)時(shí)鐘周期的濾波方案，避免因突發(fā)性外部高壓、電涌等對(duì)時(shí)鐘信號(hào)造成影響，其技術(shù)方案如下:
[0004]時(shí)鐘濾波電路，包括
[0005]第一濾波單元，其輸入端連接時(shí)鐘信號(hào)源，用以對(duì)輸入的時(shí)鐘信號(hào)進(jìn)行濾波，繼而輸出第一時(shí)鐘信號(hào)；
[0006]第一邏輯單兀，設(shè)有第一輸入端與第二輸入端，其第一輸入端連接時(shí)鐘信號(hào)源，其第二輸入端連接第一濾波單元的輸出端；
[0007]第二濾波單元，其輸入端連接時(shí)鐘信號(hào)源，用以對(duì)輸入的時(shí)鐘信號(hào)進(jìn)行慮波，繼而輸出第二時(shí)鐘信號(hào)；
[0008]第二邏輯單兀，設(shè)有第一輸入端與第二輸入端，其第一輸入端連接時(shí)鐘信號(hào)源，其第二輸入端連接第二濾波單元的輸出端；
[0009]鎖存單兀,設(shè)有第一輸入端與第二輸入端，其第一輸入端與第一邏輯單兀的輸出端連接，其第二輸入端與第二邏輯單元的輸出端連接，用以響應(yīng)第一邏輯單元、第二邏輯單兀的輸出信號(hào)產(chǎn)生一路輸出；
[0010]第三邏輯單兀，設(shè)有第一輸入端與第二輸入端，其第一輸入端連接時(shí)鐘信號(hào)源，其第二輸入端連接鎖存單元的輸出端；
[0011]第四邏輯單兀，設(shè)有第一輸入端與第二輸入端，其第一輸入端連接時(shí)鐘信號(hào)源，其第二輸入端連接鎖存單元的輸出端；以及
[0012]多路復(fù)用單元，設(shè)有第一輸入端、第二輸入端與第三輸入端，分別獲取鎖存單元、第三邏輯單元與第四邏輯單元的輸出信號(hào)，最終輸出第三時(shí)鐘信號(hào)。[0013]上述方案中，利用第一濾波單元對(duì)時(shí)鐘信號(hào)的低周期進(jìn)行濾波，以產(chǎn)生第一時(shí)鐘信號(hào)，利用第二濾波單元對(duì)時(shí)鐘信號(hào)的高周期進(jìn)行濾波，以產(chǎn)生第二時(shí)鐘信號(hào)。所述第一、第二時(shí)鐘信號(hào)經(jīng)第一、第二邏輯單元接入鎖存單元，鎖存單元根據(jù)鎖存器原理輸出與時(shí)鐘信號(hào)源有效周期相同的第三時(shí)鐘信號(hào)。所述第三邏輯單元獲取所述第三時(shí)鐘信號(hào)，以產(chǎn)生比第三時(shí)鐘信號(hào)的有效周期長(zhǎng)的第四時(shí)鐘信號(hào)。所述第四邏輯單元獲取所述第三時(shí)鐘信號(hào)，以產(chǎn)生比第三時(shí)鐘信號(hào)的有效周期短的第五時(shí)鐘信號(hào)。所述多路復(fù)用單元?jiǎng)t用以獲取所述的第三時(shí)鐘信號(hào)、第四時(shí)鐘信號(hào)、第五時(shí)鐘信號(hào)與源時(shí)鐘信號(hào)，最終合路輸出穩(wěn)定的時(shí)鐘信號(hào)。
[0014]本實(shí)用新型的技術(shù)方案進(jìn)一步包括:
[0015]所述第一濾波單兀包括第一邏輯模塊、第一電阻、第一磁滯邏輯模塊以及若干電容；
[0016]所述第一邏輯模塊，設(shè)有輸入端與輸出端，其輸入端作為第一濾波單兀的輸入端;
[0017]所述第一磁滯邏輯模塊，設(shè)有輸入端與輸出端，其輸入端與所述第一邏輯模塊的輸出端之間接有第一電阻，其輸出端作為第一濾波單兀的輸出端；
[0018]所述第一電阻與磁滯邏輯模塊輸入端之間設(shè)有多個(gè)結(jié)點(diǎn)，分別對(duì)應(yīng)連接有若干電容，各電容的另一端連接電壓源。
[0019]進(jìn)一步的，所述第一濾波單元還包括有第一晶體管，所述第一晶體管的柵極連接第一邏輯單元的第一輸入端，漏極連接第一磁滯邏輯模塊的輸入端，源極連接電壓源。
[0020]進(jìn)一步的，所述第一邏輯單元包括一晶體管，所述晶體管的柵極連接第一邏輯單元的第一輸入端，漏極連接第一邏輯單元的第二輸入端，源極連接信號(hào)地。
[0021]進(jìn)一步的，所述第二濾波單元包括第二邏輯模塊、第二電阻、第二磁滯邏輯模塊以及若干電容；
[0022]進(jìn)一步的，所述第二邏輯模塊，設(shè)有輸入端與輸出端，其輸入端作為第二濾波單元的輸入端；
[0023]進(jìn)一步的，所述第二磁滯邏輯模塊，設(shè)有輸入端與輸出端，其輸入端與所述第二邏輯模塊的輸出端之間接有第二電阻，其輸出端作為第二濾波單元的輸出端；
[0024]進(jìn)一步的，所述第二電阻與磁滯邏輯模塊輸入端之間設(shè)有多個(gè)結(jié)點(diǎn)，分別對(duì)應(yīng)連接有若干電容，各電容的另一端連接信號(hào)地。
[0025]進(jìn)一步的，所述第二濾波單元還包括有第二晶體管，所述第二晶體管的柵極連接第二邏輯單元的第一輸入端，源極連接第二磁滯邏輯模塊的輸入端，漏極連接信號(hào)地。
[0026]進(jìn)一步的，所述第二邏輯單元為“或門”電路。
[0027]進(jìn)一步的，所述多路復(fù)用單元包括多路復(fù)用模塊、第一“與非門”電路、第二 “與非門”電路以及合路模塊；
[0028]所述多路復(fù)用模塊，設(shè)有第一輸入端、第二輸入端，時(shí)鐘輸入端，所述第一輸入端連接鎖存單元的輸出端，所述第二輸入端連接時(shí)鐘信號(hào)源，所述時(shí)鐘輸入端接時(shí)鐘信號(hào)TO ；
[0029]所述第一 “與非門”電路，設(shè)有第一輸入端與第二輸入端，所述第一輸入端接多路復(fù)用模塊的輸出端，第二輸入端熱鬧時(shí)鐘信號(hào)Tl ；[0030]所述第二“與非門”電路，設(shè)有第一輸入端、第二輸入端與第三輸入端，所述第一輸入端連接第三邏輯單元的輸出端，第二輸入端連接第一“與非門”電路的輸出端，第三輸入端連接第四邏輯單元的輸出端；
[0031]所述合路模塊獲取第二“與非門”電路的輸出信號(hào)，合路輸出；
[0032]所述時(shí)鐘信號(hào)T0、Tl由一處理器控制生成。
[0033]進(jìn)一步的，所述第三邏輯單元包括第三“與非門”電路與第四“與非門”電路；
[0034]所述第三“與非門”電路，設(shè)有第一輸入端與第二輸入端，其第一輸入端連接時(shí)鐘信號(hào)源，第二輸入端連接鎖存單元的輸出端；
[0035]所述第四“與非門”電路，設(shè)有第一輸入端與第二輸入端，其第一輸入端連接第三“與非門”電路的輸出端，第二輸入端接時(shí)鐘信號(hào)T2 ;其輸出端連接第三邏輯單元的輸出端，所述時(shí)鐘信號(hào)T2由一處理器控制生成。
[0036]所述第四邏輯單元包括第一“或非門”電路與第五“與非門”電路；
[0037]所述第一 “或非門”電路，設(shè)有第一輸入端與第二輸入端，其第一輸入端連接時(shí)鐘信號(hào)源，第二輸入端連接鎖存單元的輸出端；
[0038]所述第五“與非門”電路，設(shè)有第一輸入端與第二輸入端，其第一輸入端連接第一“或非門”電路的輸出端，第二輸入端接時(shí)鐘信號(hào)T3;其輸出端連接第四邏輯單元的輸出端，所述時(shí)鐘信號(hào)T3由一處理器控制生成。
[0039]本實(shí)用新型的優(yōu)點(diǎn)與有益效果包括:
[0040]1、本實(shí)用新型包含時(shí)延濾波、穩(wěn)態(tài)濾波、時(shí)鐘信號(hào)鎖存等多項(xiàng)功能，提供更為有效的時(shí)鐘信號(hào)保護(hù)且適用于各類集成電路。
[0041]2、本實(shí)用新型方案中包括多項(xiàng)時(shí)鐘周期校準(zhǔn)機(jī)制，能實(shí)現(xiàn)對(duì)時(shí)鐘周期的自適應(yīng)。
[0042]3、本實(shí)用新型采用無源電路元件，電路穩(wěn)定，功率損耗較低。
【專利附圖】

【附圖說明】
[0043]圖1為現(xiàn)有濾波電路示意圖一。
[0044]圖2為現(xiàn)有濾波電路示意圖二。
[0045]圖3為本實(shí)用新型的框架結(jié)構(gòu)示意圖。
[0046]圖4為本實(shí)用新型的電路結(jié)構(gòu)示意圖。
[0047]圖5為時(shí)鐘信號(hào)(T0、T1、T2、T3)的產(chǎn)生電路示意圖。
[0048]圖6為圖5的時(shí)鐘信號(hào)與電路輸出對(duì)照表。
【具體實(shí)施方式】
[0049]如下結(jié)合附圖,對(duì)本申請(qǐng)方案作進(jìn)一步描述:
[0050]如圖3所示，時(shí)鐘濾波電路，獲取時(shí)鐘信號(hào)源I的時(shí)鐘信號(hào)，其包括
[0051]第一濾波單元2，其輸入端連接時(shí)鐘信號(hào)源1，用以對(duì)輸入的時(shí)鐘信號(hào)進(jìn)行濾波，繼而輸出第一時(shí)鐘信號(hào)；
[0052]第一邏輯單兀3,設(shè)有第一輸入端與第二輸入端，其第一輸入端連接時(shí)鐘信號(hào)源I，其第二輸入端連接第一濾波單元2的輸出端；
[0053]第二濾波單元4，其輸入端連接時(shí)鐘信號(hào)源1，用以對(duì)輸入的時(shí)鐘信號(hào)進(jìn)行慮波，繼而輸出第二時(shí)鐘信號(hào)；
[0054]第二邏輯單兀5,設(shè)有第一輸入端與第二輸入端，其第一輸入端連接時(shí)鐘信號(hào)源I，其第二輸入端連接第二濾波單元4的輸出端；
[0055]鎖存單兀6,設(shè)有第一輸入端與第二輸入端,其第一輸入端與第一邏輯單兀3的輸出端連接，其第二輸入端與第二邏輯單元5的輸出端連接，用以響應(yīng)第一邏輯單元3、第二邏輯單兀5的輸出信號(hào)產(chǎn)生一路輸出；
[0056]第三邏輯單兀7,設(shè)有第一輸入端與第二輸入端,其第一輸入端連接時(shí)鐘信號(hào)源I，其第二輸入端連接鎖存單元6的輸出端；
[0057]第四邏輯單兀8,設(shè)有第一輸入端與第二輸入端，其第一輸入端連接時(shí)鐘信號(hào)源1，其第二輸入端連接鎖存單元6的輸出端；以及
[0058]多路復(fù)用單元9，設(shè)有第一輸入端、第二輸入端與第三輸入端，分別獲取鎖存單元
6、第三邏輯單元7與第四邏輯單元8的輸出信號(hào)，最終輸出第三時(shí)鐘信號(hào)。
[0059]上述方案中，利用第一濾波單元對(duì)時(shí)鐘信號(hào)的低周期進(jìn)行濾波，以產(chǎn)生第一時(shí)鐘信號(hào)，利用第二濾波單元對(duì)時(shí)鐘信號(hào)的高周期進(jìn)行濾波，以產(chǎn)生第二時(shí)鐘信號(hào)。所述第一、第二時(shí)鐘信號(hào)經(jīng)第一、第二邏輯單元接入鎖存單元，鎖存單元根據(jù)鎖存器原理輸出與時(shí)鐘信號(hào)源有效周期相同的第三時(shí)鐘信號(hào)。所述第三邏輯單元獲取所述第三時(shí)鐘信號(hào)，以產(chǎn)生比第三時(shí)鐘信號(hào)的有效周期長(zhǎng)的第四時(shí)鐘信號(hào)。所述第四邏輯單元獲取所述第三時(shí)鐘信號(hào)，以產(chǎn)生比第三時(shí)鐘信號(hào)的有效周期短的第五時(shí)鐘信號(hào)。所述多路復(fù)用單元?jiǎng)t用以獲取所述的第三時(shí)鐘信號(hào)、第四時(shí)鐘信號(hào)、第五時(shí)鐘信號(hào)與源時(shí)鐘信號(hào)，最終合路輸出穩(wěn)定的時(shí)鐘信號(hào)。
[0060]如圖4所不,所述第一濾波單兀2包括第一邏輯模塊21、第一電阻22、第一磁滯邏輯模塊23以及若干電容；
[0061]所述第一邏輯模塊21，具體為“非”門電路，其輸入端作為第一濾波單元2的輸入端，作用是將時(shí)鐘信號(hào)反相并產(chǎn)生一個(gè)小的時(shí)延；
[0062]所述第一磁滯邏輯模塊23，具體為史密斯觸發(fā)器，其輸入端與所述第一邏輯模塊21的輸出端之間接有第一電阻22，其輸出端作為第一濾波單元2的輸出端，其作用是緩沖時(shí)鐘信號(hào)的小幅度跳變，穩(wěn)定時(shí)鐘信號(hào)輸出；
[0063]所述第一電阻22與第一磁滯邏輯模塊23輸入端之間設(shè)有多個(gè)結(jié)點(diǎn),分別對(duì)應(yīng)連接有若干電容，各電容的另一端連接電壓源。
[0064]所述第一濾波單元2還包括有第一晶體管24，所述第一晶體管24的柵極連接第一邏輯單元2的第一輸入端，漏極連接第一磁滯邏輯模塊24的輸入端，源極連接電壓源。
[0065]所述第一邏輯單元3包括一晶體管，所述晶體管的柵極連接第一邏輯單元2的第一輸入端，漏極連接第一邏輯單元2的第二輸入端，源極連接信號(hào)地。
[0066]所述第二濾波單元3包括第二邏輯模塊31、第二電阻32、第二磁滯邏輯模塊33以及若干電容；
[0067]所述第二邏輯模塊4，具體為“非”門電路，其輸入端作為第二濾波單元3的輸入端，作用是將時(shí)鐘信號(hào)反相并產(chǎn)生一個(gè)小的時(shí)延；
[0068]所述第二磁滯邏輯模塊33，具體為史密斯觸發(fā)器，其輸入端與所述第二邏輯模塊31的輸出端之間接有第二電阻32，其輸出端作為第二濾波單元3的輸出端，其作用是緩沖時(shí)鐘信號(hào)的小幅度跳變，穩(wěn)定時(shí)鐘信號(hào)輸出；
[0069]所述第二電阻32與第二磁滯邏輯模塊33輸入端之間設(shè)有多個(gè)結(jié)點(diǎn)，分別對(duì)應(yīng)連接有若干電容，各電容的另一端連接信號(hào)地。
[0070]所述第二濾波單元3還包括有第二晶體管34，所述第二晶體管34的柵極連接第二邏輯單元31的第一輸入端，源極連接第二磁滯邏輯模塊33的輸入端，漏極連接信號(hào)地。
[0071]上述第一、第二濾波單元結(jié)構(gòu)對(duì)稱，用以分別至?xí)r鐘信號(hào)的高或低周期進(jìn)行濾波，并且其各電容與結(jié)點(diǎn)之間還接有一晶體管開關(guān)，由一處理器產(chǎn)生的控制信號(hào)S0-S7控制各晶體管開關(guān)的通斷以實(shí)現(xiàn)對(duì)濾波過程的自適應(yīng)控制。
[0072]所述第二邏輯單元為“或門”電路。
[0073]所述多路復(fù)用單元9包括多路復(fù)用模塊91、第一“與非門”電路92、第二“與非門”電路93以及合路模塊94 ；
[0074]所述多路復(fù)用模塊91,設(shè)有第一輸入端、第二輸入端，時(shí)鐘輸入端,所述第一輸入端連接鎖存單元6的輸出端，所述第二輸入端連接時(shí)鐘信號(hào)源1，所述時(shí)鐘輸入端接時(shí)鐘信號(hào)TO ；
[0075]所述第一“與非門”電路92,設(shè)有第一輸入端與第二輸入端,所述第一輸入端接多路復(fù)用模塊91的輸出端，第二輸入端熱鬧時(shí)鐘信號(hào)Tl ；
[0076]所述第二“與非門”電路93,設(shè)有第一輸入端、第二輸入端與第三輸入端,所述第一輸入端連接第三邏輯單元7的輸出端，第二輸入端連接第一“與非門”電路92的輸出端，第三輸入端連接第四邏輯單元8的輸出端；
[0077]所述合路模塊94獲取第二“與非門”電路93的輸出信號(hào)，合路輸出；
[0078]所述時(shí)鐘信號(hào)T0、Tl由一處理器控制生成。
[0079]進(jìn)一步的，所述第三邏輯單元7包括第三“與非門”電路71與第四“與非門”電路72 ；
[0080]所述第三“與非門”電路71,設(shè)有第一輸入端與第二輸入端,其第一輸入端連接時(shí)鐘信號(hào)源1，第二輸入端連接鎖存單元6的輸出端；
[0081 ] 所述第四“與非門”電路72，設(shè)有第一輸入端與第二輸入端，其第一輸入端連接第三“與非門”電路71的輸出端，第二輸入端接時(shí)鐘信號(hào)T2 ;其輸出端連接第三邏輯單元7的輸出端，所述時(shí)鐘信號(hào)T2由一處理器控制生成。
[0082]所述第四邏輯單元8包括第一“或非門”電路81與第五“與非門”電路82 ；
[0083]所述第一“或非門”電路81,設(shè)有第一輸入端與第二輸入端,其第一輸入端連接時(shí)鐘信號(hào)源1，第二輸入端連接鎖存單元6的輸出端；
[0084]所述第五“與非門”電路82,設(shè)有第一輸入端與第二輸入端,其第一輸入端連接第一“或非門”電路81的輸出端，第二輸入端接時(shí)鐘信號(hào)T3 ;其輸出端連接第四邏輯單元8的輸出端，所述時(shí)鐘信號(hào)T3由一處理器控制生成。
[0085]如圖5所示，時(shí)鐘信號(hào)(T0、T1、T2、T3)的產(chǎn)生電路，包括一處理器、與處理器通過數(shù)據(jù)總線連接的寄存器、與寄存器連接的第一解碼器、第二解碼器。所述第一解碼器產(chǎn)生用以控制濾波電路各晶體管開合的控制信號(hào)S0-S7，所述第二解碼器產(chǎn)生時(shí)鐘信號(hào)Τ0-Τ3。、
[0086]如圖6所示，當(dāng)Τ0Τ1Τ2Τ3=0000時(shí)，濾波電路不工作；當(dāng)Τ0Τ1Τ2Τ3=1100時(shí)，濾波電路對(duì)時(shí)鐘信號(hào)的高\(yùn)低周期進(jìn)行濾波，輸出與原時(shí)鐘周期相同的時(shí)鐘信號(hào)；當(dāng)T0T1T2T3=1010時(shí)，濾波電路對(duì)時(shí)鐘信號(hào)的高周期進(jìn)行濾波，輸出與大于原時(shí)鐘周期的時(shí)鐘信號(hào)；當(dāng)Τ0Τ1Τ2Τ3=1001時(shí)，濾波電路對(duì)時(shí)鐘信號(hào)的低周期進(jìn)行濾波，輸出小于原時(shí)鐘周期的時(shí)鐘信號(hào)。
[0087]上述優(yōu)選實(shí)施方式應(yīng)視為本申請(qǐng)方案實(shí)施方式的舉例說明，凡與本申請(qǐng)方案雷同、近似或以此為基礎(chǔ)作出的技術(shù)推演、替換、改進(jìn)等，均應(yīng)視為本專利的保護(hù)范圍。
【權(quán)利要求】
1.一種時(shí)鐘濾波電路，其特征在于:包括 第一濾波單元，其輸入端連接時(shí)鐘信號(hào)源，用以對(duì)輸入的時(shí)鐘信號(hào)進(jìn)行濾波，繼而輸出第一時(shí)鐘信號(hào)； 第一邏輯單元，設(shè)有第一輸入端與第二輸入端，其第一輸入端連接時(shí)鐘信號(hào)源，其第二輸入端連接第一濾波單元的輸出端； 第二濾波單元，其輸入端連接時(shí)鐘信號(hào)源，用以對(duì)輸入的時(shí)鐘信號(hào)進(jìn)行慮波，繼而輸出第二時(shí)鐘信號(hào)； 第二邏輯單元，設(shè)有第一輸入端與第二輸入端，其第一輸入端連接時(shí)鐘信號(hào)源，其第二輸入端連接第二濾波單元的輸出端； 鎖存單元，設(shè)有第一輸入端與第二輸入端，其第一輸入端與第一邏輯單元的輸出端連接，其第二輸入端與第二邏輯單元的輸出端連接，用以響應(yīng)第一邏輯單元、第二邏輯單元的輸出信號(hào)產(chǎn)生一路輸出； 第三邏輯單元，設(shè)有第一輸入端與第二輸入端，其第一輸入端連接時(shí)鐘信號(hào)源，其第二輸入端連接鎖存單元的輸出端； 第四邏輯單元，設(shè)有第一輸入端與第二輸入端，其第一輸入端連接時(shí)鐘信號(hào)源，其第二輸入端連接鎖存單元的輸出端；以及 多路復(fù)用單元，設(shè)有第一輸入端、第二輸入端與第三輸入端，分別獲取鎖存單元、第三邏輯單元與第四邏輯單元的輸出信號(hào)，最終輸出第三時(shí)鐘信號(hào)。
2.根據(jù)權(quán)利要求1所述的時(shí)鐘濾波電路，其特征在于:所述第一濾波單元包括第一邏輯模塊、第一電阻、第一磁滯邏輯模塊以及若干電容； 所述第一邏輯模塊，設(shè)有輸入端與輸出端，其輸入端作為第一濾波單兀的輸入端； 所述第一磁滯邏輯模塊，設(shè)有輸入端與輸出端，其輸入端與所述第一邏輯模塊的輸出端之間接有第一電阻，其輸出端作為第一濾波單元的輸出端； 所述第一電阻與磁滯邏輯模塊輸入端之間設(shè)有多個(gè)結(jié)點(diǎn)，分別對(duì)應(yīng)連接有若干電容，各電容的另一端連接電壓源。
3.根據(jù)權(quán)利要求2所述的時(shí)鐘濾波電路，其特征在于:所述第一濾波單元還包括有第一晶體管，所述第一晶體管的柵極連接第一邏輯單元的第一輸入端，漏極連接第一磁滯邏輯模塊的輸入端，源極連接電壓源。
4.根據(jù)權(quán)利要求1所述的時(shí)鐘濾波電路，其特征在于:所述第一邏輯單元包括一晶體管，所述晶體管的柵極連接第一邏輯單元的第一輸入端，漏極連接第一邏輯單元的第二輸入端，源極連接信號(hào)地。
5.根據(jù)權(quán)利要求1所述的時(shí)鐘濾波電路，其特征在于:所述第二濾波單元包括第二邏輯模塊、第二電阻、第二磁滯邏輯模塊以及若干電容； 所述第二邏輯模塊，設(shè)有輸入端與輸出端，其輸入端作為第二濾波單元的輸入端； 所述第二磁滯邏輯模塊，設(shè)有輸入端與輸出端，其輸入端與所述第二邏輯模塊的輸出端之間接有第二電阻，其輸出端作為第二濾波單元的輸出端； 所述第二電阻與磁滯邏輯模塊輸入端之間設(shè)有多個(gè)結(jié)點(diǎn)，分別對(duì)應(yīng)連接有若干電容，各電容的另一端連接信號(hào)地。
6.根據(jù)權(quán)利要求5所述的時(shí)鐘濾波電路，其特征在于:所述第二濾波單元還包括有第二晶體管，所述第二晶體管的柵極連接第二邏輯單元的第一輸入端，源極連接第二磁滯邏輯模塊的輸入端，漏極連接信號(hào)地。
7.根據(jù)權(quán)利要求1所述的時(shí)鐘濾波電路，其特征在于:所述第二邏輯單元為“或門”電路。
8.根據(jù)權(quán)利要求1所述的時(shí)鐘濾波電路，其特征在于:所述多路復(fù)用單元包括多路復(fù)用模塊、第一“與非門”電路、第二“與非門”電路以及合路模塊； 所述多路復(fù)用模塊，設(shè)有第一輸入端、第二輸入端，時(shí)鐘輸入端，所述第一輸入端連接鎖存單元的輸出端，所述第二輸入端連接時(shí)鐘信號(hào)源，所述時(shí)鐘輸入端接時(shí)鐘信號(hào)TO ； 所述第一 “與非門”電路，設(shè)有第一輸入端與第二輸入端，所述第一輸入端接多路復(fù)用模塊的輸出端，第二輸入端熱鬧時(shí)鐘信號(hào)Tl ； 所述第二“與非門”電路，設(shè)有第一輸入端、第二輸入端與第三輸入端，所述第一輸入端連接第三邏輯單元的輸出端，第二輸入端連接第一“與非門”電路的輸出端，第三輸入端連接第四邏輯單元的輸出端； 所述合路模塊獲取第二“與非門”電路的輸出信號(hào)，合路輸出； 所述時(shí)鐘信號(hào)T0、Tl由一處理器控制生成。
9.根據(jù)權(quán)利要求1所述的時(shí)鐘濾波電路，其特征在于:所述第三邏輯單元包括第三“與非門”電路與第四“與非門”電路； 所述第三“與非門”電路，設(shè)有第一輸入端與第二輸入端，其第一輸入端連接時(shí)鐘信號(hào)源，第二輸入端連接鎖存單元的輸出端； 所述第四“與非門”電路，設(shè)有第一輸入端與第二輸入端，其第一輸入端連接第三“與非門”電路的輸出端，第二輸入端接時(shí)鐘信號(hào)T2 ;其輸出端連接第三邏輯單元的輸出端，所述時(shí)鐘信號(hào)T2由一處理器控制生成。
10.根據(jù)權(quán)利要求1所述的時(shí)鐘濾波電路，其特征在于:所述第四邏輯單元包括第一“或非門”電路與第五“與非門”電路； 所述第一 “或非門”電路，設(shè)有第一輸入端與第二輸入端，其第一輸入端連接時(shí)鐘信號(hào)源，第二輸入端連接鎖存單元的輸出端； 所述第五“與非門”電路，設(shè)有第一輸入端與第二輸入端，其第一輸入端連接第一“或非門”電路的輸出端，第二輸入端接時(shí)鐘信號(hào)T3 ;其輸出端連接第四邏輯單元的輸出端，所述時(shí)鐘信號(hào)T3由一處理器控制生成。
【文檔編號(hào)】H03K5/1252GK203788252SQ201420076915
【公開日】2014年8月20日 申請(qǐng)日期:2014年2月21日 優(yōu)先權(quán)日:2014年2月21日
【發(fā)明者】方鏡清 申請(qǐng)人:中山芯達(dá)電子科技有限公司