一種用于cpt鐘的3.4g數(shù)字鎖相倍頻器的制造方法
【專利摘要】本實(shí)用新型公開了一種用于CPT鐘的3.4G數(shù)字鎖相倍頻器，主要解決了現(xiàn)有技術(shù)中存在的數(shù)字鎖相倍頻電路很難實(shí)現(xiàn)高性能的CPT鐘的問題。該一種用于CPT鐘的3.4G數(shù)字鎖相倍頻器包括鎖相環(huán)芯片，輸入端與鎖相環(huán)芯片相連的環(huán)路濾波器，輸入端與環(huán)路濾波器相連的壓控振蕩器，輸入端與壓控振蕩器相連的功分器，輸入端分別與功分器相連的衰減器和正交混頻器，輸出端分別與鎖相環(huán)芯片相連的壓控溫補(bǔ)晶振和FPGA，輸入端與FPGA相連、輸出端與正交混頻器相連的兩路D/A轉(zhuǎn)換器，所述正交混頻器的輸出端與鎖相環(huán)芯片相連，所述壓控溫補(bǔ)晶振的輸出端與FPGA相連。通過上述方案，本實(shí)用新型達(dá)到了技術(shù)指標(biāo)較優(yōu)、數(shù)字化程度高且實(shí)施方便的目的，具有很高的實(shí)用價(jià)值和推廣價(jià)值。
【專利說明】—種用于CPT鐘的3.4G數(shù)字鎖相倍頻器
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及一種倍頻器，具體地說，是涉及一種用于CPT鐘的3.4G數(shù)字鎖相倍頻器。
【背景技術(shù)】
[0002]CPT(Coherent Population Trapping)鐘是利用激光與原子發(fā)生相干共振機(jī)制的新型原子頻標(biāo)，由于這種原子鐘不再需要微波腔，因而體積減小程度理論上不受限制，代表了小型化原子鐘發(fā)展的方向，也由于體積、功耗上的優(yōu)勢，CPT鐘已被廣泛應(yīng)用于軍碼接收機(jī)、手持導(dǎo)航儀、潛艇設(shè)備等，占據(jù)著高端晶振的應(yīng)用領(lǐng)域，市場前景十分廣闊，因而備受關(guān)注。根據(jù)構(gòu)成單元的功能，CPT鐘可以簡單地分為物理系統(tǒng)和電子學(xué)系統(tǒng)，其中，物理系統(tǒng)起原子鑒頻作用，主要由激光管、1/4偏振片、吸收泡、C場和光電池構(gòu)成；電子學(xué)系統(tǒng)除溫度控制外，還通過電流負(fù)反饋鎖定激光頻率，通過電壓負(fù)反饋鎖定微波頻率，主要由微波倍頻電路、伺服電路和電源電路組成。
[0003]上述中，微波倍頻電路的作用是把標(biāo)準(zhǔn)壓控晶振的輸出頻率通過頻率綜合得到CPT鐘1/2銣原子超精細(xì)霹靂頻率的3.41734375GHz微波信號。CPT鐘傳統(tǒng)的微波鎖相倍頻方式為采用小數(shù)分頻鎖相，頻率調(diào)制則通過周期改變小數(shù)分頻比來實(shí)現(xiàn)，這種方式的優(yōu)點(diǎn)是電路體積小，功耗低。但該方案由于小數(shù)分頻的相噪基底較差，因此相位噪聲較整數(shù)分頻鎖相明顯惡化，從而導(dǎo)致CPT鐘短穩(wěn)指標(biāo)較差。另外，由于通用集成小數(shù)分頻鎖相芯片的分辨率只有小于25位的精度，因此使得CPT鐘輸出頻率準(zhǔn)確度不夠精細(xì)，進(jìn)而在一定程度上限制了 CPT鐘的應(yīng)用。
[0004]綜上所述，傳統(tǒng)的小數(shù)分頻鎖相電路采用雖然具有體積和功耗上的優(yōu)勢，但由于采用該電路產(chǎn)生的微波倍頻源在相位噪聲和頻率分辨率兩項(xiàng)指標(biāo)上有較大差距，因此對CPT鐘整機(jī)指標(biāo)有較大惡化，從而很難實(shí)現(xiàn)高性能的CPT鐘。
實(shí)用新型內(nèi)容
[0005]本實(shí)用新型的目的在于提供一種用于CPT的3.4G數(shù)字鎖相倍頻器，主要解決現(xiàn)有技術(shù)中存在的數(shù)字鎖相倍頻電路產(chǎn)生的微波倍頻源在相位噪聲和頻率分辨率兩項(xiàng)指標(biāo)上有較大差距，因此對CPT鐘整機(jī)指標(biāo)有較大惡化，從而很難實(shí)現(xiàn)高性能的CPT鐘的問題。
[0006]為了實(shí)現(xiàn)上述目的，本實(shí)用新型采用的技術(shù)方案如下:
[0007]—種用于CPT鐘的3.4G數(shù)字鎖相倍頻器，包括鎖相環(huán)芯片，輸入端與鎖相環(huán)芯片相連的環(huán)路濾波器，輸入端與環(huán)路濾波器相連的壓控振蕩器，輸入端與壓控振蕩器相連的功分器，輸入端分別與功分器相連的衰減器和正交混頻器，輸出端分別與鎖相環(huán)芯片相連的壓控溫補(bǔ)晶振和FPGA，輸入端與FPGA相連、輸出端與正交混頻器相連的兩路D/A轉(zhuǎn)換器，所述正交混頻器的輸出端與鎖相環(huán)芯片相連，所述壓控溫補(bǔ)晶振的輸出端與FPGA相連。
[0008]進(jìn)一步地，所述鎖相環(huán)芯片包括輸入端與壓控溫補(bǔ)晶振相連、輸出端與環(huán)路濾波器相連的鑒相器，輸入端分別與正交混頻器和FPGA相連、輸出端與鑒相器相連的環(huán)路分頻器，該鑒相器和環(huán)路分頻器集成于鎖相環(huán)芯片內(nèi)。
[0009]具體地說，所述FPGA包括選擇開關(guān)，輸出端均與選擇開關(guān)相連的時序產(chǎn)生電路和兩路頻率寄存器，輸入端與選擇開關(guān)相連的相位累加器，輸入端與相位累加器相連的相位截?cái)嗵幚砥?，所述時序產(chǎn)生電路和相位累加器的輸入端均與壓控溫補(bǔ)晶振相連。
[0010]作為優(yōu)選，所述鎖相環(huán)芯片為HMC704 ;所述壓控振蕩器為HMC389 ;所述正交混頻器為 HMC495。
[0011]與現(xiàn)有技術(shù)相比，本實(shí)用新型具有以下有益效果:
[0012](I)本實(shí)用新型通過對鎖相倍頻器的巧妙設(shè)置，使用較少的器件模塊達(dá)到了相位噪聲低、雜散小、頻率分辨率高、易于調(diào)試等特點(diǎn)，可用于制作高性能CPT鐘，性價(jià)比較高，符合實(shí)際需求，具有實(shí)質(zhì)性特點(diǎn)和進(jìn)步，適合大規(guī)模推廣應(yīng)用。
【專利附圖】

【附圖說明】 [0013]圖1為本實(shí)用新型的系統(tǒng)框圖。
[0014]圖2為本實(shí)用新型中FPGA的內(nèi)部框圖。
【具體實(shí)施方式】
[0015]下面結(jié)合附圖和實(shí)施例對本實(shí)用新型作進(jìn)一步說明，本實(shí)用新型的實(shí)施方式包括但不限于下列實(shí)施例。
實(shí)施例
[0016]為了解決現(xiàn)有技術(shù)中存在的數(shù)字鎖相倍頻電路產(chǎn)生的微波倍頻源在相位噪聲和頻率分辨率兩項(xiàng)指標(biāo)上有較大差距，因此對CPT鐘整機(jī)指標(biāo)有較大惡化，從而很難實(shí)現(xiàn)高性能的CPT鐘的問題，如圖1所示，本實(shí)用新型公開了一種用于CPT鐘的3.4G數(shù)字鎖相倍頻器，包括輸出端依次相連(即前者的輸出端與后者的輸入端相連)的正交混頻器、環(huán)路分頻器、鑒相器、環(huán)路濾波器、壓控振蕩器、功分器和衰減器，其中，功分器的輸出端還與正交混頻器相連，正交混頻器的輸入端還連接有兩路D/A轉(zhuǎn)換器，兩路D/A轉(zhuǎn)換器的的輸入端連接有FPGA，該FPGA的輸出端與環(huán)路分頻器相連，輸入端連接有20M壓控溫補(bǔ)晶振，該20M壓控溫補(bǔ)晶振的輸出端與鑒相器相連。
[0017]其中，鑒相器和環(huán)路分頻器集成于鎖相環(huán)芯片內(nèi)，F(xiàn)PGA由輸出端依次相連(即前者的輸出端與后者的輸入端相連)的兩路頻率寄存器、選擇開關(guān)、相位累加器和相位截?cái)嗵幚砥?，以及輸出端與選擇開關(guān)相連、輸入端與20M壓控溫補(bǔ)晶振相連的時序產(chǎn)生電路，該相位累加器亦與20M壓控溫補(bǔ)晶振的輸出端相連。
[0018]在應(yīng)用時，優(yōu)選壓控振蕩器輸出信號頻率范圍為3.35^3.55GHz，該微波信號經(jīng)功分器分為兩路，一路經(jīng)衰減器衰減后作為CPT鐘激光調(diào)制用微波源直接輸出給CPT鐘激光物理系統(tǒng)；另一路輸送至正交混頻器HMC495，與由FPGA及兩個D/A轉(zhuǎn)換器產(chǎn)生的兩路信號相互正交、中心頻率為2.65625MHz的低頻調(diào)制信號進(jìn)行正交混頻得到3.42GHz附近的射頻信號，該信號再反饋給鎖相環(huán)芯片HMC704，并經(jīng)該芯片內(nèi)部的環(huán)路分頻器分頻至20MHz附近，然后與來自20M壓控溫補(bǔ)晶振的另一路信號進(jìn)行鑒相，鑒相器輸出的相位誤差信號經(jīng)環(huán)路濾波器濾波后輸送至壓控振蕩器HMC389調(diào)諧端，使其輸出信號頻率鎖定在CPT鐘1/2銣原子超精細(xì)霹靂頻率3.41734375GHz上。
[0019]如圖2所示，在FPGA內(nèi)部，類似于DDS原理產(chǎn)生兩路頻率可微調(diào)、相位時鐘相差90度的數(shù)字信號，這兩路正交的數(shù)字信號通過電路性能完全相同的D/A轉(zhuǎn)換器轉(zhuǎn)換成模擬信號后由于相位延遲基本一致，因此相位仍然能保持正交，從而保證了正交混頻器輸出信號的頻譜純度，確保3.4G數(shù)字鎖相環(huán)路不會錯鎖。優(yōu)選采用32位相位步進(jìn)字，由此得出最小頻率微調(diào)絕對值為20MHz/232，即0.004566Hz，相對3.41734375GHz微波倍頻輸出的最小頻率微調(diào)相對值為1.362E-12。
[0020]本方案中，對3.41734375GHz微波源的調(diào)制是FPGA通過周期地更改輸出兩路正交低頻信號的頻率來實(shí)現(xiàn)，這樣就省掉了專門的調(diào)頻電路，另外，由于用來產(chǎn)生正交低頻調(diào)制信號的硬件資源可與整個CPT鐘的其它數(shù)字控制電路共用一片F(xiàn)PGA，因此相對于通用的DDS電路來說，可在較大程度上節(jié)省硬件開銷。再者，兩路正交的低頻調(diào)制信號采用數(shù)字波形產(chǎn)生方式形成則在各種頻率上都有極好的相位正交度，相對模擬的90度功分電路則有更高的相位精度，能保證正交混頻器輸出射頻信號中鏡像邊帶抑制性能。
[0021]綜上所述，3.4G數(shù)字鎖相倍頻器具有相位噪聲低、雜散小、頻率分辨率高、易于調(diào)試等特點(diǎn)，可用于制作高性能CPT鐘。
[0022]按照上述實(shí)施例，便可很好地實(shí)現(xiàn)本實(shí)用新型。
【權(quán)利要求】
1.一種用于CPT鐘的3.4G數(shù)字鎖相倍頻器，其特征在于，包括鎖相環(huán)芯片，輸入端與鎖相環(huán)芯片相連的環(huán)路濾波器，輸入端與環(huán)路濾波器相連的壓控振蕩器，輸入端與壓控振蕩器相連的功分器，輸入端分別與功分器相連的衰減器和正交混頻器，輸出端分別與鎖相環(huán)芯片相連的壓控溫補(bǔ)晶振和FPGA，輸入端與FPGA相連、輸出端與正交混頻器相連的兩路D/A轉(zhuǎn)換器，所述正交混頻器的輸出端與鎖相環(huán)芯片相連，所述壓控溫補(bǔ)晶振的輸出端與FPGA相連。
2.根據(jù)權(quán)利要求1所述的一種用于CPT鐘的3.4G數(shù)字鎖相倍頻器，其特征在于，所述鎖相環(huán)芯片包括輸入端與壓控溫補(bǔ)晶振相連、輸出端與環(huán)路濾波器相連的鑒相器，輸入端分別與正交混頻器和FPGA相連、輸出端與鑒相器相連的環(huán)路分頻器，該鑒相器和環(huán)路分頻器集成于鎖相環(huán)芯片內(nèi)。
3.根據(jù)權(quán)利要求2所述的一種用于CPT鐘的3.4G數(shù)字鎖相倍頻器，其特征在于，所述FPGA包括選擇開關(guān)，輸出端均與選擇開關(guān)相連的時序產(chǎn)生電路和兩路頻率寄存器，輸入端與選擇開關(guān)相連的相位累加器，輸入端與相位累加器相連的相位截?cái)嗵幚砥鳎鰰r序產(chǎn)生電路和相位累加器的輸入端均與壓控溫補(bǔ)晶振相連。
4.根據(jù)權(quán)利要求3所述的一種用于CPT鐘的3.4G數(shù)字鎖相倍頻器，其特征在于，所述鎖相環(huán)芯片為HMC704 ;所述壓控振蕩器為HMC389 ;所述正交混頻器為HMC495。
【文檔編號】H03L7/18GK203708219SQ201420074957
【公開日】2014年7月9日 申請日期:2014年2月21日 優(yōu)先權(quán)日:2014年2月21日
【發(fā)明者】趙海清 申請人:成都天奧電子股份有限公司