基于fpga的實(shí)時(shí)三角波發(fā)生器的制造方法
【專利摘要】一種基于FPGA的實(shí)時(shí)三角波發(fā)生器，其下降數(shù)據(jù)運(yùn)算單元和上升數(shù)據(jù)運(yùn)算單元的輸出端分別與數(shù)據(jù)選擇器的兩個(gè)輸入端連接，方波發(fā)生單元的輸出端與數(shù)據(jù)選擇器的選擇端連接；下降數(shù)據(jù)運(yùn)算單元、上升數(shù)據(jù)運(yùn)算單元和方波發(fā)生單元的一個(gè)輸入端相互連接為相位數(shù)據(jù)輸入端，下降數(shù)據(jù)運(yùn)算單元、上升數(shù)據(jù)運(yùn)算單元和方波發(fā)生單元的另一個(gè)輸入端相互連接為占空比數(shù)據(jù)輸入端。本實(shí)用新型的特點(diǎn)在于，使用了有限的數(shù)據(jù)寬度，并且全部采用定點(diǎn)運(yùn)算作為基礎(chǔ)，并且在四級(jí)流水線內(nèi)完成三角波發(fā)生。只需要輸入相位和占空比信息，就可以對(duì)三角波的波形參數(shù)進(jìn)行控制，占用了很少的FPGA資源，可以適應(yīng)邏輯單元有限的FPGA器件，并且有效的提高了硬件速度。
【專利說(shuō)明】基于FPGA的實(shí)時(shí)三角波發(fā)生器
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及一種基于FPGA(Field — Programmable Gate Array,現(xiàn)場(chǎng)可編程門(mén)陣列)的實(shí)時(shí)三角波發(fā)生器，并且具有占空比和幅度實(shí)時(shí)可調(diào)的能力，屬于電子測(cè)量?jī)x器領(lǐng)域。
【背景技術(shù)】
[0002]以往三角波發(fā)生多采用固定斜率和固定占空比技術(shù)，多由軟件計(jì)算產(chǎn)生，并存儲(chǔ)于波形數(shù)據(jù)存儲(chǔ)器中，再由DAC (數(shù)模轉(zhuǎn)換器)發(fā)出形成模擬波形。但是這樣無(wú)法實(shí)現(xiàn)實(shí)時(shí)的波形發(fā)生，也無(wú)法對(duì)三角波進(jìn)行實(shí)時(shí)調(diào)制。

【發(fā)明內(nèi)容】

[0003]本實(shí)用新型要解決的技術(shù)問(wèn)題是克服現(xiàn)有波形發(fā)生的技術(shù)缺陷，提出一種能夠?qū)崟r(shí)產(chǎn)生三角波的硬件裝置，并且能夠?qū)ζ湎辔弧㈩l率、幅度、占空比實(shí)現(xiàn)實(shí)時(shí)調(diào)制。
[0004]為此本實(shí)用新型采用如下技術(shù)方案:一種基于FPGA的實(shí)時(shí)三角波發(fā)生器，其特征在于，包括下降數(shù)據(jù)運(yùn)算單元、上升數(shù)據(jù)運(yùn)算單元、方波發(fā)生單元和數(shù)據(jù)選擇器，下降數(shù)據(jù)運(yùn)算單元和上升數(shù)據(jù)運(yùn)算單元的輸出端分別與數(shù)據(jù)選擇器的兩個(gè)輸入端連接，方波發(fā)生單元的輸出端與數(shù)據(jù)選擇器的選擇端連接；下降數(shù)據(jù)運(yùn)算單元、上升數(shù)據(jù)運(yùn)算單元和方波發(fā)生單元的一個(gè)輸入端相互連接為相位數(shù)據(jù)輸入端，下降數(shù)據(jù)運(yùn)算單元、上升數(shù)據(jù)運(yùn)算單元和方波發(fā)生單元的另一個(gè)輸入端相互連接為占空比數(shù)據(jù)輸入端。
[0005]所述的下降數(shù)據(jù)運(yùn)算單元包括第一下降數(shù)據(jù)運(yùn)算加法器、第二下降數(shù)據(jù)運(yùn)算加法器和第三下降數(shù)據(jù)運(yùn)算加法器、下降數(shù)據(jù)運(yùn)算除法器和下降數(shù)據(jù)運(yùn)算乘法器，第一下降數(shù)據(jù)運(yùn)算加法器、下降數(shù)據(jù)運(yùn)算除法器和第二下降數(shù)據(jù)運(yùn)算加法器依次連接，第三下降數(shù)據(jù)運(yùn)算加法器的輸出端與下降數(shù)據(jù)運(yùn)算乘法器的一個(gè)輸入端連接，下降數(shù)據(jù)運(yùn)算乘法器的輸出端與下降數(shù)據(jù)運(yùn)算除法器的另一輸入端連接；第二下降數(shù)據(jù)運(yùn)算加法器輸出端與所述的數(shù)據(jù)選擇器的一個(gè)輸入端連接。
[0006]所述的上升數(shù)據(jù)運(yùn)算單元包括第一上升數(shù)據(jù)運(yùn)算減法器、上升數(shù)據(jù)運(yùn)算除法器、上升數(shù)據(jù)運(yùn)算加法器、第二上升數(shù)據(jù)運(yùn)算減法器和上升數(shù)據(jù)運(yùn)算乘法器，第一上升數(shù)據(jù)運(yùn)算減法器、上升數(shù)據(jù)運(yùn)算除法器和上升數(shù)據(jù)運(yùn)算加法器依次連接，第二上升數(shù)據(jù)運(yùn)算減法器的輸出端與上升數(shù)據(jù)運(yùn)算乘法器的一個(gè)輸入端連接，上升數(shù)據(jù)運(yùn)算乘法器的輸出端與上升數(shù)據(jù)運(yùn)算除法器的另一輸入端連接，上升數(shù)據(jù)運(yùn)算加法器的輸出端與所述的數(shù)據(jù)選擇器的另一個(gè)輸入端連接。
[0007]所述的方波發(fā)生單元由比校器及其輸出端依次連接的第一至第三延遲器組成，第二延遲器的輸出端還與所述的數(shù)據(jù)選擇器的選擇端連接，第三延遲器的輸出端為方波輸出端。
[0008]本實(shí)用新型的特點(diǎn)在于，使用了有限的數(shù)據(jù)寬度，并且全部采用定點(diǎn)運(yùn)算作為基礎(chǔ)，并且在四級(jí)流水線內(nèi)完成三角波發(fā)生。只需要輸入相位和占空比信息，就可以對(duì)三角波的波形參數(shù)進(jìn)行控制，占用了很少的FPGA資源，可以適應(yīng)邏輯單元有限的FPGA器件，并且有效的提高了硬件速度。
[0009]本實(shí)用新型還增加了占空比相同的同步方波輸出，有效的利用了 FPGA內(nèi)部的硬件資源。一方面可以作為三角波的同步信號(hào)，同時(shí)也可以作為數(shù)字信號(hào)發(fā)生器的方波輸出使用。
【專利附圖】

【附圖說(shuō)明】
[0010]圖1為本實(shí)用新型的整體結(jié)構(gòu)框圖；
[0011]圖2為本實(shí)用新型的下降數(shù)據(jù)運(yùn)算單元的結(jié)構(gòu)框圖；
[0012]圖3為本實(shí)用新型的上升數(shù)據(jù)運(yùn)算單元的結(jié)構(gòu)框圖。
【具體實(shí)施方式】
[0013]如圖1?圖3所示，本實(shí)用新型一種基于FPGA的實(shí)時(shí)三角波發(fā)生器的實(shí)施例，包括下降數(shù)據(jù)運(yùn)算單元1、上升數(shù)據(jù)運(yùn)算單元2、方波發(fā)生單元3和數(shù)據(jù)選擇器4，下降數(shù)據(jù)運(yùn)算單元I和上升數(shù)據(jù)運(yùn)算單元2的輸出端分別與數(shù)據(jù)選擇器4的兩個(gè)輸入端連接，方波發(fā)生單元3的輸出端與數(shù)據(jù)選擇器4的選擇端連接；下降數(shù)據(jù)運(yùn)算單元1、上升數(shù)據(jù)運(yùn)算單元2和方波發(fā)生單元3的一個(gè)輸入端相互連接為相位數(shù)據(jù)輸入端b，下降數(shù)據(jù)運(yùn)算單元1、上升數(shù)據(jù)運(yùn)算單元2和方波發(fā)生單元3的另一個(gè)輸入端相互連接為占空比數(shù)據(jù)輸入端a。
[0014]所述的下降數(shù)據(jù)運(yùn)算單元I包括第一下降數(shù)據(jù)運(yùn)算加法器11、第二下降數(shù)據(jù)運(yùn)算加法器13和第三下降數(shù)據(jù)運(yùn)算加法器14、下降數(shù)據(jù)運(yùn)算除法器12和下降數(shù)據(jù)運(yùn)算乘法器15，第一下降數(shù)據(jù)運(yùn)算加法器11、下降數(shù)據(jù)運(yùn)算除法器12和第二下降數(shù)據(jù)運(yùn)算加法器13依次連接，第三下降數(shù)據(jù)運(yùn)算加法器14的輸出端與下降數(shù)據(jù)運(yùn)算乘法器15的一個(gè)輸入端連接，下降數(shù)據(jù)運(yùn)算乘法器15的輸出端與下降數(shù)據(jù)運(yùn)算除法器12的另一輸入端連接；第二下降數(shù)據(jù)運(yùn)算加法器13輸出端與所述的數(shù)據(jù)選擇器4的一個(gè)輸入端連接。
[0015]所述的上升數(shù)據(jù)運(yùn)算單元2包括第一上升數(shù)據(jù)運(yùn)算減法器21、上升數(shù)據(jù)運(yùn)算除法器22、上升數(shù)據(jù)運(yùn)算加法器23、第二上升數(shù)據(jù)運(yùn)算減法器24和上升數(shù)據(jù)運(yùn)算乘法器25，第一上升數(shù)據(jù)運(yùn)算減法器21、上升數(shù)據(jù)運(yùn)算除法器22和上升數(shù)據(jù)運(yùn)算加法器23依次連接，第二上升數(shù)據(jù)運(yùn)算減法器24的輸出端與上升數(shù)據(jù)運(yùn)算乘法器25的一個(gè)輸入端連接，上升數(shù)據(jù)運(yùn)算乘法器25的輸出端與上升數(shù)據(jù)運(yùn)算除法器22的另一輸入端連接，上升數(shù)據(jù)運(yùn)算加法器23的輸出端與所述的數(shù)據(jù)選擇器4的另一個(gè)輸入端連接。
[0016]所述的方波發(fā)生單元3由比校器31及其輸出端依次連接的第一至第三延遲器32-34組成，第二延遲器33的輸出端還與所述的數(shù)據(jù)選擇器4的選擇端連接，第三延遲器34的輸出端為方波輸出端。實(shí)施的基于FPGA的實(shí)時(shí)三角波發(fā)生器,包括乘法器、除法器、力口法器、減法器、數(shù)據(jù)選擇器、比校器等基礎(chǔ)的運(yùn)算單元，輸入的相位數(shù)據(jù)和占空比數(shù)據(jù)，經(jīng)過(guò)一系列計(jì)算，得到上升和下降兩路波形數(shù)據(jù)。其中所有運(yùn)算過(guò)程全部使用定點(diǎn)的小寬度硬件完成，相位數(shù)據(jù)和占空比數(shù)據(jù)經(jīng)過(guò)比較器，獲得了與波形同步的方波信號(hào)，該信號(hào)一方面作為一路方波輸出，另一方面通過(guò)數(shù)據(jù)選擇器，選擇了合適的上升和下降波形數(shù)據(jù)，組合出了最終的三角波波形。
[0017]本實(shí)用新型三角波形成的過(guò)程說(shuō)明如下:[0018]在下降數(shù)據(jù)運(yùn)算單元I和上升數(shù)據(jù)運(yùn)算單元2的輸入端分別按照需要輸入相位數(shù)據(jù)和占空比數(shù)據(jù)，經(jīng)過(guò)乘法器、除法器、加法器、減法器的一系列計(jì)算，分別在下降數(shù)據(jù)運(yùn)算單元I和上升數(shù)據(jù)運(yùn)算單元2的輸出端得到上升和下降兩路波形數(shù)據(jù)。其中所有運(yùn)算過(guò)程全部使用定點(diǎn)的小寬度硬件完成，相位數(shù)據(jù)和占空比數(shù)據(jù)經(jīng)過(guò)比較器31，獲得了與波形同步的方波信號(hào)，該信號(hào)一方面作為一路方波輸出，另一方面通過(guò)數(shù)據(jù)選擇器4，選擇了合適的上升和下降波形數(shù)據(jù)，組合出需要的三角波波形。
[0019]以上雖然描述了本實(shí)用新型的【具體實(shí)施方式】，但是本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)理解，這些僅是舉例說(shuō)明，本實(shí)用新型的保護(hù)范圍是由所附權(quán)利要求書(shū)限定的。本領(lǐng)域的技術(shù)人員在不背離本實(shí)用新型的原理和實(shí)質(zhì)的前提下，可以對(duì)這些實(shí)施方式做出多種變更或修改，但這些變更和修改均落入本實(shí)用新型的保護(hù)范圍。
【權(quán)利要求】
1.一種基于FPGA的實(shí)時(shí)三角波發(fā)生器，其特征在于，包括下降數(shù)據(jù)運(yùn)算單元、上升數(shù)據(jù)運(yùn)算單元、方波發(fā)生單元和數(shù)據(jù)選擇器，下降數(shù)據(jù)運(yùn)算單元和上升數(shù)據(jù)運(yùn)算單元的輸出端分別與數(shù)據(jù)選擇器的兩個(gè)輸入端連接，方波發(fā)生單元的輸出端與數(shù)據(jù)選擇器的選擇端連接；下降數(shù)據(jù)運(yùn)算單元、上升數(shù)據(jù)運(yùn)算單元和方波發(fā)生單元的一個(gè)輸入端相互連接為相位數(shù)據(jù)輸入端，下降數(shù)據(jù)運(yùn)算單元、上升數(shù)據(jù)運(yùn)算單元和方波發(fā)生單元的另一個(gè)輸入端相互連接為占空比數(shù)據(jù)輸入端。
2.根據(jù)權(quán)利要求1所述的基于FPGA的實(shí)時(shí)三角波發(fā)生器，其特征在于，所述的下降數(shù)據(jù)運(yùn)算單元包括第一下降數(shù)據(jù)運(yùn)算加法器、第二下降數(shù)據(jù)運(yùn)算加法器和第三下降數(shù)據(jù)運(yùn)算加法器、下降數(shù)據(jù)運(yùn)算除法器和下降數(shù)據(jù)運(yùn)算乘法器，第一下降數(shù)據(jù)運(yùn)算加法器、下降數(shù)據(jù)運(yùn)算除法器和第二下降數(shù)據(jù)運(yùn)算加法器依次連接，第三下降數(shù)據(jù)運(yùn)算加法器的輸出端與下降數(shù)據(jù)運(yùn)算乘法器的一個(gè)輸入端連接，下降數(shù)據(jù)運(yùn)算乘法器的輸出端與下降數(shù)據(jù)運(yùn)算除法器的另一輸入端連接；第二下降數(shù)據(jù)運(yùn)算加法器輸出端與所述的數(shù)據(jù)選擇器的一個(gè)輸入端連接。
3.根據(jù)權(quán)利要求2所述的基于FPGA的實(shí)時(shí)三角波發(fā)生器，其特征在于，所述的上升數(shù)據(jù)運(yùn)算單元包括第一上升數(shù)據(jù)運(yùn)算減法器、上升數(shù)據(jù)運(yùn)算除法器、上升數(shù)據(jù)運(yùn)算加法器、第二上升數(shù)據(jù)運(yùn)算減法器和上升數(shù)據(jù)運(yùn)算乘法器，第一上升數(shù)據(jù)運(yùn)算減法器、上升數(shù)據(jù)運(yùn)算除法器和上升數(shù)據(jù)運(yùn)算加法器依次連接，第二上升數(shù)據(jù)運(yùn)算減法器的輸出端與上升數(shù)據(jù)運(yùn)算乘法器的一個(gè)輸入端連接，上升數(shù)據(jù)運(yùn)算乘法器的輸出端與上升數(shù)據(jù)運(yùn)算除法器的另一輸入端連接，上升數(shù)據(jù)運(yùn)算加法器的輸出端與所述的數(shù)據(jù)選擇器的另一個(gè)輸入端連接。
4.根據(jù)權(quán)利要求3所述的基于FPGA的實(shí)時(shí)三角波發(fā)生器，其特征在于，所述的方波發(fā)生單元由比校器及其輸出端依次連接的第一至第三延遲器組成，第二延遲器的輸出端還與所述的數(shù)據(jù)選擇器的選擇端連接，第三延遲器的輸出端為方波輸出端。
【文檔編號(hào)】H03K4/06GK203708205SQ201420074556
【公開(kāi)日】2014年7月9日 申請(qǐng)日期:2014年2月21日 優(yōu)先權(quán)日:2014年2月21日
【發(fā)明者】郝春華 申請(qǐng)人:青島漢泰電子有限公司