同步系統(tǒng)以及分頻電路的制作方法
【專利摘要】本發(fā)明提供一種同步系統(tǒng)以及分頻電路。該同步系統(tǒng)具備：分頻電路，以通過(guò)分頻比設(shè)定信號(hào)而被設(shè)定的第1分頻比，將基準(zhǔn)時(shí)鐘進(jìn)行分頻而生成分頻時(shí)鐘；第1設(shè)備，與所述基準(zhǔn)時(shí)鐘同步動(dòng)作；第2設(shè)備，與分頻時(shí)鐘同步動(dòng)作；分頻比檢測(cè)電路，每隔分頻時(shí)鐘的1個(gè)周期，輸出與基準(zhǔn)時(shí)鐘同步而進(jìn)行計(jì)數(shù)的計(jì)數(shù)值，并且，根據(jù)計(jì)數(shù)值檢測(cè)分頻時(shí)鐘的分頻比并作為第2分頻比輸出；及解碼器，根據(jù)計(jì)數(shù)值以及第2分頻比而生成選通信號(hào)，所述選通信號(hào)用于控制第1設(shè)備對(duì)第2設(shè)備輸入輸出信號(hào)的時(shí)刻。第1設(shè)備根據(jù)選通信號(hào)并經(jīng)由與分頻時(shí)鐘同步動(dòng)作的總線，與第2設(shè)備進(jìn)行通信。
【專利說(shuō)明】同步系統(tǒng)以及分頻電路

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種同步系統(tǒng)以及生成使用于該同步系統(tǒng)中的分頻時(shí)鐘的分頻電路。

【背景技術(shù)】
[0002]圖13是表示以往的同步系統(tǒng)80的結(jié)構(gòu)的一個(gè)例子的框圖。圖13所示的同步系統(tǒng)80具備第I設(shè)備82、第2設(shè)備84、分頻電路88及解碼器(decoder)92。
[0003]第I設(shè)備82與從PLL(相位同步電路)93等時(shí)鐘產(chǎn)生電路供給的基準(zhǔn)時(shí)鐘同步動(dòng)作，第2設(shè)備84與通過(guò)分頻電路88分頻基準(zhǔn)時(shí)鐘而生成的分頻時(shí)鐘同步動(dòng)作。
[0004]分頻時(shí)鐘的分頻比可通過(guò)第I分頻比而改變，所述第I分頻比通過(guò)從外部輸入的分頻比設(shè)定信號(hào)(div_rat1)而被設(shè)定。
[0005]以下，針對(duì)分頻電路88進(jìn)行說(shuō)明。
[0006]圖14為表示圖13所示的分頻電路88的結(jié)構(gòu)的一個(gè)例子的電路圖。圖14所示的分頻電路88具備選擇器98、觸發(fā)器(FF) 100、遞減器(-1) 102及NOR電路104。
[0007]在分頻電路88中，當(dāng)遞減器102的輸出信號(hào)成為O的情況下，NOR電路104的輸出信號(hào)成為高電平(H)，從選擇器98輸出通過(guò)分頻比設(shè)定信號(hào)(div_rat1[n:0])而被設(shè)定的第I分頻比。從選擇器98輸出的第I分頻比與基準(zhǔn)時(shí)鐘(clk_PLL)同步而設(shè)定于FF100中，從FF 100輸出的計(jì)數(shù)值(count, downcount[n:0])成為第I分頻比。
[0008]接下來(lái)，從FF 100輸出的計(jì)數(shù)值通過(guò)遞減器102而遞減(_1)。當(dāng)遞減器102的輸出信號(hào)為非O的情況下,從選擇器98輸出遞減器102的輸出信號(hào)。來(lái)自選擇器98的輸出信號(hào)與基準(zhǔn)時(shí)鐘同步而設(shè)定于FF 100中，從FF 100輸出的計(jì)數(shù)值被遞減計(jì)數(shù)。
[0009]計(jì)數(shù)值依次遞減,與基準(zhǔn)時(shí)鐘同步而從第I分頻比遞減計(jì)數(shù)至O。當(dāng)遞減器102的輸出信號(hào)成為O的情況下，第I分頻比再次被設(shè)定為計(jì)數(shù)值，重復(fù)前述動(dòng)作。在這期間，從分頻電路88輸出FF 100的計(jì)數(shù)值(count),并且,其最上位比特(downcount [η])作為分頻時(shí)鐘(clk_DIV)輸出。
[0010]在同步系統(tǒng)80中，第I設(shè)備82與第2設(shè)備84之間經(jīng)由與分頻時(shí)鐘同步動(dòng)作的總線86進(jìn)行通信。通常，第I設(shè)備82中不會(huì)輸入有分頻時(shí)鐘本身，取而代之，從解碼器92輸入由輸入選通信號(hào)(strobe_sample)以及輸出選通信號(hào)(strobe_drive)構(gòu)成的選通信號(hào)。通過(guò)這兩個(gè)選通信號(hào)，第I設(shè)備82能夠與第2設(shè)備84正常地進(jìn)行通信。
[0011]輸入選通信號(hào)為對(duì)第I設(shè)備82接收來(lái)自第2設(shè)備84的信號(hào)的時(shí)刻進(jìn)行控制的信號(hào)，輸出選通信號(hào)為對(duì)第I設(shè)備82輸出輸入給第2設(shè)備84的信號(hào)的時(shí)刻進(jìn)行控制的信號(hào)。
[0012]如上所述，分頻時(shí)鐘通過(guò)分頻基準(zhǔn)時(shí)鐘而制成。從而，輸入選通信號(hào)以及輸出選通信號(hào)通過(guò)解碼從分頻電路88輸出的計(jì)數(shù)值而生成是最簡(jiǎn)單的，這兩個(gè)選通信號(hào)通過(guò)解碼器92并根據(jù)第I分頻比及計(jì)數(shù)值對(duì)計(jì)數(shù)值進(jìn)行解碼而制成。
[0013]如上所述，在同步系統(tǒng)80中，基準(zhǔn)時(shí)鐘通過(guò)分頻電路88而被分頻，并生成計(jì)數(shù)值以及分頻時(shí)鐘，計(jì)數(shù)值通過(guò)解碼器92而被解碼，生成輸入選通信號(hào)及輸出選通信號(hào)。并且，第I設(shè)備82根據(jù)這兩個(gè)選通信號(hào)并經(jīng)由總線86，與第2設(shè)備84進(jìn)行通信。
[0014]然而，以往的同步系統(tǒng)80在時(shí)序收斂方面存在問(wèn)題。
[0015]圖15是表示以往的同步系統(tǒng)80的問(wèn)題點(diǎn)的一個(gè)例子的框圖。如圖15所示，在實(shí)際同步系統(tǒng)80中，為減小第I設(shè)備82與第2設(shè)備84之間的時(shí)鐘偏差，通常，在基準(zhǔn)時(shí)鐘及分頻時(shí)鐘的路徑進(jìn)行CTS (時(shí)鐘樹(shù)綜合)，并插入有時(shí)鐘樹(shù)。
[0016]該情況下，即使第I設(shè)備82與第2設(shè)備84之間的時(shí)鐘的相位一致，因分頻電路88成為時(shí)鐘樹(shù)的上游，因此從分頻電路88輸出的計(jì)數(shù)值與輸入到第I設(shè)備82中的基準(zhǔn)時(shí)鐘之間的時(shí)鐘偏差也變大。因此，在分頻電路88與第I設(shè)備82之間產(chǎn)生巨大的保持違規(guī)。
[0017]并且，在安裝同步系統(tǒng)80時(shí)的引腳數(shù)方面也存在缺陷。如同圖13及圖14中用虛線圈起來(lái)表示的那樣，當(dāng)分頻電路88與其他電路部分被安裝在互不相同的半導(dǎo)體芯片的情況下，需要將從分頻電路88輸出的計(jì)數(shù)值以及分頻比設(shè)定信號(hào)輸入到解碼器92中。由于這些信號(hào)均由多比特構(gòu)成，因此用另一個(gè)半導(dǎo)體芯片安裝分頻電路88的情況下，需要多個(gè)引腳。
[0018]另外，在改變通過(guò)分頻比設(shè)定信號(hào)而被設(shè)定的第I分頻比的情況下，為防止錯(cuò)誤動(dòng)作，需要與基準(zhǔn)時(shí)鐘同步而改變第I分頻比。并且，若分頻電路88與解碼器92中第I分頻比發(fā)生變化的基準(zhǔn)時(shí)鐘的周期(cycle)不同，則同步系統(tǒng)80將錯(cuò)誤動(dòng)作，因此對(duì)用于改變第I分頻比的時(shí)機(jī)的要求也非常嚴(yán)格。
[0019]在此，作為有關(guān)本發(fā)明的現(xiàn)有技術(shù)文獻(xiàn)，有日本專利公開(kāi)平6-56954號(hào)公報(bào)(專利文獻(xiàn)I)以及日本專利公開(kāi)2008-28854號(hào)公報(bào)(專利文獻(xiàn)2)。
[0020]在專利文獻(xiàn)I中記載有，在計(jì)數(shù)電路中對(duì)同步時(shí)鐘進(jìn)行計(jì)數(shù)，將計(jì)數(shù)值從O?3重復(fù)計(jì)數(shù)的情況下，若計(jì)數(shù)值成為3，則產(chǎn)生定時(shí)信號(hào)的內(nèi)容。
[0021]在專利文獻(xiàn)2中記載有對(duì)與基準(zhǔn)時(shí)鐘信號(hào)的I個(gè)周期相對(duì)應(yīng)的時(shí)間、及基準(zhǔn)信號(hào)的脈沖數(shù)進(jìn)行計(jì)數(shù)的內(nèi)容。


【發(fā)明內(nèi)容】

[0022]本發(fā)明的第I目的為，提供一種能夠防止因分頻電路與第I設(shè)備之間的時(shí)鐘偏差而產(chǎn)生的時(shí)序違規(guī)的同步系統(tǒng)以及分頻電路。
[0023]本發(fā)明的第2目的為，提供一種在用另一個(gè)半導(dǎo)體芯片安裝分頻電路的情況下，能夠減少用于連接分頻電路與其他電路部分之間的引腳數(shù)的同步系統(tǒng)及分頻電路。
[0024]本發(fā)明的第3目的為，提供一種能夠解決改變分頻時(shí)鐘的分頻比時(shí)的時(shí)機(jī)的問(wèn)題的同步系統(tǒng)以及分頻電路。
[0025]為達(dá)到上述目的，本發(fā)明提供一種同步系統(tǒng)，其特征在于，具備:分頻電路，以通過(guò)分頻比設(shè)定信號(hào)而被設(shè)定的第I分頻比，將基準(zhǔn)時(shí)鐘進(jìn)行分頻而生成分頻時(shí)鐘；第I設(shè)備，與所述基準(zhǔn)時(shí)鐘同步動(dòng)作；第2設(shè)備，與所述分頻時(shí)鐘同步動(dòng)作；分頻比檢測(cè)電路，每隔所述分頻時(shí)鐘的I個(gè)周期，輸出與所述基準(zhǔn)時(shí)鐘同步而進(jìn)行計(jì)數(shù)的計(jì)數(shù)值，并且，根據(jù)所述計(jì)數(shù)值檢測(cè)所述分頻時(shí)鐘的分頻比，并作為第2分頻比而輸出；及解碼器，根據(jù)所述計(jì)數(shù)值以及所述第2分頻比而生成選通信號(hào)，所述選通信號(hào)用于控制所述第I設(shè)備對(duì)所述第2設(shè)備輸入輸出信號(hào)的時(shí)刻，所述第I設(shè)備根據(jù)所述選通信號(hào)并經(jīng)由與所述分頻時(shí)鐘同步動(dòng)作的總線，與所述第2設(shè)備進(jìn)行通信。
[0026]這里，所述分頻電路具備:分頻比變更電路，將作為當(dāng)前的所述分頻時(shí)鐘的分頻比的第3分頻比變更為所述第I分頻比；第I計(jì)數(shù)器，與所述基準(zhǔn)時(shí)鐘同步，輸出對(duì)通過(guò)所述分頻比變更電路而變更的第3分頻比進(jìn)行計(jì)數(shù)的計(jì)數(shù)值；及波形整形電路，由所述第I計(jì)數(shù)器的計(jì)數(shù)值生成占空比接近50%的所述分頻時(shí)鐘。
[0027]并且，所述分頻比變更電路在所述第I分頻比小于所述第3分頻比的情況下，每隔所述分頻時(shí)鐘的規(guī)定周期，使所述第3分頻比階段性地按n(n為I以上的整數(shù)減少)，直至所述第3分頻比與所述第I分頻比相同，當(dāng)所述第I分頻比大于所述第3分頻比的情況下，將所述第3分頻比一舉變更為所述第I分頻比，當(dāng)所述第I分頻比與所述第3分頻比相同的情況下，不改變所述第3分頻比。
[0028]并且，所述分頻電路具備分頻比更新電路，該分頻比更新電路在由分頻比更新信號(hào)來(lái)控制的時(shí)刻，獲取通過(guò)所述分頻比設(shè)定信號(hào)而被設(shè)定的第I分頻比并輸入到所述分頻比變更電路中。
[0029]并且，所述分頻比檢測(cè)電路具備:第2計(jì)數(shù)器，每隔所述分頻時(shí)鐘的I個(gè)周期，輸出與所述基準(zhǔn)時(shí)鐘同步而進(jìn)行計(jì)數(shù)的計(jì)數(shù)值；及分頻比確定電路，將所述第2計(jì)數(shù)器的計(jì)數(shù)值的最大值作為所述第2分頻比輸出。
[0030]并且，所述分頻比確定電路具備:分頻時(shí)鐘檢測(cè)電路，與所述基準(zhǔn)時(shí)鐘同步而檢測(cè)所述分頻時(shí)鐘的上升或下降，在檢測(cè)到所述分頻時(shí)鐘的上升或下降的情況下，輸出成為有效狀態(tài)的最大值檢測(cè)信號(hào)；及最大值檢測(cè)電路，在所述最大值檢測(cè)信號(hào)成為有效狀態(tài)的情況下，與所述基準(zhǔn)時(shí)鐘同步，保持所述第2計(jì)數(shù)器的計(jì)數(shù)值的最大值，并作為所述第2分頻比輸出。
[0031]并且，所述解碼器在所述第2計(jì)數(shù)器的計(jì)數(shù)值成為最大值的所述基準(zhǔn)時(shí)鐘的周期不生成所述選通信號(hào)。
[0032]并且，所述分頻比變更電路在所述第I分頻比小于作為當(dāng)前的所述分頻時(shí)鐘的分頻比的第3分頻比的情況下，每隔所述分頻時(shí)鐘的規(guī)定的周期，使所述第3分頻比階段性地按m(m為2以上的整數(shù))減少，直至所述第3分頻比與所述第I分頻比相同，所述解碼器在所述第2計(jì)數(shù)器的計(jì)數(shù)值從最大值至(所述最大值-(m-Ι))的所述基準(zhǔn)時(shí)鐘的周期不生成所述選通信號(hào)。并且，本發(fā)明提供一種使用于上述同步系統(tǒng)中的分頻電路。
[0033]并且，本發(fā)明提供一種分頻電路，該分頻電路以通過(guò)分頻比設(shè)定信號(hào)而被設(shè)定的第I分頻比，將基準(zhǔn)時(shí)鐘進(jìn)行分頻而生成分頻時(shí)鐘，所述分頻電路的特征在于，具備:
[0034]分頻比更新電路，在由分頻比更新信號(hào)控制的時(shí)刻，接收通過(guò)所述分頻比設(shè)定信號(hào)而被設(shè)定的第I分頻比；
[0035]分頻比變更電路，將作為當(dāng)前所述分頻時(shí)鐘的分頻比的第3分頻比，變更為通過(guò)所述分頻比更新電路而接收的第I分頻比；
[0036]第I計(jì)數(shù)器，與所述基準(zhǔn)時(shí)鐘同步，輸出對(duì)通過(guò)所述分頻比變更電路而變更的第3分頻比進(jìn)行計(jì)數(shù)的計(jì)數(shù)值；及
[0037]波形整形電路，由所述第I計(jì)數(shù)器的計(jì)數(shù)值，生成占空比接近50 %的所述分頻時(shí)鐘，
[0038]所述分頻比變更電路在所述第I分頻比小于所述第3分頻比的情況下，每隔所述分頻時(shí)鐘的規(guī)定周期，使所述第3分頻比階段性地按n(n為I以上的整數(shù))減少，直至所述第3分頻比成為與所述第I分頻比相同，當(dāng)所述第I分頻比大于所述第3分頻比的情況下，將所述第3分頻比一舉變更為所述第I分頻比，當(dāng)所述第I分頻比與所述第3分頻比相同的情況下，不改變所述第3分頻比。
[0039]根據(jù)本發(fā)明，利用分頻比檢測(cè)電路檢測(cè)出通過(guò)分頻電路而生成的分頻時(shí)鐘的分頻t匕，從而能夠獲得如下所示的效果。
[0040]分頻比檢測(cè)電路不使用從分頻電路的第I計(jì)數(shù)器輸出的計(jì)數(shù)值。并且，從分頻比檢測(cè)電路的第2計(jì)數(shù)器輸出的計(jì)數(shù)值與分頻時(shí)鐘的生成無(wú)關(guān)。因此，即使以本發(fā)明的結(jié)構(gòu)實(shí)施CTS，在分頻比檢測(cè)電路與第I設(shè)備之間也不會(huì)產(chǎn)生大的時(shí)鐘偏差，且不產(chǎn)生時(shí)序違規(guī)。
[0041]在本發(fā)明中，當(dāng)分頻電路與其他電路部分被安裝在互不相同的半導(dǎo)體芯片的情況下，在兩個(gè)電路之間僅連接基準(zhǔn)時(shí)鐘以及分頻時(shí)鐘這兩個(gè)時(shí)鐘即可，因此能夠減少用于連接芯片之間的引腳數(shù)，在芯片尺寸和基板設(shè)計(jì)方面占有優(yōu)勢(shì)。
[0042]本發(fā)明中將分頻比設(shè)定信號(hào)僅配置在分頻電路中，而與分頻比檢測(cè)電路無(wú)關(guān)，因此能夠消除使第I分頻比改變的時(shí)機(jī)問(wèn)題。

【專利附圖】

【附圖說(shuō)明】
[0043]圖1是表示本發(fā)明同步系統(tǒng)10的結(jié)構(gòu)的一種實(shí)施方式的框圖。
[0044]圖2是表示圖1所示的分頻電路18的結(jié)構(gòu)的一個(gè)例子的電路圖。
[0045]圖3是表示圖1所示的分頻比檢測(cè)電路20的結(jié)構(gòu)的一個(gè)例子的電路圖。
[0046]圖4是表示分頻時(shí)鐘的分頻比為7(8分頻)的情況的同步系統(tǒng)10的動(dòng)作的一個(gè)例子的時(shí)間圖。
[0047]圖5是表示分頻時(shí)鐘的分頻比為6(7分頻)的情況的同步系統(tǒng)10的動(dòng)作的一個(gè)例子的時(shí)間圖。
[0048]圖6是表示分頻時(shí)鐘的分頻比為5(6分頻)的情況的同步系統(tǒng)10的動(dòng)作的一個(gè)例子的時(shí)間圖。
[0049]圖7是表示分頻時(shí)鐘的分頻比為4(5分頻)的情況的同步系統(tǒng)10的動(dòng)作的一個(gè)例子的時(shí)間圖。
[0050]圖8是表示分頻時(shí)鐘的分頻比為3(4分頻)的情況的同步系統(tǒng)10的動(dòng)作的一個(gè)例子的時(shí)間圖。
[0051]圖9是表示分頻時(shí)鐘的分頻比為2(3分頻)的情況的同步系統(tǒng)10的動(dòng)作的一個(gè)例子的時(shí)間圖。
[0052]圖10是表示分頻時(shí)鐘的分頻比為I (2分頻)的情況的同步系統(tǒng)10的動(dòng)作的一個(gè)例子的時(shí)間圖。
[0053]圖11是表示將分頻時(shí)鐘的分頻比從7(8分頻)變更為5(6分頻)的情況的同步系統(tǒng)10的動(dòng)作的一個(gè)例子的時(shí)間圖。
[0054]圖12是表示將分頻時(shí)鐘的分頻比從5(6分頻)變更為7(8分頻)的情況的同步系統(tǒng)10的動(dòng)作的一個(gè)例子的時(shí)間圖。
[0055]圖13是表示以往的同步系統(tǒng)的結(jié)構(gòu)的一個(gè)例子的框圖。
[0056]圖14是表示圖13所示的分頻電路的結(jié)構(gòu)的一個(gè)例子的電路圖。
[0057]圖15是表示以往的同步系統(tǒng)的問(wèn)題點(diǎn)的一個(gè)例子的框圖。

【具體實(shí)施方式】
[0058]以下，根據(jù)附圖所示的優(yōu)選實(shí)施方式，對(duì)本發(fā)明的同步系統(tǒng)以及分頻電路進(jìn)行詳細(xì)的說(shuō)明。
[0059]圖1是表示本發(fā)明的同步系統(tǒng)10的結(jié)構(gòu)的一種實(shí)施方式的框圖。圖1所示的同步系統(tǒng)10是對(duì)圖13所示的以往的同步系統(tǒng)80應(yīng)用了本發(fā)明而得到的。
[0060]同步系統(tǒng)10具備第I設(shè)備12、第2設(shè)備14、分頻電路(div) 18、分頻比檢測(cè)電路(rat1_det) 20及解碼器(decoder) 22。并且,該圖1中還示出PLL 23。
[0061]在第I設(shè)備12中，從PLL 23等時(shí)鐘產(chǎn)生電路輸入基準(zhǔn)時(shí)鐘(clk_PLL)，并且從解碼器22輸入輸入選通信號(hào)(strobe_sample)以及輸出選通信號(hào)(strobe_drive)。并且,在第2設(shè)備14中，從分頻比檢測(cè)電路20輸入總線時(shí)鐘(clk_BUS)。
[0062]第I設(shè)備12與基準(zhǔn)時(shí)鐘同步動(dòng)作，第2設(shè)備14與同步于基準(zhǔn)時(shí)鐘的總線時(shí)鐘(分頻時(shí)鐘)同步動(dòng)作。
[0063]第I設(shè)備12與第2設(shè)備14之間經(jīng)由與分頻時(shí)鐘同步動(dòng)作的總線16而連接。第I設(shè)備12通過(guò)輸入選通信號(hào)以及輸出選通信號(hào)并經(jīng)由總線16，與第2設(shè)備14進(jìn)行通信。
[0064]第I設(shè)備12為微處理器，第2設(shè)備為半導(dǎo)體存儲(chǔ)器等周邊設(shè)備，能夠例示出微處理器經(jīng)由總線16訪問(wèn)周邊設(shè)備的同步系統(tǒng)。
[0065]接下來(lái)，在分頻電路18中，從PLL 23輸入基準(zhǔn)時(shí)鐘(clk_PLL)，從同步系統(tǒng)10的外部輸入分頻比設(shè)定信號(hào)(div_rat1)以及分頻比更新信號(hào)(div_rat1_update)。
[0066]分頻電路18在由分頻比更新信號(hào)控制的時(shí)刻接收分頻比設(shè)定信號(hào)，以通過(guò)分頻比設(shè)定信號(hào)而被設(shè)定的第I分頻比，對(duì)基準(zhǔn)時(shí)鐘進(jìn)行分頻而生成分頻時(shí)鐘(clk_DIV)。
[0067]分頻時(shí)鐘的分頻比，在由分頻比更新信號(hào)控制的任意時(shí)刻，根據(jù)通過(guò)分頻比設(shè)定信號(hào)而被設(shè)定的第I分頻比可變更為任意的分頻比。
[0068]接下來(lái)，在分頻比檢測(cè)電路20中，從PLL 23輸入基準(zhǔn)時(shí)鐘(clk_PLL)，從分頻電路18輸入分頻時(shí)鐘(clk_DIV)。
[0069]分頻比檢測(cè)電路20每隔分頻時(shí)鐘的I個(gè)周期輸出與基準(zhǔn)時(shí)鐘同步計(jì)數(shù)的計(jì)數(shù)值(count)，并且根據(jù)計(jì)數(shù)值檢測(cè)分頻時(shí)鐘的分頻比，并作為第2分頻比(rat1)進(jìn)行輸出。并且，分頻比檢測(cè)電路20輸出使分頻時(shí)鐘延遲的總線時(shí)鐘(clk_BUS)。
[0070]接下來(lái)，在解碼器22中輸入有來(lái)自分頻比檢測(cè)電路20的計(jì)數(shù)值(count)以及第2分頻比(rat1)。
[0071]解碼器22根據(jù)計(jì)數(shù)值及第2分頻比來(lái)生成輸入選通信號(hào)(Storbejample)以及輸出選通信號(hào)(Strobe_drive)、即選通信號(hào)，該選通信號(hào)控制第I設(shè)備12相對(duì)于第2設(shè)備14輸入和輸出信號(hào)的時(shí)刻。
[0072]輸入選通信號(hào)為對(duì)第I設(shè)備12接收來(lái)自第2設(shè)備14的信號(hào)的時(shí)刻進(jìn)行控制的信號(hào)，輸出選通信號(hào)為對(duì)第I設(shè)備12輸出將輸入到第2設(shè)備14的信號(hào)的時(shí)刻進(jìn)行控制的信號(hào)。
[0073]其次，關(guān)于分頻電路18進(jìn)行說(shuō)明。
[0074]圖2是表示圖1所示的分頻電路18的結(jié)構(gòu)的一個(gè)例子的電路圖。圖2所示的分頻電路18具備分頻比更新電路24、分頻比變更電路(gradual rat1 change) 26、減法計(jì)數(shù)器(down counter) 28 及波形整形電路(waveform shaping) 30。
[0075]在分頻比更新電路24中輸入有分頻比設(shè)定信號(hào)(div_rati0)、分頻比更新信號(hào)(div_rat1_update)以及基準(zhǔn)時(shí)鐘(clk_PLL)。
[0076]分頻比更新電路24與基準(zhǔn)時(shí)鐘同步，在由分頻比更新信號(hào)控制的時(shí)刻，接收通過(guò)分頻比設(shè)定信號(hào)而被設(shè)定的第I分頻比之后輸入到分頻比變更電路26中。
[0077]圖2所示的分頻比更新電路24，在檢測(cè)出分頻比更新信號(hào)上升(從低電平(L)向高電平(H)變化)的情況下，更新通過(guò)分頻比設(shè)定信號(hào)而被設(shè)定的第I分頻比。
[0078]分頻比更新電路24具備:變更信號(hào)檢測(cè)電路32，與基準(zhǔn)時(shí)鐘同步而檢測(cè)分頻比更新信號(hào)的上升，當(dāng)分頻比更新信號(hào)上升的情況下，輸出成有效狀態(tài)的再設(shè)定信號(hào)(reload)；及設(shè)定信號(hào)保持電路34，當(dāng)再設(shè)定信號(hào)成有效狀態(tài)的情況下，與基準(zhǔn)時(shí)鐘同步而保持分頻比設(shè)定信號(hào)，并作為分頻比再設(shè)定信號(hào)(div_rat1_reload)輸出。
[0079]變更信號(hào)檢測(cè)電路32具備3個(gè)觸發(fā)器(FF) 36、38、40和AND電路42。3個(gè)FF 36、FF 38,FF 40串聯(lián)連接，在時(shí)鐘輸入端子中輸入有基準(zhǔn)時(shí)鐘。在第I級(jí)FF 36的數(shù)據(jù)輸入端子D中輸入有分頻比更新信號(hào)。在AND電路42的非反相輸入端子中輸入有來(lái)自第2級(jí)FF38的數(shù)據(jù)輸出端子Q的輸出信號(hào)，在反相輸入端子中輸入有來(lái)自第3級(jí)FF 40的數(shù)據(jù)輸出端子Q的輸出信號(hào)。從AND電路42輸出再設(shè)定信號(hào)。
[0080]設(shè)定信號(hào)保持電路34具備FF 44。在FF 44的數(shù)據(jù)輸入端子D中輸入有分頻比設(shè)定信號(hào)，在使能輸入端子EN中輸入有再設(shè)定信號(hào),在時(shí)鐘輸入端子中輸入有基準(zhǔn)時(shí)鐘。從FF 44的數(shù)據(jù)輸出端子Q輸出分頻比再設(shè)定信號(hào)。
[0081]圖2所示的分頻比更新電路24中，若分頻比更新信號(hào)上升，則該上升通過(guò)變更信號(hào)檢測(cè)電路32而被檢測(cè)出，在分頻比更新信號(hào)上升之后，在基準(zhǔn)時(shí)鐘的2個(gè)時(shí)鐘后僅在I個(gè)時(shí)鐘的時(shí)間內(nèi)，再設(shè)定信號(hào)成為有效狀態(tài)的H。若再設(shè)定信號(hào)成為有效狀態(tài)H，則與其后的基準(zhǔn)時(shí)鐘同步，分頻比設(shè)定信號(hào)保持在設(shè)定信號(hào)保持電路34中，并作為分頻比再設(shè)定信號(hào)輸出。
[0082]接下來(lái)，在分頻比變更電路26中輸入有基準(zhǔn)時(shí)鐘(clk_PLL)、來(lái)自減法計(jì)數(shù)器28的遞減計(jì)數(shù)值(downcnt)、以及來(lái)自分頻比更新電路24的分頻比再設(shè)定信號(hào)(div_rat1_reload)。
[0083]分頻比變更電路26為如下電路，即在分頻電路18中使分頻時(shí)鐘的分頻比急劇變化的情況下，用于防止在分頻比檢測(cè)電路20中因?qū)Ψ诸l時(shí)鐘的分頻比變化的識(shí)別延遲而引起的錯(cuò)誤動(dòng)作。
[0084]分頻比變更電路26將通過(guò)分頻比再設(shè)定信號(hào)(分頻比設(shè)定信號(hào))而被設(shè)定的第I分頻比與當(dāng)前分頻時(shí)鐘的分頻比、即第3分頻比(cur_div_rat1)進(jìn)行比較，當(dāng)兩者不同的情況下，與基準(zhǔn)時(shí)鐘同步，將第3分頻比變更為第I分頻比。
[0085]在本實(shí)施方式的情況下，分頻比變更電路26比較第I分頻比與第3分頻比，當(dāng)?shù)贗分頻比小于第3分頻比的情況下，每隔分頻時(shí)鐘的規(guī)定周期，使第3分頻比階段性地按n(n為I以上的整數(shù))例如按I遞減，直至第3分頻比成為與第I分頻比相同。另一方面，在第I分頻比大于第3分頻比的情況下，將第3分頻比一舉(立刻)變更為第I分頻比。當(dāng)?shù)贗分頻比與第3分頻比相同的情況下，不改變第3分頻比。
[0086]接下來(lái)，減法計(jì)數(shù)器28中輸入有基準(zhǔn)時(shí)鐘(clk_PLL)、以及來(lái)自分頻比變更電路26 的第 3 分頻比(cur_div_rat1)。
[0087]減法計(jì)數(shù)器(第1計(jì)數(shù)器)28為，與基準(zhǔn)時(shí)鐘同步，從通過(guò)分頻比變更電路26變更的第3分頻比遞減計(jì)數(shù)至最小值0,并輸出其遞減計(jì)數(shù)值(downcnt)的計(jì)數(shù)器。
[0088]另外，能夠使用加法計(jì)數(shù)器來(lái)代替減法計(jì)數(shù)器28，該加法計(jì)數(shù)器從0遞增計(jì)數(shù)至第3分頻比，并輸出其遞增計(jì)數(shù)值。
[0089]接下來(lái),在波形整形電路30中，從減法計(jì)數(shù)器28輸入遞減計(jì)數(shù)值(downcnt)。
[0090]波形整形電路30由遞減計(jì)數(shù)值生成使占空比接近50%的分頻時(shí)鐘(clk_DIV)。
[0091]其次，針對(duì)分頻比檢測(cè)電路20進(jìn)行說(shuō)明。
[0092]圖3是表示圖1所示的分頻比檢測(cè)電路20的結(jié)構(gòu)的一個(gè)例子的電路圖。
[0093]圖3所示的分頻比檢測(cè)電路20具備加法計(jì)數(shù)器46、分頻比確定電路48及延遲電路50。
[0094]在加法計(jì)數(shù)器46中輸入有基準(zhǔn)時(shí)鐘(clk_PLL)以及來(lái)自后述分頻時(shí)鐘檢測(cè)電路58的最大值檢測(cè)信號(hào)(pos_det)。
[0095]加法計(jì)數(shù)器(第2計(jì)數(shù)器)46為，每隔分頻時(shí)鐘的1個(gè)周期，與基準(zhǔn)時(shí)鐘同步，從最小值的0遞增計(jì)數(shù)到最大值(第3分頻比)，并輸出其遞增計(jì)數(shù)值(count)。
[0096]另外，也能夠使用減法計(jì)數(shù)器來(lái)代替加法計(jì)數(shù)器46，所述減法計(jì)數(shù)器從最大值遞減計(jì)數(shù)至0，并輸出其遞減計(jì)數(shù)值。
[0097]圖3所示的加法計(jì)數(shù)器46具備AND電路52、FF(計(jì)數(shù)器)54及遞增器(+1)56。在FF 54的數(shù)據(jù)輸入端子D中輸入有AND電路52的輸出信號(hào)，在時(shí)鐘輸入端子中輸入有基準(zhǔn)時(shí)鐘，從數(shù)據(jù)輸出端子Q輸出遞增計(jì)數(shù)值。遞增器56中輸入有遞增計(jì)數(shù)值。在AND電路52的非反相輸入端子中輸入有遞增器56的輸出信號(hào)，在反相輸入端子中輸入有最大值檢測(cè)信號(hào)。
[0098]在加法計(jì)數(shù)器46中，若最大檢測(cè)信號(hào)成為有效狀態(tài)的H，則AND電路52的輸出信號(hào)成為L(zhǎng)。作為AND電路52的輸出信號(hào)的L與基準(zhǔn)時(shí)鐘同步而保持在FF 54中，從FF 54輸出的遞增計(jì)數(shù)值成為0。
[0099]其后，若最大值檢測(cè)信號(hào)成為非有效狀態(tài)的L，則通過(guò)遞增器56而被遞增(+1)的遞增計(jì)數(shù)值從AND電路52輸出。來(lái)自AND電路52的輸出信號(hào)與基準(zhǔn)時(shí)鐘同步而保持在FF54中，遞增計(jì)數(shù)值被遞增計(jì)數(shù)。
[0100]遞增計(jì)數(shù)值依次被遞增，與基準(zhǔn)時(shí)鐘同步，從0遞增至最大值。并且，當(dāng)遞增計(jì)數(shù)值成為最大值時(shí)，若最大值檢測(cè)信號(hào)再次成為有效狀態(tài)的H，則遞增計(jì)數(shù)值成為0，重復(fù)前述動(dòng)作。并且，在這期間，從FF 54(加法計(jì)數(shù)器46)輸出遞增計(jì)數(shù)值。
[0101]接下來(lái)，在分頻比確定電路48中輸入有基準(zhǔn)時(shí)鐘(clk_PLL)、分頻時(shí)鐘(clk_DIV)以及來(lái)自加法計(jì)數(shù)器46的遞增計(jì)數(shù)值(count)。
[0102]分頻比確定電路48將遞增計(jì)數(shù)值的最大值作為第2分頻比輸出。
[0103]圖3所示的分頻比確定電路48，在檢測(cè)到分頻時(shí)鐘上升的情況下，將遞增計(jì)數(shù)值的最大值作為第2分頻比輸出。
[0104]分頻比確定電路48具備:分頻時(shí)鐘檢測(cè)電路58，與基準(zhǔn)時(shí)鐘同步而檢測(cè)分頻時(shí)鐘的上升，并且在分頻時(shí)鐘上升的情況下，輸出成為有效狀態(tài)的最大值檢測(cè)信號(hào)(poS_det)；及最大值檢測(cè)電路60，當(dāng)最大值檢測(cè)信號(hào)成為有效狀態(tài)的情況下，與基準(zhǔn)時(shí)鐘同步而保持遞增計(jì)數(shù)值的最大值，并作為第2分頻比(rat1)輸出。
[0105]另外，分頻時(shí)鐘檢測(cè)電路58檢測(cè)分頻時(shí)鐘的下降，在分頻時(shí)鐘下降的情況下，能夠輸出成為有效狀態(tài)的最大值檢測(cè)信號(hào)。
[0106]分頻時(shí)鐘檢測(cè)電路58具備兩個(gè)FF 62、FF 64和AND電路66。兩個(gè)FF 62、FF 64串聯(lián)連接，在時(shí)鐘輸入端子中輸入有基準(zhǔn)時(shí)鐘。在第1級(jí)FF 62的數(shù)據(jù)輸入端子D中輸入有分頻時(shí)鐘。在AND電路66的非反相輸入端子中輸入有來(lái)自第1級(jí)FF 62的數(shù)據(jù)輸出端子Q的輸出信號(hào)，在反相輸入端子中輸入有來(lái)自第2級(jí)FF 64的數(shù)據(jù)輸出端子Q的輸出信號(hào)。從AND電路66輸出最大值檢測(cè)信號(hào)。
[0107]最大值檢測(cè)電路60具備FF 68。在FF 68的數(shù)據(jù)輸入端子D中輸入有加法計(jì)數(shù)器46的遞增計(jì)數(shù)值，在使能輸入端子EN中輸入有最大值檢測(cè)信號(hào)，在時(shí)鐘輸入端子中輸入有基準(zhǔn)時(shí)鐘。從FF 68的數(shù)據(jù)輸出端子Q輸出第2分頻比。
[0108]在分頻比確定電路48中，若分頻時(shí)鐘上升，則其上升通過(guò)分頻時(shí)鐘檢測(cè)電路58而被檢測(cè)出，在分頻時(shí)鐘上升之后，最大值檢測(cè)信號(hào)在基準(zhǔn)時(shí)鐘的1個(gè)時(shí)鐘后僅在1個(gè)時(shí)鐘的時(shí)間內(nèi)成為有效狀態(tài)的H。若最大值檢測(cè)信號(hào)成為有效狀態(tài)的H，則與其后的基準(zhǔn)時(shí)鐘同步，遞增計(jì)數(shù)值的最大值保持在最大值檢測(cè)電路60中并作為第2分頻比輸出。
[0109]接下來(lái)，延遲電路50中輸入有基準(zhǔn)時(shí)鐘(clk_PLL)以及分頻時(shí)鐘(clk_DIV)。
[0110]延遲電路50將基準(zhǔn)時(shí)鐘進(jìn)行延遲并作為總線時(shí)鐘(clk_BUS)輸出。
[0111]圖3所示的延遲電路50具備兩個(gè)FF 70、FF 72。兩個(gè)FF 70,FF 72串聯(lián)連接，并且在時(shí)鐘輸入端子中輸入有基準(zhǔn)時(shí)鐘。在第1級(jí)FF 70的數(shù)據(jù)輸入端子D中輸入有分頻時(shí)鐘，來(lái)自第2級(jí)FF 72的數(shù)據(jù)輸出端子Q的輸出信號(hào)作為總線時(shí)鐘輸出。
[0112]在延遲電路50中，與基準(zhǔn)時(shí)鐘同步，分頻時(shí)鐘僅延遲相當(dāng)于基準(zhǔn)時(shí)鐘的2個(gè)時(shí)鐘的時(shí)間，并作為總線時(shí)鐘輸出。
[0113]另外，在本實(shí)施方式中，使分頻時(shí)鐘僅延遲相當(dāng)于基準(zhǔn)時(shí)鐘的2個(gè)時(shí)鐘的時(shí)間，這是因?yàn)樵诤蠹?jí)的解碼器22中，在分配產(chǎn)生輸入選通信號(hào)及輸出選通信號(hào)的時(shí)刻時(shí)較為方便。從而，以不同于本實(shí)施方式的情況的方式安裝解碼器22時(shí)，有時(shí)使分頻時(shí)鐘延遲的時(shí)鐘數(shù)不同，或者有時(shí)無(wú)需延遲。當(dāng)無(wú)需使分頻時(shí)鐘延遲的情況下，從分頻電路18輸出的分頻時(shí)鐘會(huì)直接輸入到第2設(shè)備14。
[0114]其次，對(duì)同步系統(tǒng)10的動(dòng)作進(jìn)行說(shuō)明。
[0115]首先，對(duì)生成將基準(zhǔn)時(shí)鐘8分頻的分頻時(shí)鐘的情況進(jìn)行說(shuō)明。
[0116]圖4是表示分頻時(shí)鐘的分頻比為7(8分頻)時(shí)的同步系統(tǒng)10的動(dòng)作的一個(gè)例子的時(shí)間圖。如圖4所示，基準(zhǔn)時(shí)鐘(clk_PLL)為以規(guī)定頻率動(dòng)作的時(shí)鐘信號(hào)。當(dāng)生成將基準(zhǔn)時(shí)鐘進(jìn)行8分頻的分頻時(shí)鐘的情況下，通過(guò)分頻比設(shè)定信號(hào)(div_rati0)而被設(shè)定的第1分頻比為7。
[0117]另外，在圖4中，分頻比更新信號(hào)(div_rat1_update)成為L(zhǎng),但該時(shí)間圖表示如下?tīng)顟B(tài)，即在由分頻比更新信號(hào)控制的時(shí)刻，第1分頻比的7通過(guò)分頻比設(shè)定信號(hào)已經(jīng)被設(shè)定為更新后的第3分頻比之后的狀態(tài)。
[0118]當(dāng)分頻時(shí)鐘的分頻比為7的情況下，分頻電路18的減法計(jì)數(shù)器28的遞減計(jì)數(shù)值(div/downcnt)從第3分頻比的7遞減計(jì)數(shù)至0,并重復(fù)這種計(jì)數(shù)。從波形整形電路30輸出的分頻時(shí)鐘(div/clk_DIV)在計(jì)數(shù)值7?4期間成為H，在3?0期間成為L(zhǎng)。S卩，分頻時(shí)鐘為將基準(zhǔn)時(shí)鐘進(jìn)行8分頻的時(shí)鐘信號(hào)。
[0119]從分頻比檢測(cè)電路20的分頻時(shí)鐘檢測(cè)電路58輸出的最大值檢測(cè)信號(hào)(rat1_det/pos_det)，在分頻時(shí)鐘(div/clk_DIV)上升時(shí)，在其后的基準(zhǔn)時(shí)鐘中僅在1個(gè)時(shí)鐘的時(shí)間內(nèi)成為有效狀態(tài)H。
[0120]從延遲電路50輸出的總線時(shí)鐘(clk_BUS)為分頻時(shí)鐘(div/clk_DIV)僅延遲相當(dāng)于基準(zhǔn)時(shí)鐘的2個(gè)時(shí)鐘的時(shí)間的時(shí)鐘信號(hào)。
[0121]在最大值檢測(cè)信號(hào)(rat1_det/pos_det)成為Η時(shí)，遞增計(jì)數(shù)值(rat1_det/count)在其后的基準(zhǔn)時(shí)鐘成為0，其后，在最大值檢測(cè)信號(hào)成為L(zhǎng)時(shí)，從0遞增計(jì)數(shù)至最大值7且重復(fù)計(jì)數(shù)。
[0122]從最大值檢測(cè)電路60輸出的第2分頻比(rat1_det/rat1)為，最大值檢測(cè)信號(hào)(rat1_det/pos_det)為Η時(shí)的遞增計(jì)數(shù)值(rat1_det/count)的最大值，成為與第1分頻比相同的7。
[0123]當(dāng)分頻時(shí)鐘的分頻比為7的情況下，從解碼器22輸出的輸入選通信號(hào)(Str0be_sample)以及輸出選通信號(hào)(strobe_drive)分別被分配成如下，當(dāng)各自的遞增計(jì)數(shù)值成為3及0時(shí)，僅在相當(dāng)于基準(zhǔn)時(shí)鐘的1個(gè)時(shí)鐘的時(shí)間內(nèi)成為H。
[0124]如圖5?圖10所示，分頻時(shí)鐘的分頻比為6?1(7?2分頻)時(shí)的同步系統(tǒng)10的動(dòng)作也相同，因此將省略其詳細(xì)的說(shuō)明。
[0125]當(dāng)分頻時(shí)鐘的分頻比為6(7分頻)的情況下，輸入選通信號(hào)以及輸出選通信號(hào)分別被分配為在遞增計(jì)數(shù)值為3以及0時(shí)成為H。
[0126]當(dāng)分頻時(shí)鐘的分頻比為5(6分頻)或4(5分頻)的情況下，輸入選通信號(hào)以及輸出選通信號(hào)分別被分配為在遞增計(jì)數(shù)值為2及0時(shí)成為H。
[0127]當(dāng)分頻時(shí)鐘的分頻比為3(4分頻)或2(3分頻)的情況下，輸入選通信號(hào)以及輸出選通信號(hào)分別被分配為在遞增計(jì)數(shù)值為1及0時(shí)成為H。
[0128]當(dāng)分頻時(shí)鐘的分頻比為1(2分頻)的情況下，輸入選通信號(hào)以及輸出選通信號(hào)被分配為在遞增計(jì)數(shù)值為0時(shí)成為H。
[0129]接下來(lái)，說(shuō)明將分頻時(shí)鐘的分頻比從7(8分頻)變更為5(6分頻)時(shí)的同步系統(tǒng)10的動(dòng)作。
[0130]圖11為表示將分頻時(shí)鐘的分頻比從7(8分頻)變更為5(6分頻)時(shí)的同步系統(tǒng)10的動(dòng)作的一個(gè)例子的時(shí)間圖。將分頻時(shí)鐘的分頻比從7變更為5的情況下，在分頻比更新信號(hào)(div_rati0_Update)上升之后，與其后的基準(zhǔn)時(shí)鐘(clk_PLL)同步，通過(guò)分頻比設(shè)定信號(hào)(div_rat1)而被設(shè)定的第1分頻比從7變更為5。
[0131]若分頻比更新信號(hào)上升，則從分頻比更新電路24的變更信號(hào)檢測(cè)電路32輸出的再設(shè)定信號(hào)(reload)，在分頻比更新信號(hào)上升之后，在基準(zhǔn)時(shí)鐘的2個(gè)時(shí)鐘之后僅在相當(dāng)于1個(gè)時(shí)鐘的時(shí)間內(nèi)成為H。
[0132]若再設(shè)定信號(hào)成為H，則分頻比設(shè)定信號(hào)在其后的基準(zhǔn)時(shí)鐘內(nèi)保持在設(shè)定信號(hào)保持電路34中。通過(guò)從設(shè)定信號(hào)保持電路34輸出的分頻比再設(shè)定信號(hào)(diV_rati0_rel0ad)而被設(shè)定的第1分頻比，在其后的基準(zhǔn)時(shí)鐘從7成為5。
[0133]若第1分頻比從7變?yōu)?，則通過(guò)分頻比變更電路26，首先，計(jì)數(shù)遞減計(jì)數(shù)值(downcnt)四次成為0之后，對(duì)作為當(dāng)前的分頻時(shí)鐘的分頻比的第3分頻比7與第1分頻比5進(jìn)行比較。
[0134]其結(jié)果，由于第1分頻比小于第3分頻比，因此變更后的第3分頻比(CUr_div_rat1)，若其后的遞減計(jì)數(shù)值成為0，則在其后的基準(zhǔn)時(shí)鐘從7變更為6。接下來(lái)，第3分頻比若其后的遞減計(jì)數(shù)值四次成為0，則在其后的基準(zhǔn)時(shí)鐘從6變更為5。S卩，第3分頻比定期按1減少。
[0135]若第3分頻比從7成為6，則遞減計(jì)數(shù)值在其后的遞減計(jì)數(shù)值成為0之后，與其后的基準(zhǔn)時(shí)鐘同步被設(shè)定為變更后的第3分頻比6，之后與基準(zhǔn)時(shí)鐘同步，從6遞減計(jì)數(shù)至0并重復(fù)進(jìn)行。
[0136]同樣，若第3分頻比從6成為5，則遞減計(jì)數(shù)值在其后的遞減計(jì)數(shù)值成為0之后被設(shè)定為變更后的第3分頻比5，之后，從5遞減計(jì)數(shù)至0并重復(fù)進(jìn)行。
[0137]從波形整形電路30輸出的分頻時(shí)鐘(clk_DIV)，在第3分頻比為7 (8分頻)的情況下，在遞減計(jì)數(shù)值7?4期間成為H，而在3?0期間成為L(zhǎng)。若第3分頻比從7變?yōu)?(7分頻)，則在遞減計(jì)數(shù)值為6?3期間成為H，在2?0期間成為L(zhǎng)。若第3分頻比從6變?yōu)?(6分頻)，則在遞減計(jì)數(shù)值為5?3期間成為H，在2?0期間成為L(zhǎng)。S卩，在第3分頻比為5的情況下，分頻時(shí)鐘為將基準(zhǔn)時(shí)鐘進(jìn)行6分頻的時(shí)鐘信號(hào)。
[0138]若第3分頻比發(fā)生變化，則根據(jù)遞減計(jì)數(shù)值的計(jì)數(shù)周期的變化，在其后的遞減計(jì)數(shù)值成為0之后，分頻時(shí)鐘的周期發(fā)生變化。
[0139]從分頻比檢測(cè)電路20的分頻時(shí)鐘檢測(cè)電路58輸出的最大值檢測(cè)信號(hào)(rat1_det/pos_det),若分頻時(shí)鐘(div/clk_DIV)上升，則在其后的基準(zhǔn)時(shí)鐘僅在相當(dāng)于1個(gè)時(shí)鐘的時(shí)間成為有效狀態(tài)的H。
[0140]若第3分頻比發(fā)生變化，則根據(jù)分頻時(shí)鐘的周期的變化，其后遞減計(jì)數(shù)值成為0之后，最大值檢測(cè)信號(hào)的周期也發(fā)生變化。
[0141]從延遲電路50輸出的總線時(shí)鐘(clk_BUS)為，分頻時(shí)鐘(div/clk_DIV)僅延遲相當(dāng)于基準(zhǔn)時(shí)鐘的2個(gè)時(shí)鐘的時(shí)間的時(shí)鐘信號(hào)。
[0142]遞增計(jì)數(shù)值(rat1_det/count)在最大值檢測(cè)信號(hào)(rat1_det/pos_det)成為Η時(shí)在其后的基準(zhǔn)時(shí)鐘成為0，之后，若最大值檢測(cè)信號(hào)成為L(zhǎng)，則從0遞增計(jì)數(shù)至最大值并重復(fù)進(jìn)行。
[0143]若第3分頻比發(fā)生變化，則根據(jù)最大值檢測(cè)信號(hào)的周期的變化，在其后的遞減計(jì)數(shù)值成為0之后，遞增計(jì)數(shù)值的計(jì)數(shù)周期發(fā)生變化。
[0144]從最大值檢測(cè)電路60輸出的第2分頻比(rat1_det/rat1)為，最大值檢測(cè)信號(hào)(rat1_det/pos_det)為Η時(shí)的遞增計(jì)數(shù)值(rat1_det/count)的最大值,根據(jù)第3分頻比的變化，定期地以7?5的順序階段性地按1發(fā)生變化。
[0145]若第3分頻比發(fā)生變化，則根據(jù)遞增計(jì)數(shù)值的計(jì)數(shù)周期的變化，在其后的遞減計(jì)數(shù)值兩次成為0之后，第2分頻比發(fā)生變化。
[0146]從解碼器22輸出的輸入選通信號(hào)(strobe_sample)以及輸出選通信號(hào)(strobe_drive)，在第2分頻比(rat1_det/rat1)為7的情況、以及第2分頻比從7變?yōu)?的情況下，若遞增計(jì)數(shù)值分別成為3以及0，則分別被分配成僅在相當(dāng)于基準(zhǔn)時(shí)鐘的1個(gè)時(shí)鐘的時(shí)間內(nèi)成為H。同樣，輸入選通信號(hào)以及輸出選通信號(hào)，在第2分頻比從6變?yōu)?的情況下，若遞增計(jì)數(shù)值分別成為2及0，則分別被分配成僅在相當(dāng)于基準(zhǔn)時(shí)鐘的1個(gè)時(shí)鐘的時(shí)間內(nèi)成為H0
[0147]接下來(lái)，說(shuō)明將分頻時(shí)鐘的分頻比從5(6分頻)變更為7(8分頻)時(shí)的同步系統(tǒng)10的動(dòng)作。
[0148]圖12為表示將分頻時(shí)鐘的分頻比從5(6分頻)變更為7(8分頻)時(shí)的同步系統(tǒng)10的動(dòng)作的一個(gè)例子的時(shí)間圖。在將分頻時(shí)鐘的分頻比從5變更為7的情況下，在分頻比更新信號(hào)(div_rat1_update)上升之后，與其后的基準(zhǔn)時(shí)鐘(clk_PLL)同步，通過(guò)分頻比設(shè)定信號(hào)(div_rat1)而被設(shè)定的第1分頻比從5變更為7。
[0149]若分頻比更新信號(hào)上升，則從分頻比更新電路24的變更信號(hào)檢測(cè)電路32輸出的再設(shè)定信號(hào)(reload)，在分頻比更新信號(hào)上升之后，在基準(zhǔn)時(shí)鐘的2個(gè)時(shí)鐘后僅在相當(dāng)于1個(gè)時(shí)鐘的時(shí)間內(nèi)成為H。
[0150]若再設(shè)定信號(hào)成為H，則在其后的基準(zhǔn)時(shí)鐘，分頻比設(shè)定信號(hào)保持在設(shè)定信號(hào)保持電路34中，通過(guò)從設(shè)定信號(hào)保持電路34輸出的分頻比再設(shè)定信號(hào)(div_rat1_reload)而被設(shè)定的第1分頻比，在其后的基準(zhǔn)時(shí)鐘從5成為7。
[0151]若第1分頻比從5變?yōu)?，則通過(guò)分頻比變更電路26對(duì)作為當(dāng)前的分頻時(shí)鐘的分頻比的第3分頻比5與第1分頻比7進(jìn)行比較。
[0152]其結(jié)果，由于第1分頻比大于第3分頻比，因此變更后的第3分頻比(CUr_div_rat1),在遞減計(jì)數(shù)值(downcnt)兩次成為0之后,在其后的基準(zhǔn)時(shí)鐘從5變更為7。即，第3分頻比一舉變更為第1分頻比。
[0153]若第3分頻比從5成為7，則遞減計(jì)數(shù)值在其后的遞減計(jì)數(shù)值成為0之后，與其后的基準(zhǔn)時(shí)鐘同步而被設(shè)定為變更后的第3分頻比7，之后，與基準(zhǔn)時(shí)鐘同步，從7遞減計(jì)數(shù)至
0并重復(fù)進(jìn)行。
[0154]從波形整形電路30輸出的分頻時(shí)鐘(clk_DIV)，在第3分頻比為5 (6分頻)的情況下，在遞減計(jì)數(shù)值5?3的期間成為H，在2?0的期間成為L(zhǎng)。若第3分頻比從5變?yōu)? (8分頻)，則在遞減計(jì)數(shù)值7?4的期間成為H，在3?0的期間成為L(zhǎng)。S卩，在第3分頻比為7的情況下，分頻時(shí)鐘為將基準(zhǔn)時(shí)鐘8分頻的時(shí)鐘信號(hào)。
[0155]若第3分頻比發(fā)生變化，則根據(jù)遞減計(jì)數(shù)值的計(jì)數(shù)周期的變化，在其后的遞減計(jì)數(shù)值成為0之后，分頻時(shí)鐘的周期將發(fā)生變化。
[0156]從分頻比檢測(cè)電路20的分頻時(shí)鐘檢測(cè)電路58輸出的最大值檢測(cè)信號(hào)(rat1_det/pos_det)，若分頻時(shí)鐘(div/clk_DIV)上升，則在其后的基準(zhǔn)時(shí)鐘僅在對(duì)應(yīng)于1個(gè)時(shí)鐘的時(shí)間內(nèi)成為有效狀態(tài)的H。
[0157]若第3分頻比發(fā)生變化，則根據(jù)分頻時(shí)鐘的周期的變化，在其后的遞減計(jì)數(shù)值成為0之后，最大值檢測(cè)信號(hào)的周期也發(fā)生變化。
[0158]從延遲電路50輸出的總線時(shí)鐘(clk_BUS)為，分頻時(shí)鐘(div/clk_DIV)僅延遲相當(dāng)于基準(zhǔn)時(shí)鐘的2個(gè)時(shí)鐘的時(shí)間的時(shí)鐘信號(hào)。
[0159]遞增計(jì)數(shù)值(rat1_det/count)在最大值檢測(cè)信號(hào)(rat1_det/pos_det)成為Η時(shí)在其后的基準(zhǔn)時(shí)鐘成為0，其后，若最大值檢測(cè)信號(hào)成為L(zhǎng)，則從0遞增計(jì)數(shù)至最大值并重復(fù)進(jìn)行。
[0160]若第3分頻比發(fā)生變化，則根據(jù)最大值檢測(cè)信號(hào)的周期的變化，在其后的遞減計(jì)數(shù)值成為0之后，遞增計(jì)數(shù)值的計(jì)數(shù)周期發(fā)生變化。
[0161]從最大值檢測(cè)電路60輸出的第2分頻比(rat1_det/rat1)為，最大值檢測(cè)信號(hào)(rat1_det/pos_det)為Η時(shí)的遞增計(jì)數(shù)值(rat1_det/count)的最大值,根據(jù)第3分頻比的變化一舉從5變?yōu)?。
[0162]若第3分頻比發(fā)生變化，則根據(jù)遞增計(jì)數(shù)值的計(jì)數(shù)周期的變化，在其后的遞減計(jì)數(shù)值兩次成為0之后，第2分頻比發(fā)生變化。
[0163]從解碼器22輸出的輸入選通信號(hào)(strobe_sample)以及輸出選通信號(hào)(strobe_drive)被分配成如下，在第2分頻比(rato_det/rat1)為5的情況下若遞增計(jì)數(shù)值成為2及0，則僅在相當(dāng)于基準(zhǔn)時(shí)鐘的1個(gè)時(shí)鐘的時(shí)間內(nèi)分別成為H。同樣，輸入選通信號(hào)以及輸出選通信號(hào)，若第2分頻比從5變?yōu)?的情況下遞增計(jì)數(shù)值分別成為3以及0，則被分配成僅在相當(dāng)于基準(zhǔn)時(shí)鐘的1個(gè)時(shí)鐘的時(shí)間內(nèi)分別成為H。
[0164]在同步系統(tǒng)10中，通過(guò)分頻比檢測(cè)電路20來(lái)檢測(cè)由分頻電路18生成的分頻時(shí)鐘的分頻比，從而能夠獲得如下效果。
[0165]分頻比檢測(cè)電路20不使用從分頻電路18的減法計(jì)數(shù)器28輸出的遞減計(jì)數(shù)值。并且，從分頻比檢測(cè)電路20的加法計(jì)數(shù)器46輸出的遞增計(jì)數(shù)值并沒(méi)有關(guān)系到總線時(shí)鐘(分頻時(shí)鐘)的生成。因此，即使以圖1所示的同步系統(tǒng)10的結(jié)構(gòu)實(shí)施CTS，在分頻比檢測(cè)電路20與第1設(shè)備12之間也不會(huì)產(chǎn)生較大的時(shí)鐘偏差，且不會(huì)產(chǎn)生時(shí)序違規(guī)。
[0166]并且，如圖1中用虛線圈起來(lái)所表示，當(dāng)分頻電路18與其他電路部分被安裝在互不相同的半導(dǎo)體芯片的情況下，在以往的同步系統(tǒng)80中，需要將從分頻電路88輸出的計(jì)數(shù)值以及由分頻比設(shè)定信號(hào)構(gòu)成的多比特信號(hào)輸入到解碼器92中。與此相對(duì)，在本實(shí)施方式的同步系統(tǒng)10中，由于在兩個(gè)電路之間只需連接基準(zhǔn)時(shí)鐘以及分頻時(shí)鐘這2個(gè)時(shí)鐘即可，因此能夠減少用于連接芯片之間的引腳數(shù)。從而在芯片尺寸或基本設(shè)計(jì)方面具有優(yōu)勢(shì)。
[0167]另外，如同以往的同步系統(tǒng)80，在將分頻比設(shè)定信號(hào)分配到分頻電路88與解碼器92這兩個(gè)電路時(shí)，改變通過(guò)分頻比設(shè)定信號(hào)而被設(shè)定的第1分頻比的時(shí)機(jī)非常嚴(yán)格。與此相對(duì)，在本實(shí)施方式的同步系統(tǒng)10中，將分頻比設(shè)定信號(hào)僅配置在分頻電路18中，與分頻比檢測(cè)電路20并不相關(guān)，因此能夠消除改變第1分頻比的時(shí)機(jī)問(wèn)題。
[0168]在本實(shí)施方式的情況下，不論把分頻時(shí)鐘的分頻比設(shè)定成多少的情況下，在總線時(shí)鐘上升的基準(zhǔn)時(shí)鐘的周期(cycle)也產(chǎn)生輸出選通信號(hào)，且在總線時(shí)鐘下降的1個(gè)時(shí)鐘之前的基準(zhǔn)時(shí)鐘也產(chǎn)生輸入選通信號(hào)。
[0169]并且，例如，在分頻時(shí)鐘的分頻比為6的情況、以及遞增計(jì)數(shù)值為與分頻比相同的6以上的值的情況下，輸入選通信號(hào)以及輸出選通信號(hào)皆不會(huì)產(chǎn)生。其他分頻比的情況也一樣。
[0170]另外，不論把分頻時(shí)鐘的分頻比設(shè)定成多少的情況下，在遞增計(jì)數(shù)值成為最大值的基準(zhǔn)時(shí)鐘的周期(cycle)不產(chǎn)生輸入選通信號(hào)以及輸出選通信號(hào)中的任一個(gè)。
[0171]其理由是，因?yàn)檫f增計(jì)數(shù)值成為最大值的基準(zhǔn)時(shí)鐘的周期(cycle)，在第3分頻比的變更中有時(shí)會(huì)減少或增加，但為了在該情況下也不產(chǎn)生任何問(wèn)題。在變更第3分頻比時(shí)，首先，在分頻電路18中，第3分頻比變更且分頻時(shí)鐘的頻率變更，因此這些變更在分頻比檢測(cè)電路20中被識(shí)別出來(lái)，分頻時(shí)鐘的頻率被檢測(cè)出。因此，在分頻比檢測(cè)電路20中檢測(cè)到的分頻比例如仍為8，與此相對(duì)，分頻時(shí)鐘的分頻比有時(shí)為7或9。
[0172]然而，即使在該情況下，只要在遞增計(jì)數(shù)值成為最大值的基準(zhǔn)時(shí)鐘的周期(cycle)不產(chǎn)生輸入選通信號(hào)以及輸出選通信號(hào)，則同步系統(tǒng)10能夠正常地動(dòng)作。
[0173]例如，如圖11所示，將分頻時(shí)鐘的分頻比從7變更為5的情況下，第3分頻比每發(fā)生變化時(shí)遞增計(jì)數(shù)值7以及6逐漸減少，如圖12所示，當(dāng)分頻時(shí)鐘的分頻比從5變更為7的情況下，每次第3分頻比發(fā)生變化時(shí)遞增計(jì)數(shù)值6以及7增加。
[0174]然而，無(wú)論在哪一種情況下，輸入選通信號(hào)以及輸出選通信號(hào)始終交替產(chǎn)生，在同步系統(tǒng)10的動(dòng)作中不產(chǎn)生任何問(wèn)題。
[0175]并且，在第1分頻比小于第3分頻比的情況下，分頻比變更電路26能夠使第3分頻比定期減少2以上。只要能夠分配成如下即可，例如，當(dāng)?shù)?分頻比按2減少的情況下，不僅在遞增計(jì)數(shù)值成為最大值的基準(zhǔn)時(shí)鐘的周期(cycle)不產(chǎn)生輸入選通信號(hào)以及輸出選通信號(hào)，而且在其前一個(gè)基準(zhǔn)時(shí)鐘的周期(cycle)也不產(chǎn)生輸入選通信號(hào)以及輸出選通信號(hào)。
[0176]g卩，當(dāng)?shù)?分頻比小于第3分頻比的情況下，每隔分頻時(shí)鐘的規(guī)定周期，分頻比變更電路26使第3分頻比階段性地按m(m為2以上的整數(shù))減少，直至第3分頻比成為與第1分頻比相同，在該情況下，只要解碼器22能夠分配成在遞增計(jì)數(shù)值從最大值到(最大值-(m-1))的基準(zhǔn)時(shí)鐘的周期(cycle)不產(chǎn)生選通信號(hào)即可。
[0177]本發(fā)明基本上如上所述。
[0178]以上，對(duì)本發(fā)明進(jìn)行了詳細(xì)的說(shuō)明，但本發(fā)明并不限定于上述實(shí)施方式，很顯然在不脫離本發(fā)明宗旨的范圍內(nèi)可進(jìn)行各種改進(jìn)或變更。
【權(quán)利要求】
1.一種同步系統(tǒng)，其特征在于，具備: 分頻電路，以通過(guò)分頻比設(shè)定信號(hào)而被設(shè)定的第I分頻比，將基準(zhǔn)時(shí)鐘進(jìn)行分頻而生成分頻時(shí)鐘； 第I設(shè)備，與所述基準(zhǔn)時(shí)鐘同步動(dòng)作； 第2設(shè)備，與所述分頻時(shí)鐘同步動(dòng)作； 分頻比檢測(cè)電路，每隔所述分頻時(shí)鐘的I個(gè)周期，輸出與所述基準(zhǔn)時(shí)鐘同步而進(jìn)行計(jì)數(shù)的計(jì)數(shù)值，并且，根據(jù)所述計(jì)數(shù)值檢測(cè)所述分頻時(shí)鐘的分頻比并作為第2分頻比輸出 '及 解碼器，根據(jù)所述計(jì)數(shù)值以及所述第2分頻比而生成選通信號(hào)，所述選通信號(hào)用于控制所述第I設(shè)備對(duì)所述第2設(shè)備輸入輸出信號(hào)的時(shí)刻，所述第I設(shè)備根據(jù)所述選通信號(hào)并經(jīng)由與所述分頻時(shí)鐘同步動(dòng)作的總線，與所述第2設(shè)備進(jìn)行通信。
2.根據(jù)權(quán)利要求1所述的同步系統(tǒng)，其中，所述分頻電路具備: 分頻比變更電路，將作為當(dāng)前的所述分頻時(shí)鐘的分頻比的第3分頻比變更為所述第I分頻比； 第I計(jì)數(shù)器，與所述基準(zhǔn)時(shí)鐘同步，輸出對(duì)通過(guò)所述分頻比變更電路而變更的第3分頻比進(jìn)行計(jì)數(shù)的計(jì)數(shù)值 '及 波形整形電路，由所述第I計(jì)數(shù)器的計(jì)數(shù)值生成占空比接近50%的所述分頻時(shí)鐘。
3.根據(jù)權(quán)利要求2所述的同步系統(tǒng)，其中， 所述分頻比變更電路在所述第I分頻比小于所述第3分頻比的情況下，每隔所述分頻時(shí)鐘的規(guī)定周期，使所述第3分頻比階段性地按η減少，直至所述第3分頻比與所述第I分頻比相同，在此η為I以上的整數(shù)，當(dāng)所述第I分頻比大于所述第3分頻比的情況下，將所述第3分頻比一舉變更為所述第I分頻比，當(dāng)所述第I分頻比與所述第3分頻比相同的情況下，不改變所述第3分頻比。
4.根據(jù)權(quán)利要求2或3所述的同步系統(tǒng)，其中， 所述分頻電路具備分頻比更新電路，該分頻比更新電路在由分頻比更新信號(hào)來(lái)控制的時(shí)刻，獲取通過(guò)所述分頻比設(shè)定信號(hào)而被設(shè)定的第I分頻比并輸入到所述分頻比變更電路中。
5.根據(jù)權(quán)利要求2至4中所述的同步系統(tǒng)，其中，所述分頻比檢測(cè)電路具備: 第2計(jì)數(shù)器，每隔所述分頻時(shí)鐘的I個(gè)周期，輸出與所述基準(zhǔn)時(shí)鐘同步而進(jìn)行計(jì)數(shù)的計(jì)數(shù)值；及 分頻比確定電路，將所述第2計(jì)數(shù)器的計(jì)數(shù)值的最大值作為所述第2分頻比輸出。
6.根據(jù)權(quán)利要求5所述的同步系統(tǒng)，其中，所述分頻比確定電路具備: 分頻時(shí)鐘檢測(cè)電路，與所述基準(zhǔn)時(shí)鐘同步而檢測(cè)所述分頻時(shí)鐘的上升或下降，在檢測(cè)到所述分頻時(shí)鐘的上升或下降的情況下，輸出成為有效狀態(tài)的最大值檢測(cè)信號(hào)；及 最大值檢測(cè)電路，在所述最大值檢測(cè)信號(hào)成為有效狀態(tài)的情況下，與所述基準(zhǔn)時(shí)鐘同步，保持所述第2計(jì)數(shù)器的計(jì)數(shù)值的最大值，并作為所述第2分頻比輸出。
7.根據(jù)權(quán)利要求5或6所述的同步系統(tǒng)，其中， 所述解碼器在所述第2計(jì)數(shù)器的計(jì)數(shù)值成為最大值的所述基準(zhǔn)時(shí)鐘的周期不生成所述選通信號(hào)。
8.根據(jù)權(quán)利要求5或6所述的同步系統(tǒng)，其中， 所述分頻比變更電路在所述第I分頻比小于作為當(dāng)前的所述分頻時(shí)鐘的分頻比的第3分頻比的情況下，每隔所述分頻時(shí)鐘的規(guī)定的周期，使所述第3分頻比階段性地按m減少，直至所述第3分頻比與所述第I分頻比相同，在此m為2以上的整數(shù)， 所述解碼器在所述第2計(jì)數(shù)器的計(jì)數(shù)值從最大值至(所述最大值-(m-Ι))的所述基準(zhǔn)時(shí)鐘的周期不生成所述選通信號(hào)。
9.一種分頻電路，其中， 所述分頻電路使用于權(quán)利要求1?8中任一項(xiàng)所述的同步系統(tǒng)中。
10.一種分頻電路，以通過(guò)分頻比設(shè)定信號(hào)而被設(shè)定的第I分頻比，將基準(zhǔn)時(shí)鐘進(jìn)行分頻而生成分頻時(shí)鐘,所述分頻電路,具備: 分頻比更新電路，在由分頻比更新信號(hào)控制的時(shí)刻，接收通過(guò)所述分頻比設(shè)定信號(hào)而被設(shè)定的第I分頻比； 分頻比變更電路，將作為當(dāng)前的所述分頻時(shí)鐘的分頻比的第3分頻比，變更為通過(guò)所述分頻比更新電路而接收的第I分頻比； 第I計(jì)數(shù)器，與所述基準(zhǔn)時(shí)鐘同步，輸出對(duì)通過(guò)所述分頻比變更電路而變更的第3分頻比進(jìn)行計(jì)數(shù)的計(jì)數(shù)值 '及 波形整形電路，由所述第I計(jì)數(shù)器的計(jì)數(shù)值，生成占空比接近50%的所述分頻時(shí)鐘， 所述分頻比變更電路在所述第I分頻比小于所述第3分頻比的情況下，每隔所述分頻時(shí)鐘的規(guī)定周期，使所述第3分頻比階段性地按η減少，直至所述第3分頻比與所述第I分頻比相同，在此η為I以上的整數(shù)，當(dāng)所述第I分頻比大于所述第3分頻比的情況下，將所述第3分頻比一舉變更為所述第I分頻比，當(dāng)所述第I分頻比與所述第3分頻比相同的情況下，不改變所述第3分頻比。
【文檔編號(hào)】H03K23/00GK104426535SQ201410455012
【公開(kāi)日】2015年3月18日 申請(qǐng)日期:2014年9月9日 優(yōu)先權(quán)日:2013年9月9日
【發(fā)明者】山下和憲 申請(qǐng)人:株式會(huì)社巨晶片