同步分頻電路的制作方法
【專利摘要】本發(fā)明公開了一種同步分頻電路，包括：一n位分頻移位寄存器，第n-1位寄存器輸入端與一選擇電路輸出端連接，該選擇電路的“0”輸入端輸入常數(shù)；第n-2位寄存器至第1位寄存器中，各相鄰的兩位寄存器之間均設(shè)有一選擇器，各選擇器的輸出端均與前一位寄存器數(shù)據(jù)輸入端連接，各選擇器的“0”輸入端均與后一位寄存器輸出端連接；所有選擇器和選擇電路的“1”輸入端均與第0位寄存器輸出端連接，選擇控制端分別與分頻倍數(shù)寄存器連接；每位寄存器的置位端分別與置位配置寄存器連接，復位端分別與復位配置寄存器連接，時鐘輸入端輸入源時鐘；第0位寄存器輸出分頻后時鐘。本發(fā)明能進行大于等于2的任意整數(shù)倍分頻，并能在一定范圍內(nèi)調(diào)整其時鐘波形。
【專利說明】同步分頻電路
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及芯片設(shè)計中的時鐘分頻電路，特別是涉及一種同步分頻電路。
【背景技術(shù)】
[0002]數(shù)字集成電路越來越廣泛的被應(yīng)用于現(xiàn)實生活當中，小到家用電器、智能卡系統(tǒng)，大到計算機圖形處理，電子通信以及大型處理器等等，它都在其中占有重要的地位。隨著時代的發(fā)展，人們對數(shù)字電路的性能要求越來越高，如面積，功耗，功能以及速度等等，特別是速度。
[0003]時鐘是數(shù)字電路的重要組成部分，只要是時序電路，就離不開時鐘。因此，時鐘設(shè)計是現(xiàn)在越來越復雜的多功能數(shù)字電路的基礎(chǔ)，它直接影響著數(shù)字電路的性能，尤其是速度。時鐘頻率越高，電路速度越快；因人們對電路速度要求越來越高，所以所使用的時鐘頻率越來越快。
[0004]在時鐘電路中，分頻電路是比較常見的一種電路，幾乎大部分數(shù)字電路都需要把原始的高頻時鐘分頻為低頻時鐘，以供其他不同部分的電路使用。當源時鐘頻率越來越快時，對時鐘分頻電路的要求就越來越高。一般來說，時鐘分頻電路的結(jié)構(gòu)決定了被分頻時鐘的最高頻率，所以一個結(jié)構(gòu)好的分頻電路，對于電路速度要求越來越高的芯片設(shè)計來說，至
關(guān)重要。
[0005]圖1是一種傳統(tǒng)的同步分頻器，假定源時鐘為clk，異步復位信號為rst，該分頻電路由一個時鐘計數(shù)器Counter構(gòu)成。若需要對elk進行2n分頻，其中η為正整數(shù)，那么時鐘計數(shù)器Counter的寄存器的位寬為η ;其第m位寄存器的輸出Counter [m]則為2 (m+1)分頻時鐘；對應(yīng)的第O位、第I位以及最高位，分別為2分頻、4分頻、以及2n分頻信號。
[0006]上述這種傳統(tǒng)的同步分頻器，雖然結(jié)構(gòu)簡單，很容易實現(xiàn)，但是也存在以下缺點:
[0007]1、只能進行2的指數(shù)倍數(shù)分頻，即2分頻、4分頻、8分頻等等，不能進行其他的倍數(shù)分頻，如3分頻、6分頻、9分頻等等。
[0008]2、所得到的分頻時鐘波形固定，為占空比為1:2的方波。
[0009]3、不考慮物理實現(xiàn)時時鐘樹延時的差異，假定同步分頻器中寄存器的時鐘端到數(shù)據(jù)輸出端的延時為Dq，寄存器所需的建立時間為Dsetup，寄存器之間組合邏輯的最大延時為Dlogic，那么該同步分頻器理論上能支持的最高頻率為l/(Dq+DSetup+DlogiC)，其中Dlogic受同步分頻器的結(jié)構(gòu)影響最大。從計數(shù)器的特點可以看出，隨著分頻倍數(shù)的增加，計數(shù)器的寄存器之間的組合邏輯會越來越復雜；相應(yīng)的在物理實現(xiàn)之后，其組合邏輯的級數(shù)越來越多，那么Dlogic就會越來越大，該同步分頻器能支持的源時鐘最高頻率就會越來越低，不能進行高速時鐘的分頻。

【發(fā)明內(nèi)容】

[0010]本發(fā)明要解決的技術(shù)問題是提供一種同步分頻電路，可以進行大于等于2的任意整數(shù)倍分頻，并能在一定范圍內(nèi)調(diào)整其時鐘波形。[0011]為解決上述技術(shù)問題，本發(fā)明的同步分頻電路，包括:
[0012]一 η位分頻移位寄存器、一分頻倍數(shù)寄存器、一置位配置寄存器和一復位配置寄存器；
[0013]第η-1位寄存器的數(shù)據(jù)輸入端與一選擇電路的輸出端連接，該選擇電路的“I”輸入端與第O位寄存器的輸出端相連接，該選擇電路的“O”輸入端輸入一常數(shù)，該選擇電路的選擇控制端與所述分頻倍數(shù)寄存器的最高位相連接；
[0014]第η-2位寄存器至第I位寄存器中，各相鄰的兩位寄存器之間均設(shè)有一選擇器；各選擇器的輸出端均與前一位寄存器的數(shù)據(jù)輸入端相連接，各選擇器的“ O ”輸入端均與后一位寄存器的輸出端相連接，各選擇器的“I”輸入端均與第O位寄存器的輸出端相連接；各選擇器的選擇控制端分別與所述分頻倍數(shù)寄存器的對應(yīng)位相連接，由所述分頻倍數(shù)寄存器對應(yīng)位的值確定相應(yīng)選擇器和選擇電路的輸出；
[0015]每位寄存器的置位端分別與所述置位配置寄存器的對應(yīng)位相連接；每位寄存器的復位端分別與所述復位配置寄存器的對應(yīng)位相連接；
[0016]每位寄存器的時鐘輸入端分別輸入源時鐘，由源時鐘驅(qū)動所述分頻移位寄存器；
[0017]第O位寄存器的數(shù)據(jù)輸入端與第I位寄存器的輸出端相連接；第O位寄存器的輸出為分頻后的時鐘輸出信號；
[0018]其中，η為大于等于2的正整數(shù)，所述選擇電路和選擇器均為二選一的二路選擇器。
[0019]本發(fā)明的同步分頻電路是一種可變的高速分頻電路，可以進行大于等于2的任意正整數(shù)分頻，并在一定范圍內(nèi)可以配置分頻倍數(shù)和分頻后時鐘的波形，包括占空比和時鐘高脈沖個數(shù)。
[0020]另外，該同步分頻電路從物理實現(xiàn)上來看，組合邏輯的級數(shù)少，能夠支持的最高時鐘頻率高，可適用于較高頻率時鐘分頻。
【專利附圖】

【附圖說明】
[0021]下面結(jié)合附圖與【具體實施方式】對本發(fā)明作進一步詳細的說明:
[0022]圖1是傳統(tǒng)的同步分頻器原理圖；
[0023]圖2是所述同步分頻電路原理圖。
【具體實施方式】
[0024]分頻電路現(xiàn)在已經(jīng)被廣泛的應(yīng)用到芯片設(shè)計中。分頻電路的設(shè)計直接影響了時鐘速度和時鐘樹上的功耗，進而進一步影響了芯片的性能。本發(fā)明可以進行大于等于2的任意整數(shù)倍分頻，并在一定范圍內(nèi)調(diào)整其時鐘波形的占空比。本發(fā)明還可以根據(jù)需要，控制一個時鐘周期內(nèi)時鐘高脈沖的個數(shù)。
[0025]參見圖2所示,在下面的實施例中,所述同步分頻電路,包括:一 η位分頻移位寄存器、一分頻倍數(shù)寄存器、一置位配置寄存器和一復位配置寄存器。所述分頻移位寄存器由多個D觸發(fā)器和多個選擇器組成，每個D觸發(fā)器分別作為η位的分頻移位寄存器中的一位寄存器，從右至左分別為第O位寄存器JC0、第I位寄存器JC1、第2位寄存器JC2……第η-2位寄存器JCn-2和第η-1位寄存器JCn-1。[0026]第η-1位寄存器JCn-1的數(shù)據(jù)輸入端D與一選擇電路的輸出端連接，該選擇電路的“ I ”輸入端與第O位寄存器JCO的輸出端Q相連，該選擇電路的“O”輸入端輸入常數(shù)O(也可以輸入常數(shù)1，沒有硬性要求，圖2中的P表示常數(shù)，在本實施例中Ρ=0)，該選擇電路的選擇控制端與所述分頻倍數(shù)寄存器的最高位第η-2位相連接。
[0027]第η-2位寄存器JCn-2至第I位寄存器JCl中，各相鄰的兩位寄存器之間均設(shè)有一選擇器。各選擇器的輸出端均與前一位寄存器的數(shù)據(jù)輸入端D相連接，各選擇器的“O”輸入端均與后一位寄存器的輸出端Q相連接，各選擇器的“I”輸入端均與第O位寄存器JCO的輸出端Q相連接。
[0028]各選擇器的選擇控制端分別與所述分頻倍數(shù)寄存器的對應(yīng)位相連接，由所述分頻倍數(shù)寄存器對應(yīng)位的值確定相應(yīng)選擇器和選擇電路的輸出。
[0029]每位寄存器的置位端SET分別與所述置位配置寄存器的對應(yīng)位相連接。每位寄存器的復位端CLR分別與所述復位配置寄存器的對應(yīng)位相連接。
[0030]每位寄存器的時鐘輸入端分別輸入源時鐘clk，由源時鐘elk驅(qū)動(即分頻移位寄存器由源時鐘elk驅(qū)動)。
[0031]第O位寄存器JCO的數(shù)據(jù)輸入端D與第I位寄存器JCl的輸出端Q相連接，第O位寄存器JCO的輸出為分頻后的時鐘輸出信號dclk。
[0032]所述選擇電路和選擇器的結(jié)構(gòu)相同，均為二選一的二路選擇器。
[0033]所述置位配置寄存器和復位配置寄存器在分頻配置一開始的時候決定分頻移位寄存器的初始值。
[0034]所述同步分頻電路工作時首先需要停止源時鐘的翻轉(zhuǎn)，并進行分頻配置，根據(jù)時鐘分頻需求可以確定時鐘分頻倍數(shù)和分頻后的波形。
[0035]分頻倍數(shù)可以通過讀寫所述分頻倍數(shù)寄存器來配置，如果是m分頻的話，則分頻倍數(shù)寄存器的第m-2位寄存器的值為I，其他位寄存器均為零。
[0036]分頻后時鐘的波形可以通過讀寫所述置位配置寄存器和復位配置寄存器來共同配置，從而決定分頻移位寄存器的初始值，分頻后時鐘的占空比和時鐘高脈沖的個數(shù)均可以通過這個初始值體現(xiàn)出來。
[0037]所述時鐘高脈沖是指時鐘從0->1->0的跳變，它包含了一個時鐘上升沿和一個時鐘下降沿，一個最簡單的時鐘波形至少含有一個時鐘高脈沖。
[0038]分頻配置完成后，撤銷置位配置寄存器和復位配置寄存器，然后啟動源時鐘clk，分頻移位寄存器開始工作，將第O位寄存器JCO到第m-ι位寄存器的值依次右移，因第m-1位寄存器的數(shù)據(jù)輸入端D的輸入來自第O位寄存器JCO，故最終可以在第O位寄存器JCO的輸出端Q得到一個周期為m倍源時鐘周期的循環(huán)波形，即分頻后的時鐘輸出信號dclk，且分頻后的時鐘輸出信號dclk的波形由分頻移位寄存器的第O位寄存器JCO到第m-Ι位寄存器的初始值決定。
[0039]m為大于等于2小于等于η的正整數(shù)。
[0040]由此可見，所述同步分頻電路與傳統(tǒng)的同步分頻器相比具有以下優(yōu)點:
[0041]1、可以進行任意大于2的整數(shù)倍分頻，且分頻倍數(shù)可控。
[0042]2、分頻后時鐘波形可控，包括占空比和時鐘高脈沖個數(shù)。
[0043]3、分頻移位寄存器之間的組合邏輯穩(wěn)定，且只有一個二路選擇器，寄存器之間組合邏輯的最大延時Dlogic非常小，故可以進行高頻率時鐘的分頻。
[0044]所述同步分頻電路可以通過如下方式實現(xiàn):停止源時鐘翻轉(zhuǎn)，并根據(jù)時鐘需求，確定分頻移位寄存器的規(guī)模(位數(shù))；隨之確定復位配置寄存器、置位配置寄存器和分頻倍數(shù)寄存器的規(guī)模(位數(shù))；根據(jù)時鐘波形要求，確定分頻倍數(shù)寄存器、復位配置寄存器和置位配置寄存器的值；根據(jù)復位配置寄存器和置位配置寄存器的值，對分頻移位寄存器進行初始化；撤銷復位信號和置位信號，在源時鐘和分頻倍數(shù)寄存器的作用下，控制分頻移位寄存器，并在分頻移位寄存器的第O位寄存器的輸出端得到被分頻的時鐘輸出信號dclk。其具體步驟如下:
[0045]步驟一、停止源時鐘翻轉(zhuǎn)，同時根據(jù)時鐘需求，確定分頻移位寄存器的規(guī)模。時鐘分頻的最大范圍決定了分頻移位寄存器的位寬，如果設(shè)計需要的最大分頻倍數(shù)為n，那么分頻移位寄存器的位寬為η。
[0046]步驟二、根據(jù)分頻移位寄存器的規(guī)模，確定復位配置寄存器、置位配置寄存器和分頻倍數(shù)寄存器的規(guī)模。復位配置寄存器和置位配置寄存器是用來在一開始的時候?qū)Ψ诸l移位寄存器進行初始化的，故它們的位寬與分頻移位寄存器的位寬一致；分頻倍數(shù)寄存器是用來決定分頻時鐘的分頻倍數(shù)，如果分頻移位寄存器位寬為η，那么分頻倍數(shù)寄存器的位寬為 n-Ι ；
[0047]步驟三、根據(jù)分頻時鐘的要求，確定分頻倍數(shù)寄存器、復位配置寄存器和置位配置寄存器的值。
[0048]如圖2所示，分頻倍數(shù)寄存器決定了分頻倍數(shù)。假定需要m分頻，則分頻移位寄存器的第m-Ι位寄存器的數(shù)據(jù)輸入端D的輸入應(yīng)該來自第O位寄存器的輸出端Q的輸出，故對應(yīng)的二路選擇器應(yīng)該選擇I ;第O位寄存器到第m-2位寄存器的數(shù)據(jù)輸入端D的輸入均應(yīng)該來自前一位寄存器的輸出端Q，故相對應(yīng)的二路選擇器應(yīng)該選擇0，其他位的數(shù)據(jù)輸入D的輸入數(shù)據(jù)來源兩者均可，不用關(guān)注。舉例說明，假定需要四分頻時鐘，則分頻倍數(shù)寄存器的第O位寄存器到第3位寄存器的值應(yīng)該是“1000”，其他位O或I均可。
[0049]復位配置寄存器和置位配置寄存器的值決定了分頻移位寄存器的初始值，而初始值中I和O的個數(shù)和分布情況決定了分頻后時鐘的具體波形，包括占空比和時鐘高脈沖個數(shù)。假定需要η分頻，那么所述同步分頻電路可以產(chǎn)生占空比為(i/n)的波形，其中i為初始值中I的個數(shù)，它為大于O小于η的任意整數(shù)；而初始值中I和O的分布情況，決定了一個周期內(nèi)時鐘高脈沖的個數(shù)。例如，假如初始值為“011000”，那么分頻后的時鐘占空比為1/3，時鐘高脈沖個數(shù)為I個；初始值為“010100”，那么分頻后的時鐘占空比為1/3，時鐘高脈沖個數(shù)為2個；而初始值為“011101”,則分頻后的時鐘占空比為2/3,時鐘高脈沖個數(shù)為2個。
[0050]步驟四、根據(jù)復位配置寄存器和置位配置寄存器的值，對分頻移位寄存器進行初始化。在初始化期間，復位配置寄存器和置位配置寄存器的值需保持穩(wěn)定，分頻移位寄存器的源時鐘clk此時不翻轉(zhuǎn)。
[0051]步驟五、撤銷復位信號和置位信號，在源時鐘clk和分頻倍數(shù)寄存器的作用下，得到被分頻后的時鐘輸出信號dclk。當分頻移位寄存器初始值被正確配置好以后，在正式進入分頻工作之前，需要撤離復位信號和置位信號，即此時要把復位配置寄存器和置位配置寄存器均配置成無效狀態(tài)；然后進入分頻階段，此時源時鐘clk開始翻轉(zhuǎn)，被分頻時鐘從分頻移位寄存器的第O位寄存器JCO的輸出端Q得到。
[0052] 以上通過【具體實施方式】對本發(fā)明進行了詳細的說明，但這些并非構(gòu)成對本發(fā)明的限制。在不脫離本發(fā)明原理的情況下，本領(lǐng)域的技術(shù)人員還可做出許多變形和改進，這些也應(yīng)視為本發(fā)明的保護范圍。
【權(quán)利要求】
1.一種同步分頻電路，其特征在于，包括: 一 η位分頻移位寄存器、一分頻倍數(shù)寄存器、一置位配置寄存器和一復位配置寄存器； 第η-1位寄存器的數(shù)據(jù)輸入端與一選擇電路的輸出端連接，該選擇電路的“ I”輸入端與第O位寄存器的輸出端相連接，該選擇電路的“O”輸入端輸入一常數(shù)，該選擇電路的選擇控制端與所述分頻倍數(shù)寄存器的最高位相連接； 第η-2位寄存器至第I位寄存器中，各相鄰的兩位寄存器之間均設(shè)有一選擇器；各選擇器的輸出端均與前一位寄存器的數(shù)據(jù)輸入端相連接，各選擇器的“O”輸入端均與后一位寄存器的輸出端相連接，各選擇器的“I”輸入端均與第O位寄存器的輸出端相連接；各選擇器的選擇控制端分別與所述分頻倍數(shù)寄存器的對應(yīng)位相連接，由所述分頻倍數(shù)寄存器對應(yīng)位的值確定相應(yīng)所述選擇器和選擇電路的輸出； 每位寄存器的置位端分別與所述置位配置寄存器的對應(yīng)位相連接；每位寄存器的復位端分別與所述復位配置寄存器的對應(yīng)位相連接； 每位寄存器的時鐘輸入端分別輸入源時鐘，由源時鐘驅(qū)動所述分頻移位寄存器； 第O位寄存器的數(shù)據(jù)輸入端與第I位寄存器的輸出端相連接；第O位寄存器的輸出為分頻后的時鐘輸出信號； 其中，η為大于等于2的正整數(shù)，所述選擇電路和選擇器均為二選一的二路選擇器。
2.如權(quán)利要求1所述的同步分頻電路，其特征在于:所述分頻移位寄存器包括多個D觸發(fā)器，每個D觸發(fā)器 分別作為η位分頻移位寄存器中的一位寄存器，從右至左分別為第O位寄存器、第I位寄存器、第2位寄存器……第η-2位寄存器和第η-1位寄存器。
3.如權(quán)利要求1所述的同步分頻電路，其特征在于:所述復位配置寄存器和置位配置寄存器的位寬與分頻移位寄存器的位寬相同，均為η位，所述分頻倍數(shù)寄存器的位寬為η~1 ο
4.如權(quán)利要求1所述的同步分頻電路，其特征在于:所述同步分頻電路工作時首先需要停止源時鐘的翻轉(zhuǎn)，并進行分頻配置，包括根據(jù)時鐘分頻需求確定時鐘分頻倍數(shù)和分頻后的時鐘波形。
5.如權(quán)利要求4所述的同步分頻電路，其特征在于:所述分頻倍數(shù)通過讀寫所述分頻倍數(shù)寄存器來配置，若進行m分頻，則分頻倍數(shù)寄存器的第m-2位寄存器的值為1，其他位寄存器的值均為零，m為大于等于2小于等于η的正整數(shù)。
6.如權(quán)利要求4所述的同步分頻電路，其特征在于:所述分頻后時鐘的波形通過讀寫所述置位配置寄存器和復位配置寄存器來共同配置，從而決定分頻移位寄存器的初始值，而初始值中I和O的個數(shù)和分布情況決定了分頻后時鐘的具體波形，包括占空比和時鐘高脈沖個數(shù)；所述時鐘高脈沖是指時鐘從0->1->0的跳變，它包含了一個時鐘上升沿和一個時鐘下降沿。
7.如權(quán)利要求6所述的同步分頻電路，其特征在于:當所述分頻移位寄存器的初始值配置完成后，在正式進入分頻工作之前，將所述復位配置寄存器和置位配置寄存器均配置成無效狀態(tài)；然后進入分頻階段，此時源時鐘才開始翻轉(zhuǎn)。
8.如權(quán)利要求1或5所述的同步分頻電路，其特征在于:若進行m分頻，則分頻移位寄存器的第m-Ι位寄存器的數(shù)據(jù)輸入端輸入第O位寄存器的輸出端輸出的數(shù)據(jù),對應(yīng)的選擇器選擇I ;第O位寄存器到第m-2位寄存器的數(shù)據(jù)輸入均來自前一位寄存器的輸出，對應(yīng)的選擇器選擇0，其他位的輸入數(shù)據(jù)選擇1或0均可。
【文檔編號】H03K23/44GK103795402SQ201210424936
【公開日】2014年5月14日 申請日期:2012年10月30日 優(yōu)先權(quán)日:2012年10月30日
【發(fā)明者】王永流, 張伸 申請人:上海華虹集成電路有限責任公司