脈沖信號(hào)駐波保護(hù)電路的制作方法
【專利摘要】本發(fā)明公開了一種脈沖信號(hào)駐波保護(hù)電路，包括：檢波模塊，用于對(duì)正向射頻信號(hào)和反向射頻信號(hào)分別進(jìn)行峰值檢波以得到峰值電壓；采樣模塊，用于獲取峰值電壓；A/D轉(zhuǎn)換模塊，用于將峰值電壓轉(zhuǎn)換為數(shù)值信號(hào)；以及處理器，用于自動(dòng)識(shí)別數(shù)值信號(hào)的上升沿和下降沿，并將在上升沿和下降沿區(qū)間內(nèi)的有效值進(jìn)行處理以得到駐波保護(hù)信號(hào)；檢波模塊、采樣模塊、A/D轉(zhuǎn)換模塊以及處理器依次相連接。本發(fā)明采用峰值檢波器和采樣電路實(shí)現(xiàn)正反向電壓信號(hào)采集，能夠適應(yīng)任意占空比脈沖信號(hào)或窄脈沖信號(hào)，且能快速檢測(cè)出脈沖的峰值電壓。并且，在處理器內(nèi)部進(jìn)行邏輯運(yùn)算，避免了射頻信號(hào)的干擾，以保證檢測(cè)準(zhǔn)確、工作穩(wěn)定。
【專利說明】脈沖信號(hào)駐波保護(hù)電路

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及一種脈沖信號(hào)駐波保護(hù)電路。

【背景技術(shù)】
[0002] 傳統(tǒng)駐波保護(hù)電路主要通過"正反向檢波+電壓放大與延時(shí)+正反電壓比較"來 進(jìn)行駐波保護(hù)，當(dāng)反向電壓與正向電壓的比值超過一定值后，啟動(dòng)駐波保護(hù)，這樣做的缺點(diǎn) 是：1、傳統(tǒng)檢波模塊的延時(shí)電路會(huì)導(dǎo)致不適應(yīng)脈沖信號(hào)或變占空比的脈沖信號(hào)；2、傳統(tǒng)檢 波模塊上升下降沿較慢，不適應(yīng)窄脈沖；3、模擬信號(hào)容易受到射頻信號(hào)的干擾。


【發(fā)明內(nèi)容】

[0003] 本發(fā)明的目的是提供一種脈沖信號(hào)駐波保護(hù)電路，能夠適應(yīng)任意占空比脈沖信號(hào) 或窄脈沖信號(hào)，且能快速檢測(cè)出脈沖的峰值電壓。并且，在處理器內(nèi)部進(jìn)行邏輯運(yùn)算，避免 了射頻信號(hào)的干擾，以保證檢測(cè)準(zhǔn)確、工作穩(wěn)定。
[0004] 為解決上述技術(shù)問題，本發(fā)明提供一種脈沖信號(hào)駐波保護(hù)電路，包括： 檢波模塊，用于對(duì)正向射頻信號(hào)和反向射頻信號(hào)分別進(jìn)行峰值檢波以得到峰值電壓； 米樣模塊，用于獲取峰值電壓； A/D轉(zhuǎn)換模塊，用于將峰值電壓轉(zhuǎn)換為數(shù)值信號(hào)；以及 處理器，用于自動(dòng)識(shí)別所述數(shù)值信號(hào)的上升沿和下降沿，并將在上升沿和下降沿區(qū)間 內(nèi)的有效值進(jìn)行累加，當(dāng)反向脈沖結(jié)束時(shí)再將累加后的數(shù)據(jù)送入除法器并將除法器的輸出 結(jié)果與閾值進(jìn)行比較以得到駐波保護(hù)信號(hào)； 其中，A/D轉(zhuǎn)換模塊檢波模塊、采樣模塊、A/D轉(zhuǎn)換模塊以及處理器依次相連接。
[0005] 進(jìn)一步地，A/D轉(zhuǎn)換模塊檢波模塊包括第一峰值檢波器和第二峰值檢波器；A/D轉(zhuǎn) 換模塊采樣模塊包括第一采樣電路和第二采樣電路;A/D轉(zhuǎn)換模塊A/D轉(zhuǎn)換模塊包括第一 A/D轉(zhuǎn)換器和第二A/D轉(zhuǎn)換器； A/D轉(zhuǎn)換模塊第一峰值檢波器、第一采樣電路和第一 A/D轉(zhuǎn)換器依次連接在正向信號(hào) 源與A/D轉(zhuǎn)換模塊處理器之間；A/D轉(zhuǎn)換模塊第二峰值檢波器、第二采樣電路和第二A/D轉(zhuǎn) 換器依次連接述反向信號(hào)源與A/D轉(zhuǎn)換模塊處理器之間； 進(jìn)一步地，處理器包括:A/D轉(zhuǎn)換模塊；依次連接在第一 A/D轉(zhuǎn)換器與A/D轉(zhuǎn)換模塊之 間的第一數(shù)據(jù)緩存器和上升沿判定單元，并且第一數(shù)據(jù)緩存器還與A/D轉(zhuǎn)換模塊連接；以 及依次連接在第二A/D轉(zhuǎn)換器與A/D轉(zhuǎn)換模塊之間的第二數(shù)據(jù)緩存器和下降沿判定單元， 并且第二數(shù)據(jù)緩存器還與A/D轉(zhuǎn)換模塊連接。
[0006] 進(jìn)一步地，上升沿判定單元和下降沿判定單元分別包括：第一位移寄存器、第二位 移寄存器、第三位移寄存器、第一減法器、第二減法器、第三減法器、第一比較器、第二比較 器、第三比較器和與門電路。
[0007] 第三位移寄存器的輸入端分別與第三減法器的正輸入端連接；第三位移寄存器的 輸出端分別與第二位移寄存器的輸入端、第三減法器的負(fù)輸入端以及第二減法器的正輸入 端連接；第二位移寄存器的輸出端分別與第一位移寄存器的輸入端、第二減法器的負(fù)輸入 端以及第一減法器的正輸入端連接；第一位移寄存器的輸出端分別與第一減法器的負(fù)輸入 端和駐波保護(hù)產(chǎn)生單元連接；第一位移寄存器、第二位移寄存器和第三位移寄存器的時(shí)鐘 輸入端均接收同步時(shí)鐘脈沖信號(hào)；第三減法器的輸出端連接至第三比較器的正輸入端；第 二減法器的輸出端與第二比較器的正輸入端連接；第一減法器的輸出端與第一比較器的正 輸入端連接；第一比較器的輸出端、第二比較器的輸出端和第三比較器的輸出端均連接至 與門電路的輸入端；第三比較器的負(fù)輸入端、第二比較器的負(fù)輸入端和第一比較器的負(fù)輸 入端均接收預(yù)設(shè)階梯值。
[0008] 進(jìn)一步地，A/D轉(zhuǎn)換模塊包括第一選擇器、第二選擇器、第一累加器、第二累加器、 數(shù)據(jù)開關(guān)、除法器和第四比較器；第一選擇器的第一輸入端與上升沿判定單元的與門電路 連接，第一選擇器的第二輸入端與第一數(shù)據(jù)緩存器的輸出端連接，第一選擇器的第三輸入 端接地，第一選擇器的輸出端與第一累加器的第一輸入端連接；第一累加器的輸出端分別 與其第二輸入端和數(shù)據(jù)開關(guān)的第一輸入端連接；第二選擇器的第一輸入端與下降沿判定單 元的與門電路連接，第二選擇器的第二輸入端與第二數(shù)據(jù)緩存器的輸出端連接，第二選擇 器的第三輸入端接地，第二選擇器的輸出端與第二累加器的第一輸入端連接；第二累加器 的輸出端分別與其第二輸入端和數(shù)據(jù)開關(guān)的第二輸入端連接；第一累加器和第二累加器的 時(shí)鐘信號(hào)輸入端均接收同步時(shí)鐘脈沖信號(hào)；數(shù)據(jù)開關(guān)的第三輸入端與下降沿判定單元的第 一位移寄存器的輸出端連接；數(shù)據(jù)開關(guān)的兩個(gè)輸出端分別與除法器的兩個(gè)輸入端連接；除 法器的輸出端與第四比較器的負(fù)輸入端連接，第四比較器的正輸入端接收閾值。
[0009] 進(jìn)一步地，第一 A/D轉(zhuǎn)換器和第二A/D轉(zhuǎn)換器為高速A/D轉(zhuǎn)換器。
[0010] 一種脈沖信號(hào)駐波保護(hù)的方法，包括以下步驟： 51、 將經(jīng)耦合的正向射頻信號(hào)和反向射頻信號(hào)分別進(jìn)行檢波、采樣以得到峰值電壓； 52、 將上述峰值信號(hào)轉(zhuǎn)換成數(shù)值信號(hào)； 53、 對(duì)上述數(shù)值信號(hào)進(jìn)行上升沿和下降沿判定以得到脈沖信號(hào)的有效值區(qū)間；并將在 上升沿和下降沿區(qū)間內(nèi)的有效值進(jìn)行累加，當(dāng)反向脈沖結(jié)束時(shí)將累加后的數(shù)據(jù)送入除法器 并將除法器的輸出結(jié)果與閾值進(jìn)行比較以得到駐波保護(hù)信號(hào)。
[0011] 本發(fā)明的有益效果為：本發(fā)明采用檢波器和采樣模塊實(shí)現(xiàn)正反向電壓信號(hào)采集， 能夠適應(yīng)任意占空比脈沖信號(hào)或窄脈沖信號(hào)，且能快速檢測(cè)出脈沖的峰值電壓。并且，在處 理器內(nèi)部進(jìn)行邏輯運(yùn)算，避免了射頻信號(hào)的干擾，以保證檢測(cè)準(zhǔn)確、工作穩(wěn)定。

【專利附圖】

【附圖說明】
[0012] 圖1為本發(fā)明最佳實(shí)施例的整體原理框圖； 圖2為本發(fā)明最佳實(shí)施例的上升沿判定單元和下降沿判定單元的電路原理圖； 圖3為本發(fā)明最佳實(shí)施例的A/D轉(zhuǎn)換模塊的電路原理圖。

【具體實(shí)施方式】
[0013] 下面對(duì)本發(fā)明的【具體實(shí)施方式】進(jìn)行描述，以便于本【技術(shù)領(lǐng)域】的技術(shù)人員理解本發(fā) 明，但應(yīng)該清楚，本發(fā)明不限于【具體實(shí)施方式】的范圍，對(duì)本【技術(shù)領(lǐng)域】的普通技術(shù)人員來講， 只要各種變化在所附的權(quán)利要求限定和確定的本發(fā)明的精神和范圍內(nèi)，這些變化是顯而易 見的，一切利用本發(fā)明構(gòu)思的發(fā)明創(chuàng)造均在保護(hù)之列。
[0014] 下面對(duì)本發(fā)明的【具體實(shí)施方式】進(jìn)行描述，以便于本【技術(shù)領(lǐng)域】的技術(shù)人員理解本發(fā) 明，但應(yīng)該清楚，本發(fā)明不限于【具體實(shí)施方式】的范圍，對(duì)本【技術(shù)領(lǐng)域】的普通技術(shù)人員來講， 只要各種變化在所附的權(quán)利要求限定和確定的本發(fā)明的精神和范圍內(nèi)，這些變化是顯而易 見的，一切利用本發(fā)明構(gòu)思的發(fā)明創(chuàng)造均在保護(hù)之列。
[0015] 如圖1所示的一種脈沖信號(hào)駐波保護(hù)電路，包括：檢波模塊，用于對(duì)正向射頻信號(hào) 和反向射頻信號(hào)分別進(jìn)行峰值檢波以得到峰值電壓；采樣模塊，用于獲取峰值電壓；A/D轉(zhuǎn) 換模塊，用于將峰值電壓轉(zhuǎn)換為數(shù)值信號(hào)；以及處理器，用于自動(dòng)識(shí)別所述數(shù)值信號(hào)的上升 沿和下降沿，并將在上升沿和下降沿區(qū)間內(nèi)的有效值進(jìn)行累加，當(dāng)反向脈沖結(jié)束時(shí)再將累 加后的數(shù)據(jù)送入除法器并將除法器的輸出結(jié)果與閾值進(jìn)行比較以得到駐波保護(hù)信號(hào)。其 中，上述A/D轉(zhuǎn)換模塊檢波模塊、采樣模塊、A/D轉(zhuǎn)換模塊以及處理器依次相連接。
[0016] 此外，A/D轉(zhuǎn)換模塊檢波模塊包括第一峰值檢波器和第二峰值檢波器；A/D轉(zhuǎn)換模 塊采樣模塊包括第一采樣電路和第二采樣電路；A/D轉(zhuǎn)換模塊A/D轉(zhuǎn)換模塊包括第一 A/D 轉(zhuǎn)換器和第二A/D轉(zhuǎn)換器； A/D轉(zhuǎn)換模塊第一峰值檢波器、第一采樣電路和第一 A/D轉(zhuǎn)換器依次連接在正向信號(hào) 源與A/D轉(zhuǎn)換模塊處理器之間；A/D轉(zhuǎn)換模塊第二峰值檢波器、第二采樣電路和第二A/D轉(zhuǎn) 換器依次連接述反向信號(hào)源與A/D轉(zhuǎn)換模塊處理器之間； 處理器包括：駐波保護(hù)產(chǎn)生電路；依次連接在第一 A/D轉(zhuǎn)換器與A/D轉(zhuǎn)換模塊之間的 第一數(shù)據(jù)緩存器和上升沿判定單元，并且第一數(shù)據(jù)緩存器還與A/D轉(zhuǎn)換模塊連接；以及依 次連接在第二A/D轉(zhuǎn)換器與A/D轉(zhuǎn)換模塊之間的第二數(shù)據(jù)緩存器和下降沿判定單元，并且 第二數(shù)據(jù)緩存器還與A/D轉(zhuǎn)換模塊連接。
[0017] 處理器中的上升沿判定單元和下降沿判定單元依據(jù)上述數(shù)值信號(hào)自動(dòng)識(shí)別脈沖 電壓的上升沿和下降沿，并輸出控制信號(hào)。A/D轉(zhuǎn)換模塊單元對(duì)正向和反向脈沖有效數(shù)據(jù)進(jìn) 行累加，當(dāng)反向脈沖結(jié)束時(shí)將數(shù)據(jù)送入除法器并將結(jié)果與閾值進(jìn)行比較，當(dāng)超過設(shè)定的閾 值時(shí)輸出駐波保護(hù)信號(hào)并保持。
[0018] 如圖2所示的上升沿判定單元和下降沿判定單元分別包括：第一位移寄存器、第 二位移寄存器、第三位移寄存器、第一減法器、第二減法器、第三減法器、第一比較器、第二 比較器、第三比較器和與門電路。
[0019] 第三位移寄存器的輸入端分別與第三減法器的正輸入端連接；第三位移寄存器的 輸出端分別與第二位移寄存器的輸入端、第三減法器的負(fù)輸入端以及第二減法器的正輸入 端連接；第二位移寄存器的輸出端分別與第一位移寄存器的輸入端、第二減法器的負(fù)輸入 端以及第一減法器的正輸入端連接；第一位移寄存器的輸出端分別與第一減法器的負(fù)輸入 端和駐波保護(hù)產(chǎn)生單元連接；第一位移寄存器、第二位移寄存器和第三位移寄存器的時(shí)鐘 輸入端均接收同步時(shí)鐘脈沖信號(hào)；第三減法器的輸出端連接至第三比較器的正輸入端；第 二減法器的輸出端與第二比較器的正輸入端連接；第一減法器的輸出端與第一比較器的正 輸入端連接；第一比較器的輸出端、第二比較器的輸出端和第三比較器的輸出端均連接至 與門電路的輸入端；第三比較器的負(fù)輸入端、第二比較器的負(fù)輸入端和第一比較器的負(fù)輸 入端均接收預(yù)設(shè)階梯值。
[0020] 上升沿判定電路和下降沿判定電路均為同步時(shí)序電路，上升沿判定單元的第三位 移寄存器的輸入端與第一數(shù)據(jù)緩存器連接，下降沿判定單元的第三位移寄存器的輸入端與 第二數(shù)據(jù)緩存器連接。第一位移寄存器、第二位移寄存器和第三位移寄存器用于保持最近 3個(gè)時(shí)刻的數(shù)據(jù)，在同步時(shí)鐘上升沿時(shí)，將前一次時(shí)刻的數(shù)據(jù)與后一時(shí)刻數(shù)據(jù)進(jìn)行減法運(yùn)算 并與預(yù)設(shè)階梯值進(jìn)行比較，只有當(dāng)檢測(cè)到上升沿時(shí)，上升沿判定電路輸出高電平，當(dāng)檢測(cè)到 脈沖平頂時(shí)，上升沿判定電路輸出低電平。利用高到低的變化判定正向脈沖有效并得出正 向脈沖有效信號(hào)。同理，下降沿判定電同樣利用高到低的變化判定反向脈沖有效并得出反 向脈沖有效信號(hào)。
[0021] 其中，預(yù)設(shè)階梯值由指標(biāo)脈沖上升沿下降沿時(shí)間、峰值檢波器的靈敏度以及同步 時(shí)鐘周期確定，公式如下：

【權(quán)利要求】
1. 一種脈沖信號(hào)駐波保護(hù)電路，其特征在于，包括： 檢波模塊，用于對(duì)正向射頻信號(hào)和反向射頻信號(hào)分別進(jìn)行峰值檢波以得到峰值電壓； 采樣模塊，用于獲取所述峰值電壓； A/D轉(zhuǎn)換模塊，用于將所述峰值電壓轉(zhuǎn)換為數(shù)值信號(hào)；以及 處理器，用于自動(dòng)識(shí)別所述數(shù)值信號(hào)的上升沿和下降沿，并將在上升沿和下降沿區(qū)間 內(nèi)的有效值進(jìn)行累加，當(dāng)反向脈沖結(jié)束時(shí)再將累加后的數(shù)據(jù)送入除法器并將所述除法器的 輸出結(jié)果與閾值進(jìn)行比較以得到駐波保護(hù)信號(hào)； 所述檢波模塊、采樣模塊、A/D轉(zhuǎn)換模塊以及處理器依次相連接。
2. 根據(jù)權(quán)利要求1所述的駐波保護(hù)電路，其特征在于，所述檢波模塊包括第一峰值檢 波器和第二峰值檢波器；所述采樣模塊包括第一采樣電路和第二采樣電路；所述A/D轉(zhuǎn)換 模塊包括第一 A/D轉(zhuǎn)換器和第二A/D轉(zhuǎn)換器； 所述第一峰值檢波器、第一采樣電路和第一 A/D轉(zhuǎn)換器依次連接在正向信號(hào)源與所述 處理器之間；所述第二峰值檢波器、第二采樣電路和第二A/D轉(zhuǎn)換器依次連接述反向信號(hào) 源與所述處理器之間。
3. 根據(jù)權(quán)利要求1所述的駐波保護(hù)電路，其特征在于，所述處理器包括： 駐波保護(hù)產(chǎn)生電路； 依次連接在所述第一 A/D轉(zhuǎn)換器與所述駐波保護(hù)產(chǎn)生電路之間的第一數(shù)據(jù)緩存器和 上升沿判定單元，并且所述第一數(shù)據(jù)緩存器還與所述駐波保護(hù)產(chǎn)生電路連接；以及 依次連接在所述第二A/D轉(zhuǎn)換器與所述駐波保護(hù)產(chǎn)生電路之間的第二數(shù)據(jù)緩存器和 下降沿判定單元，并且所述第二數(shù)據(jù)緩存器還與所述駐波保護(hù)產(chǎn)生電路連接。
4. 根據(jù)權(quán)利要求3所述的駐波保護(hù)電路，其特征在于，所述上升沿判定單元和下降沿 判定單元分別包括：第一位移寄存器、第二位移寄存器、第三位移寄存器、第一減法器、第二 減法器、第三減法器、第一比較器、第二比較器、第三比較器和與門電路； 所述第三位移寄存器的輸入端與第三減法器的正輸入端連接；所述第三位移寄存器的 輸出端分別與第二位移寄存器的輸入端、第三減法器的負(fù)輸入端以及第二減法器的正輸入 端連接；所述第二位移寄存器的輸出端分別與第一位移寄存器的輸入端、第二減法器的負(fù) 輸入端以及第一減法器的正輸入端連接；所述第一位移寄存器的輸出端分別與第一減法器 的負(fù)輸入端和駐波保護(hù)產(chǎn)生單元連接；所述第一位移寄存器、第二位移寄存器和第三位移 寄存器的時(shí)鐘輸入端均接收同步時(shí)鐘脈沖信號(hào)； 所述第三減法器的輸出端連接至所述第三比較器的正輸入端；所述第二減法器的輸 出端與第二比較器的正輸入端連接；所述第一減法器的輸出端與第一比較器的正輸入端連 接；所述第一比較器的輸出端、第二比較器的輸出端和第三比較器的輸出端均連接至所述 與門電路的輸入端； 所述第三比較器的負(fù)輸入端、第二比較器的負(fù)輸入端和第一比較器的負(fù)輸入端均接收 預(yù)設(shè)階梯值。
5. 根據(jù)權(quán)利要求2所述的駐波保護(hù)電路，其特征在于，所述駐波保護(hù)產(chǎn)生電路包括第 一選擇器、第二選擇器、第一累加器、第二累加器、數(shù)據(jù)開關(guān)、除法器和第四比較器； 所述第一選擇器的第一輸入端與所述上升沿判定單元的與門電路連接，所述第一選擇 器的第二輸入端與所述第一緩存器的輸出端連接，所述第一選擇器的第三輸入端接地，所 述第一選擇器的輸出端與所述第一累加器的第一輸入端連接；所述第一累加器的輸出端分 別與其第二輸入端和所述數(shù)據(jù)開關(guān)的第一輸入端連接； 所述第二選擇器的第一輸入端與所述下降沿判定單元的與門電路連接，所述第二選 擇器的第二輸入端與所述第二數(shù)據(jù)緩存器的輸出端連接，所述第二選擇器的第三輸入端接 地，所述第二選擇器的輸出端與所述第二累加器的第一輸入端連接；所述第二累加器的輸 出端分別與其第二輸入端和所述數(shù)據(jù)開關(guān)的第二輸入端連接；所述第一累加器和第二累加 器的時(shí)鐘信號(hào)輸入端均接收同步時(shí)鐘脈沖信號(hào)； 所述數(shù)據(jù)開關(guān)的第三輸入端與所述下降沿判定單元的第一位移寄存器的輸出端連接； 所述數(shù)據(jù)開關(guān)的兩個(gè)輸出端分別與所述除法器的兩個(gè)輸入端連接；所述除法器的輸出端與 所述第四比較器的負(fù)輸入端連接，所述第四比較器的正輸入端接收閾值。
6. 根據(jù)權(quán)利要求2所述的駐波保護(hù)電路，其特征在于，所述第一 A/D轉(zhuǎn)換器和第二A/D 轉(zhuǎn)換器為高速A/D轉(zhuǎn)換器。
7. -種脈沖信號(hào)駐波保護(hù)的方法，其特征在于，包括以下步驟： 51、 將經(jīng)耦合的正向射頻信號(hào)和反向射頻信號(hào)分別進(jìn)行檢波、采樣以得到峰值電壓； 52、 將所述峰值信號(hào)轉(zhuǎn)換成數(shù)值信號(hào)； 53、 對(duì)所述數(shù)值信號(hào)進(jìn)行上升沿和下降沿判定以得到脈沖信號(hào)的有效值區(qū)間；并將在 上升沿和下降沿區(qū)間內(nèi)的有效值進(jìn)行累加，當(dāng)反向脈沖結(jié)束時(shí)將累加后的數(shù)據(jù)送入除法器 并將除法器的輸出結(jié)果與閾值進(jìn)行比較以得到駐波保護(hù)信號(hào)。
【文檔編號(hào)】H03F1/52GK104320094SQ201410454532
【公開日】2015年1月28日 申請(qǐng)日期:2014年9月9日 優(yōu)先權(quán)日:2014年9月9日
【發(fā)明者】黃亮, 侯軍, 楊陽 申請(qǐng)人:成都四威航空電源有限公司