一種分頻電路和電子裝置的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種分頻技術(shù)，具體而言涉及一種分頻電路和電子裝置。
【背景技術(shù)】
[0002]實(shí)際應(yīng)用中越來越高的數(shù)據(jù)傳輸速率得益于不斷更新?lián)Q代的各類通信標(biāo)準(zhǔn)，同時也對高速1C(集成電路)提出了更高的要求。隨著1C工藝特征尺寸的不斷縮小，單個晶體管工作速度上限也在持續(xù)提高，為高速1C的電路設(shè)計提供了支持。
[0003]分頻電路(Divider)是高速1C中鎖相環(huán)單元里的重要模塊，用于對壓控振蕩器(VC0)的輸出信號進(jìn)行分頻處理，其運(yùn)行在整個芯片的最高工作頻率，因此分頻電路(也稱分頻器)的速度和功耗在高速1C設(shè)計中非常關(guān)鍵。
[0004]傳統(tǒng)的高速電路一般采用電流模型邏輯(CML)的鎖存器(Latch)構(gòu)成的D型觸發(fā)器(DFF)進(jìn)行分頻電路的設(shè)計，其優(yōu)點(diǎn)是可以工作到射頻頻率之上，但缺點(diǎn)是功耗較大。而另一種采用由普通CMOS邏輯鎖存器(Latch)構(gòu)成的DFF設(shè)計的分頻電路雖然可以保證較低的功耗，但是通常只能工作在2GHz以下的較低頻率范圍，在某些情況下將無法滿足對射頻頻率范圍的要求。
[0005]由此可見，如何設(shè)計一種可以在射頻頻率范圍內(nèi)進(jìn)行高速分頻操作且同時具有低功耗的優(yōu)點(diǎn)的分頻電路，已經(jīng)成為現(xiàn)有技術(shù)中需要解決的一個技術(shù)問題。

【發(fā)明內(nèi)容】

[0006]針對現(xiàn)有技術(shù)的不足，本發(fā)明提供一種分頻電路，可以工作在射頻頻率范圍內(nèi)，并且具有高速和低功耗的優(yōu)點(diǎn)。
[0007]本發(fā)明的一個實(shí)施例提供一種分頻電路，其包括由首尾相連的第一反相器、第二反相器和第三反相器構(gòu)成的反相器鏈，還包括第一晶體管、第二晶體管、第四反相器、第五反相器、第一輸入端、第二輸入端和電路輸出端；
[0008]其中，所述第一反相器的電源端與所述第四反相器的輸出端相連，所述第一反相器的地端與所述第一晶體管的漏極相連；所述第二反相器的電源端與電源電壓相連，所述第二反相器的地端接地，所述第二反相器的輸出端與所述電路輸出端相連；所述第三反相器的電源端與所述第五反相器的輸出端相連，所述第三反相器的地端與所述第二晶體管的漏極相連；并且，所述第四反相器的輸入端與所述第一輸入端相連，所述第四反相器的電源端與電源電壓相連，所述第四反相器的地端接地；所述第五反相器的輸入端與所述第二輸入端相連，所述第五反相器的電源端與電源電壓相連，所述第五反相器的地端接地；所述第一晶體管的源極接地，所述第一晶體管的柵極與第二輸入端相連；所述第二晶體管的源極接地，所述第二晶體管的柵極與所述第一輸入端相連。
[0009]可選地，所述第四反相器包括P型的第三晶體管和N型的第四晶體管，其中，所述第三晶體管的源極與電源電壓相連、漏極與所述第四晶體管的漏極相連、柵極與所述第四晶體管的柵極以及所述第一輸入端相連，所述第四晶體管的源極接地。
[0010]可選地，所述第五反相器包括P型的第五晶體管和N型的第六晶體管，其中，所述第五晶體管的源極與電源電壓相連、漏極與所述第六晶體管的漏極相連、柵極與所述第六晶體管的柵極以及所述第二輸入端相連，所述第六晶體管的源極接地。
[0011]可選地，所述第一反相器包括Ν型的第七晶體管和Ρ型的第八晶體管，其中，所述第八晶體管的源極與所述第四反相器的輸出端相連、漏極與所述第七晶體管的漏極相連、柵極與所述第七晶體管的柵極相連，所述第七晶體管的源極與所述第一晶體管的漏極相連。
[0012]可選地，所述第二反相器包括Ν型的第九晶體管和Ρ型的第十晶體管，其中，所述第十晶體管的源極與電源電壓相連、漏極與所述第九晶體管的漏極相連、柵極與所述第九晶體管的柵極相連，所述第九晶體管的源極接地。
[0013]可選地，所述第三反相器包括Ν型的第十一晶體管和Ρ型第十二晶體管，其中，所述第十二晶體管的源極與所述第五反相器的輸出端相連、漏極與所述第十一晶體管的漏極相連、柵極與所述第十一晶體管的柵極相連，所述第十一晶體管的源極與所述第二晶體管的漏極相連。
[0014]可選地，施加在所述第一輸入端與所述第二輸入端上的輸入信號為差分信號。
[0015]可選地，所述電路輸出端包括第六反相器，所述第六反相器的輸入端與所述第二反相器的輸出端相連，所述第六反相器的輸出端作為所述分頻電路的輸出。
[0016]可選地，所述電路輸出端配置為差分輸出模式。
[0017]本發(fā)明的另一實(shí)施例提供一種電子裝置，包括電子組件以及與所述電子組件相連的分頻電路，所述分頻電路包括由首尾相連的第一反相器、第二反相器和第三反相器構(gòu)成的反相器鏈，還包括第一晶體管、第二晶體管、第四反相器、第五反相器、第一輸入端、第二輸入端和電路輸出端；
[0018]其中，所述第一反相器的電源端與所述第四反相器的輸出端相連，所述第一反相器的地端與所述第一晶體管的漏極相連；所述第二反相器的電源端與電源電壓相連，所述第二反相器的地端接地，所述第二反相器的輸出端與所述電路輸出端相連；所述第三反相器的電源端與所述第五反相器的輸出端相連，所述第三反相器的地端與所述第二晶體管的漏極相連；并且，所述第四反相器的輸入端與所述第一輸入端相連，所述第四反相器的電源端與電源電壓相連，所述第四反相器的地端接地；所述第五反相器的輸入端與所述第二輸入端相連，所述第五反相器的電源端與電源電壓相連，所述第五反相器的地端接地；所述第一晶體管的源極接地，所述第一晶體管的柵極與第二輸入端相連；所述第二晶體管的源極接地，所述第二晶體管的柵極與所述第一輸入端相連。
[0019]本發(fā)明的分頻電路包括由首尾相連的第一反相器、第二反相器和第三反相器構(gòu)成的反相器鏈，可以采用動態(tài)CMOS邏輯實(shí)現(xiàn)在射頻頻率范圍內(nèi)的高速分頻操作，并且具有低電壓和低功耗的優(yōu)點(diǎn)。本發(fā)明的電子裝置包括上述的分頻電路，因而同樣具有上述優(yōu)點(diǎn)。
【附圖說明】
[0020]本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實(shí)施例及其描述，用來解釋本發(fā)明的原理。
[0021]附圖中:
[0022]圖1為本發(fā)明的一個實(shí)施例的一種分頻電路的結(jié)構(gòu)示意圖；
[0023]圖2為本發(fā)明的一個實(shí)施例的一種分頻電路被配置為差分輸出模式的電路示意圖。
【具體實(shí)施方式】
[0024]在下文的描述中，給出了大量具體的細(xì)節(jié)以便提供對本發(fā)明更為徹底的理解。
[0025]然而，對于本領(lǐng)域技術(shù)人員而言顯而易見的是，本發(fā)明可以無需一個或多個這些細(xì)節(jié)而得以實(shí)施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對于本領(lǐng)域公知的一些技術(shù)特征未進(jìn)行描述。
[0026]應(yīng)當(dāng)理解的是，本發(fā)明能夠以不同形式實(shí)施，而不應(yīng)當(dāng)解釋為局限于這里提出的實(shí)施例。相反地，提供這些實(shí)施例將使公開徹底和完全，并且將本發(fā)明的范圍完全地傳遞給本領(lǐng)域技術(shù)人員。在附圖中，為了清楚，層和區(qū)的尺寸以及相對尺寸可能被夸大。自始至終相同附圖標(biāo)記表示相同的元件。
[0027]應(yīng)當(dāng)明白，當(dāng)元件或?qū)颖环Q為“在...上”、“與...相鄰”、“連接至『或“耦合到”其它元件或?qū)訒r，其可以直接地在其它元件或?qū)由?、與之相鄰、連接或耦合到其它元件或?qū)?，或者可以存在居間的元件或?qū)印Ｏ喾?，?dāng)元件被稱為“直接在...上”、“與...直接相鄰”、“直接連接到”或“直接耦合到”其它元件或?qū)訒r，則不存在居間的元件或?qū)?。?yīng)當(dāng)明白，盡管可使用術(shù)語第一、第二、第三等描述各種元件、部件、區(qū)、層和/或部分，這些元件、部件、區(qū)、層和/或部分不應(yīng)當(dāng)被這些術(shù)語限制。這些術(shù)語僅僅用來區(qū)分一個元件、部件、區(qū)、層或部分與另一個元件、部件、區(qū)、層或部分。因此，在不脫離本發(fā)明教導(dǎo)之下，下面討論的第一元件、部件、區(qū)、層或部分可表示為第二元件、部件、區(qū)、層或部分。
[0028]空間關(guān)系術(shù)語例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在這里可