專利名稱：高速a/d轉(zhuǎn)換器用輸出模式電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及用于A/D轉(zhuǎn)換器的輸出集成電路，特別是一種高速A/D轉(zhuǎn)換器用輸出模式電路。使用這種輸出模式電路的高速、超高速A/D轉(zhuǎn)換器廣泛用于數(shù)字示波器、雷達、聲納和電子對抗等裝備中，進行數(shù)據(jù)采集和處理。
背景技術(shù)：
通常的A/D轉(zhuǎn)換器輸出數(shù)據(jù)為CMOS/TTL串行數(shù)據(jù)輸出方式，輸出數(shù)據(jù)速率與時鐘頻率相同，隨著時鐘頻率的增加輸出數(shù)據(jù)速率也增加。但對于高速、超高速A/D轉(zhuǎn)換器如再采用CMOS/TTL串行數(shù)據(jù)輸出方式，則數(shù)據(jù)速率很高，增加了數(shù)據(jù)采集難度，A/D轉(zhuǎn)換器輸出接口的器件必須為CMOS或TTL高速器件，增加了A/D轉(zhuǎn)換器輸出接口器件的選擇難度，不利于降低成本。同時，隨著A/D轉(zhuǎn)換器速度的提高，以前的CMOS/TTL串行數(shù)據(jù)輸出方式及其輸出電路不能滿足要求，容易出現(xiàn)數(shù)據(jù)丟失，輸出數(shù)據(jù)精度不高。因此，必須尋求適合于高速A/D轉(zhuǎn)換器的數(shù)據(jù)輸出方式及其所用的輸出模式電路。
目前，采樣率200MSPS以上的高速A/D轉(zhuǎn)換器的數(shù)據(jù)輸出方式主要有3種形式(1)只有CMOS交替模式；(2)只有LVDS模式(低壓差分信號)，(3)CMOS交替模式和LVDS模式兩種。但根據(jù)數(shù)據(jù)采集和處理的實際情況進行輸出方式選擇的方便性和靈活性較差，同時具有CMOS并行、CMOS交替和LVDS三種模式輸出方式的高速A/D轉(zhuǎn)換器技術(shù)還未見報道，相應(yīng)的高速A/D轉(zhuǎn)換器用輸出模式電路國內(nèi)外也還未見報道。

發(fā)明內(nèi)容本發(fā)明所要解決的技術(shù)問題在于發(fā)明一種高速A/D轉(zhuǎn)換器用輸出模式電路，以滿足高速、超高速A/D轉(zhuǎn)換器數(shù)據(jù)輸出的要求，同時具有LVDS(低壓差分信號)、CMOS并行、CMOS交替數(shù)據(jù)輸出模式，提高根據(jù)數(shù)據(jù)采集和處理的實際情況進行輸出方式選擇的方便性和靈活性，使易于采集數(shù)據(jù)、輸出數(shù)據(jù)更可靠、精度更高。
本發(fā)明解決上述技術(shù)問題所采取的技術(shù)方案在于本發(fā)明輸出模式電路包括一個雙路分配器，具有一數(shù)據(jù)輸入端、一控制電平輸入端和兩個數(shù)據(jù)輸出端，由輸入控制電平的高低對來自A/D轉(zhuǎn)換器內(nèi)部的一位數(shù)據(jù)選擇其數(shù)據(jù)輸出端；一個÷2分頻器，對輸入的時鐘信號進行÷2分頻，輸出頻率為輸入時鐘頻率二分之一的時鐘信號；一個為CMOS反相器構(gòu)成的非門，與÷2分頻器的輸出端連接，對輸入的時鐘信號進行反相；一個輸出時序控制電路，其時鐘輸入端與÷2分頻器的輸出端連接，對輸入的時鐘信號進行時序變換，由輸入控制電平的高低控制兩個輸出端的相位關(guān)系；一個由五個D型主從觸發(fā)器連成的CMOS并行輸出和CMOS交替輸出電路，分為兩組，每組內(nèi)前一級的D型主從觸發(fā)器的數(shù)據(jù)輸出端與后一級D型主從觸發(fā)器的數(shù)據(jù)輸入端連接，每組第一級D型主從觸發(fā)器的數(shù)據(jù)輸入端與雙路分配器的一數(shù)據(jù)輸出端連接，各個D型主從觸發(fā)器的時鐘輸入端分別與÷2分頻器、非門、輸出時序控制電路的輸出端連接，在時鐘作用下對輸入的數(shù)據(jù)進行移位，輸出CMOS并行數(shù)據(jù)或CMOS交替數(shù)據(jù)；一個CMOS-LVDS電平轉(zhuǎn)換器，與雙路分配器的一數(shù)據(jù)輸出端連接，對輸入的CMOS電平進行電平轉(zhuǎn)換，輸出低壓差分信號。
所述雙路分配器電路由兩個CMOS傳輸門和一個CMOS反相器(非門)連接而成，其數(shù)據(jù)輸入端和兩數(shù)據(jù)輸出端設(shè)于CMOS傳輸門上，其控制電平輸入端一路直接與兩CMOS傳輸門的一組柵極連接，一路通過非門與兩CMOS傳輸門的一組柵極連接。
所述的構(gòu)成CMOS并行輸出和CMOS交替輸出電路的五個D型主從觸發(fā)器的電路結(jié)構(gòu)相同，其每個D型主從觸發(fā)器的電路由在通用的MOS D型主從觸發(fā)器的輸出上連接兩級CMOS反相器而構(gòu)成，兩個CMOS反相器間級連，未級CMOS反相器上設(shè)D型主從觸發(fā)器的數(shù)據(jù)輸出端。
所述的÷2分頻器電路由在通用的MOS D型主從觸發(fā)器的輸出上連接三級CMOS反相器而構(gòu)成，其一個CMOS反相器的輸出與通用的MOS D型主從觸發(fā)器的數(shù)據(jù)輸入端連接，其它二個CMOS反相器級連后作為÷2分頻器的輸出端。
所述的輸出時序控制電路包括三個CMOS反相器形成的三個非門、一個雙路選擇器、一個CMOS傳輸門和結(jié)構(gòu)相同分別由六個CMOS反相器連接而構(gòu)成的兩組驅(qū)動延遲電路，從其時鐘輸入端輸入的÷2分頻器的時鐘信號經(jīng)其中一個非門反相后分為三路輸出，一路被一非門反相后經(jīng)CMOS傳輸門傳給與其連接的一組驅(qū)動延遲電路，形成輸出時序控制電路的輸出端之一，一路直接與雙路選擇器的一輸入端連接，一路經(jīng)一非門反相后與該雙路選擇器一輸入端連接，雙路選擇器上設(shè)有控制電平輸入端，由輸入控制電平的高低對該兩輸入端選擇，雙路選擇器輸出端與一組驅(qū)動延遲電路連接，形成輸出時序控制電路的輸出之一。
所述的雙路選擇器電路由兩個CMOS傳輸門和一個CMOS反相器(非門)連接而成，兩CMOS傳輸門輸入端分別為雙路選擇器的兩輸入端，兩CMOS傳輸門的輸出端為雙路選擇器的輸出端，控制電平輸入端一路直接與兩CMOS傳輸門一組柵極連接，一路經(jīng)非門反相后與兩CMOS傳輸門一組柵極連接。
所述的CMOS-LVDS電平轉(zhuǎn)換器電路由三個CMOS反相器、一個CMOS傳輸門、差分放大器、電平轉(zhuǎn)換單元和偏置電路連接而成，三個CMOS反相器間級連，第一級CMOS反相器柵極上設(shè)CMOS-LVDS電平轉(zhuǎn)換器輸入端，第二級CMOS反相器輸出端與CMOS傳輸門輸入端連接，未級CMOS反相器和CMOS傳輸門輸出端與差分放大器、電平轉(zhuǎn)換單元輸入端連接，電平轉(zhuǎn)換單元上設(shè)CMOS-LVDS電平轉(zhuǎn)換器輸出端。
有益效果。由于本發(fā)明采用了上述技術(shù)方案，同時具有CMOS并行輸出、CMOS交替輸出和LVDS輸出模式電路，將其用于高速、超高速A/D轉(zhuǎn)換器作為輸出電路，使高速、超高速A/D轉(zhuǎn)換器可同時具有CMOS并行、CMOS交替和LVDS輸出模式，見表1(邏輯功能表)，由于CMOS并行輸出模式和交替輸出模式電路的輸出數(shù)據(jù)速率為輸入時鐘頻率的二分之一，與串行數(shù)據(jù)輸出方式相比數(shù)據(jù)速率降低一倍，容易選擇接口電路，提高數(shù)據(jù)采集準(zhǔn)確度和采樣率。LVDS雖然輸出數(shù)據(jù)速率與時鐘頻率相同，但LVDS為差分輸出，且幅度很小，約為350mV，有很高的傳輸速度和很好的開關(guān)性能。因此本發(fā)明輸出模式電路能很好地滿足高速、超高速A/D轉(zhuǎn)換器對數(shù)據(jù)輸出方式的要求，大大提高了根據(jù)數(shù)據(jù)采集和處理的實際情況進行輸出方式選擇的方便性和靈活性(可選擇其中一種、兩種或三種)，使易于采集數(shù)據(jù)、輸出數(shù)據(jù)更可靠、數(shù)據(jù)精度更高。


圖1是本發(fā)明電路原理框圖；圖2是本發(fā)明輸出時序控制電路框圖；圖3是本發(fā)明雙路分配器電路結(jié)構(gòu)圖；圖4是本發(fā)明一個D型主從觸發(fā)器電路結(jié)構(gòu)圖5是本發(fā)明÷2分頻器電路結(jié)構(gòu)圖；圖6是本發(fā)明輸出時序控制電路結(jié)構(gòu)圖；圖7是本發(fā)明CMOS-LVDS電平轉(zhuǎn)換器電路結(jié)構(gòu)圖；圖8是本發(fā)明輸出模式電路與M位高速A/D轉(zhuǎn)換器的連接圖；圖9是本發(fā)明工作時序波形圖；圖10是本發(fā)明÷2分頻器輸出與雙路分配器輸出的時序關(guān)系圖；圖11是本發(fā)明非門輸出與雙路分配器輸出的時序關(guān)系圖；圖12是本發(fā)明CMOS并行輸出和CMOS交替輸出電路的兩未級D型主從觸發(fā)器數(shù)據(jù)輸入與時鐘的時序關(guān)系圖。
表1 邏輯功能表
具體實施方式
本發(fā)明的具體實施方式
不僅限于下面的描述，現(xiàn)結(jié)合附圖加以進一步說明。
如圖1所示，本發(fā)明輸出模式電路包括一個雙路分配器DMUX、一個÷2分頻器、一個非門、一個輸出時序控制電路、由五個D型主從觸發(fā)器F1、F2、F3、F4、F5連成的CMOS并行輸出和CMOS交替輸出電路、一個CMOS-LVDS電平轉(zhuǎn)換器。
雙路分配器DMUX具有一數(shù)據(jù)輸入端IN、一控制電平輸入端M2和兩個數(shù)據(jù)輸出端OUT1、OUT2，由輸入控制電平M2的高低對來自A/D轉(zhuǎn)換器內(nèi)部的經(jīng)編碼和鎖存后的一位數(shù)據(jù)，如第M位數(shù)據(jù)DM，選擇其數(shù)據(jù)輸出端OUT1、OUT2，M2為高電平時，選擇數(shù)據(jù)輸出端OUT2，向由五個D型主從觸發(fā)器F1、F2、F3、F4、F5連成的CMOS并行輸出和CMOS交替輸出電路輸出數(shù)據(jù)，此時OUT1斷開，無數(shù)據(jù)輸出，處于高阻狀態(tài)，M2為低電平時，選擇數(shù)據(jù)輸出端OUT1，向CMOS-LVDS電平轉(zhuǎn)換器輸出數(shù)據(jù)，此時OUT2斷開，無數(shù)據(jù)輸出，處于高阻狀態(tài)。其電路由PMOS管PM1、PM2與NMOS管NM1、NM2構(gòu)成的兩個CMOS傳輸門和由PMOS管PM3與NMOS管NM3構(gòu)成的一個CMOS反相器(非門)連接而成，其數(shù)據(jù)輸入端IN和兩數(shù)據(jù)輸出端OUT1、OUT2設(shè)于CMOS傳輸門上，其控制電平輸入端M2一路直接與兩CMOS傳輸門的一組柵極連接，一路通過非門與兩CMOS傳輸門的一組柵極連接，其結(jié)構(gòu)如圖1、圖3所示。使用時數(shù)據(jù)輸入端IN接A/D轉(zhuǎn)換器內(nèi)部經(jīng)編碼和鎖存器鎖存后的第M位數(shù)據(jù)輸出DM，數(shù)據(jù)轉(zhuǎn)換速率與時鐘頻率相同。在÷2分頻器輸出端Q的低電平期間雙路分配器DMUX的輸出端OUT2數(shù)據(jù)轉(zhuǎn)換，且比÷2分頻器輸出下降沿滯后t1，t1在120皮秒(ps)與二分之一時鐘周期之間，其時序關(guān)系如圖10所示。要求雙路分配器的最高工作頻率比A/D轉(zhuǎn)換器工作的最高時鐘頻率高出100MHz以上。
÷2分頻器對從其輸入端CLK輸入的時鐘信號CLOCK進行÷2分頻，從其輸出端Q輸出頻率為輸入時鐘頻率二分之一的時鐘信號，其電路由在通用的MOS D型主從觸發(fā)器的輸出上連接三級CMOS反相器而構(gòu)成，其一個CMOS反相器的輸出與通用的MOS D型主從觸發(fā)器的數(shù)據(jù)輸入端連接，其它二個CMOS反相器級連后作為÷2分頻器的輸出端Q，向由五個D型主從觸發(fā)器F1、F2、F3、F4、F5連成的CMOS并行輸出和CMOS交替輸出電路的一個D型主從觸發(fā)器F1、非門和輸出時序控制電路輸送時鐘信號，其結(jié)構(gòu)如圖1、圖5所示。其輸入時鐘信號CLOCK頻率為A/D轉(zhuǎn)換器的時鐘頻率，輸出轉(zhuǎn)換在時鐘的上升沿，時序關(guān)糸如圖10所示。要求其最高工作頻率大于A/D轉(zhuǎn)換器工作的最高時鐘頻率100MHz以上。
非門為CMOS反相器，與÷2分頻器的輸出端Q連接，對輸入的時鐘信號進行反相，向由五個D型主從觸發(fā)器F1、F2、F3、F4、F5連成的CMOS并行輸出和CMOS交替輸出電路的D型主從觸發(fā)器F2、F4提供時鐘信號。其輸出比雙路分配器DMUX輸出端OUT2輸出超前t2，t2為30皮秒(ps)以上，時序關(guān)系如圖11所示。
輸出時序控制電路其時鐘輸入端CLK與÷2分頻器的輸出端Q連接，對輸入的時鐘信號進行時序變換，由輸入控制電平M1的高低控制兩個輸出端Q1、Q2的相位關(guān)系，向由五個D型主從觸發(fā)器F1、F2、F3、F4、F5連成的CMOS并行輸出和CMOS交替輸出電路的未級D型主從觸發(fā)器F3、F5提供時鐘信號。該輸出時序控制電路包括三個CMOS反相器形成的三個非門、一個雙路選擇器MUX、一個CMOS傳輸門TG和結(jié)構(gòu)相同分別由六個CMOS反相器連接而構(gòu)成的兩組驅(qū)動延遲電路，從其時鐘輸入端CLK輸入的經(jīng)÷2分頻器分頻后的時鐘信號經(jīng)其中一個非門反相后分為三路輸出，一路被一非門反相后經(jīng)CMOS傳輸門TG傳給與其連接的一組驅(qū)動延遲電路的輸入端IN，其輸出端Q形成輸出時序控制電路的輸出端之一Q1，一路直接與雙路選擇器MUX的一輸入端IN1連接，一路經(jīng)一非門反相后與該雙路選擇器MUX一輸入端IN2連接，雙路選擇器上設(shè)有控制電平輸入端M1，由輸入控制電平M1的高低對該兩輸入端IN1、IN2選擇，從而控制輸出時序控制電路兩個輸出端Q1、Q2的相位關(guān)系，即M1為高電平時，選擇雙路選擇器MUX的輸入端IN1，輸出時序控制電路兩個輸出端Q1、Q2的相位相反，五個D型主從觸發(fā)器連成的CMOS并行輸出和CMOS交替輸出電路的D型主從觸發(fā)器F3、F5輸出CMOS交替數(shù)據(jù)QA、QB，M1為低電平時，選擇雙路選擇器MUX的輸入端IN2，輸出時序控制電路兩個輸出端Q1、Q2的相位相同，五個D型主從觸發(fā)器連成的CMOS并行輸出和CMOS交替輸出電路的D型主從觸發(fā)器F3、F5輸出CMOS并行數(shù)據(jù)QA、QB。雙路選擇器MUX輸出端OUT與一組驅(qū)動延遲電路的輸入端IN連接，其輸出端Q形成輸出時序控制電路的輸出端之一Q2。所述的雙路選擇器MUX電路由兩個CMOS傳輸門和一個CMOS反相器(非門)連接而成，兩CMOS傳輸門輸入端分別為雙路選擇器的兩輸入端IN1、IN2，兩CMOS傳輸門的輸出端為雙路選擇器的輸出端OUT，控制電平輸入端M1的一路直接與兩CMOS傳輸門一組柵極連接，一路經(jīng)非門反相后與兩CMOS傳輸門一組柵極連接，輸出時序控制電路的結(jié)構(gòu)如圖1、圖2、圖6所示。輸出時序控制電路輸入到輸出Q1和Q2的傳輸延遲之差應(yīng)小于80ps，輸出端Q1、Q2分別是為CMOS并行輸出和CMOS交替輸出電路的未級觸發(fā)器F3和觸發(fā)器F5提供時鐘，時序關(guān)系應(yīng)滿足圖12要求。
由五個D型主從觸發(fā)器連成的CMOS并行輸出和CMOS交替輸出電路五個D型主從觸發(fā)器F1、F2、F3、F4、F5分為兩組，其每組第一級D型主從觸發(fā)器F1、F4的數(shù)據(jù)輸入端D與雙路分配器DMUX的一數(shù)據(jù)輸出端OUT2連接，各組的D型主從觸發(fā)器F1、F2、F3和F4、F5間前一級的數(shù)據(jù)輸出端Q與后一級的數(shù)據(jù)輸入端D連接，各個D型主從觸發(fā)器的時鐘輸入端C分別與÷2分頻器、非門、輸出時序控制電路的輸出端連接，即主從觸發(fā)器F1的時鐘輸入端C與÷2分頻器的輸出端Q連接，F(xiàn)2、F4的時鐘輸入端C與非門的輸出端連接，未級F3、F5的時鐘輸入端C分別與輸出時序控制電路的輸出端Q1、Q2連接，在時鐘作用下對輸入的數(shù)據(jù)進行移位，從未級主從觸發(fā)器F3、F5的輸出端Q輸出CMOS并行數(shù)據(jù)或CMOS交替數(shù)據(jù)QA、QB，五個D型主從觸發(fā)器的電路結(jié)構(gòu)相同，其每個D型主從觸發(fā)器的電路由在通用的MOS D型主從觸發(fā)器的輸出上連接兩級CMOS反相器而構(gòu)成，兩個CMOS反相器間級連，未級CMOS反相器上設(shè)D型主從觸發(fā)器的數(shù)據(jù)輸出端Q。CMOS并行輸出和CMOS交替輸出電路結(jié)構(gòu)如圖1、圖4所示。時鐘低電平期間輸入數(shù)據(jù)置入觸發(fā)器，時鐘高電平期間觸發(fā)器F3、F5輸出數(shù)據(jù)，觸發(fā)器最高工作頻率大于A/D轉(zhuǎn)換器工作的最高時鐘頻率100MHz以上。如圖12所示，為CMOS并行輸出和CMOS交替輸出電路的未級觸發(fā)器F3和觸發(fā)器F5的數(shù)據(jù)輸入與時鐘的時序關(guān)系。圖12中t3、t4應(yīng)滿足t3+t4＝T，且t4≥50ps，t3≥0.5T，T為A/D轉(zhuǎn)換器工作的時鐘周期。只要滿足交替模式的時序關(guān)系就能滿足并行模式。
CMOS-LVDS電平轉(zhuǎn)換器其輸入端IN與雙路分配器DMUX的一數(shù)據(jù)輸出端OUT1連接，對輸入的CMOS電平進行電平轉(zhuǎn)換，其輸出端Q、Q輸出LVDS低壓差分信號QL、 ，為一串行輸出模式。該CMOS-LVDS電平轉(zhuǎn)換器電路由三個CMOS反相器、一個CMOS傳輸門、差分放大器、電平轉(zhuǎn)換單元和偏置電路連接而成，三個CMOS反相器間級連，第二級CMOS反相器輸出端與CMOS傳輸門輸入端連接，CMOS-LVDS電平轉(zhuǎn)換器輸入端設(shè)在第一級CMOS反相器柵極上，CMOS-LVDS電平轉(zhuǎn)換器輸出端設(shè)在電平轉(zhuǎn)換單元上，未級CMOS反相器和CMOS傳輸門輸出端與差分放大器、電平轉(zhuǎn)換單元輸入端連接，向其傳送CMOS電平信號。其結(jié)構(gòu)如圖1、圖7所示。其技術(shù)要求應(yīng)滿足通用低壓差分信號(LVDS)的要求。
本發(fā)明所述的CMOS反相器、非門、CMOS傳輸門、MOS D型主從觸發(fā)器、差分放大器、電平轉(zhuǎn)換單元、偏置電路均為通用基本電路，由PMOS和NMOS管連接構(gòu)成，除圖3中的PMOS管用PM1、PM2、PM3和NMOS管用NM1、NM2、NM3標(biāo)示外，其它圖中的PMOS管和NMOS管均僅用其通用符號繪制，未標(biāo)示。
本發(fā)明的輸出模式電路的工作時序波形如圖9所示，工作原理如下1)LVDS模式工作原理輸入控制電平M2為低電平，雙路分配器DMUX選擇其OUT1輸出，將數(shù)據(jù)DM輸入到CMOS-LVDS電平轉(zhuǎn)換器，將CMOS電平信號轉(zhuǎn)換為LVDS數(shù)據(jù)輸出，輸出數(shù)據(jù)為串行輸出形式。
2)CMOS交替模式工作原理輸入控制電平M1為高電平，輸出時序控制電路的輸出Q1和Q2相位相反。第1個時鐘的上升沿達到時÷2分頻器的輸出由高電平轉(zhuǎn)換為低電平，在此低電平期間M位的第N個數(shù)據(jù)輸入觸發(fā)器F1，第1個時鐘周期過后第2個時鐘期間÷2分頻器的輸出由低電平轉(zhuǎn)換為高電平，封鎖了觸發(fā)器F1的數(shù)據(jù)輸入，在此高電平期間觸發(fā)器F1輸出第N個數(shù)據(jù)，同時將第N個數(shù)據(jù)輸入觸發(fā)器F2，第N+1個數(shù)據(jù)輸入觸發(fā)器F4。第2個時鐘周期過后第3個時鐘期間÷2分頻器輸出由高電平轉(zhuǎn)換為低電平，在此低電平期間觸發(fā)器F2輸出第N個數(shù)據(jù)，觸發(fā)器F4輸出第N+1個數(shù)據(jù)，同時將第N個數(shù)據(jù)輸入觸發(fā)器F3，而觸發(fā)器F1輸入第N+2個數(shù)據(jù)。第3個時鐘周期過后第4個時鐘期間÷2分頻器輸出由低電平轉(zhuǎn)換為高電平，在此高電平期間觸發(fā)器F3輸出第N個數(shù)據(jù)，觸發(fā)器F5輸入第N+1個數(shù)據(jù)，觸發(fā)器F1輸出第N+2個數(shù)據(jù)，并將此數(shù)據(jù)輸入觸發(fā)器F2，觸發(fā)器F4輸入第N+3個數(shù)據(jù)。第4個時鐘周期過后第5個時鐘期間÷2分頻器輸出由高電平轉(zhuǎn)換為低電平，在此低電平期間觸發(fā)器F3輸出保持第N個數(shù)據(jù)，觸發(fā)器F5輸出第N+1個數(shù)據(jù)，觸發(fā)器F2輸出第N+2數(shù)據(jù)，觸發(fā)器F4輸出第N+3個數(shù)據(jù)。如此循環(huán)，觸發(fā)器F3輸出數(shù)據(jù)為第N個、第N+2個、第N+4個……，觸發(fā)器F5輸出數(shù)據(jù)為第N+1個、第N+3個、第N+5個……，觸發(fā)器F5比觸發(fā)器F3延后一個時鐘周期輸出數(shù)據(jù)。因此，輸入的一組串行數(shù)據(jù)，轉(zhuǎn)換為觸發(fā)器F3和觸發(fā)器F5交替輸出，且輸出數(shù)據(jù)速率是輸入數(shù)據(jù)速率的二分之一，即輸出數(shù)據(jù)寬度是輸入的2倍，從而使輸出數(shù)據(jù)速率降低了一倍。
3)CMOS并行模式工作原理輸入控制電平M1為低電平，輸出時序控制電路的輸出Q1和Q2相位相同。工作原理與CMOS交替模式基本相同，只是觸發(fā)器F3和觸發(fā)器F5是同一個時鐘輸入和輸出數(shù)據(jù)，即在第3個時鐘周期過后第4個時鐘期間觸發(fā)器F3和觸發(fā)器F5開始輸出數(shù)據(jù)，觸發(fā)器F3輸出數(shù)據(jù)為第N個、第N+2個、第N+4個……，觸發(fā)器F5輸出數(shù)據(jù)為第N+1個、第N+3個、第N+5個……。輸入的一組串行數(shù)據(jù)，轉(zhuǎn)換為觸發(fā)器F3和觸發(fā)器F5并行輸出，且輸出數(shù)據(jù)速率是輸入數(shù)據(jù)速率的二分之一，即輸出數(shù)據(jù)寬度是輸入的2倍，從而使輸出數(shù)據(jù)速率降低了一倍。
圖8為本發(fā)明輸出模式電路用于具有M位數(shù)據(jù)輸出的高速A/D轉(zhuǎn)換器的電路連接圖，高速A/D轉(zhuǎn)換器用輸出模式電路的數(shù)據(jù)輸入D1、D2…DM分別與M位高速A/D轉(zhuǎn)換器內(nèi)部經(jīng)編碼和鎖存器鎖存后的每位數(shù)據(jù)輸出D1、D2…DM相接，其輸出模式電路的時鐘輸入端CLK(CLOCK縮寫)與高速A/D轉(zhuǎn)換器內(nèi)部提供鎖存器的時鐘CLOCK相連，所有高速A/D轉(zhuǎn)換器用輸出模式電路的控制輸入M1和M2對應(yīng)連在一起，每個高速A/D轉(zhuǎn)換器用輸出模式電路的輸出作為高速A/D轉(zhuǎn)換器的最終每位數(shù)據(jù)輸出。圖中QA1、QB1、QL1、QL1分別為高速A/D轉(zhuǎn)換器的第1位(最低位)CMOS并行或交替數(shù)據(jù)輸出和LVDS數(shù)據(jù)輸出，QA2、QB2、QL2、QL2分別為高速A/D轉(zhuǎn)換器的第2位CMOS并行或交替數(shù)據(jù)輸出和LVDS數(shù)據(jù)輸出，QAM、QBM、QLM、QLM分別為高速A/D轉(zhuǎn)換器的第M位(最高位)CMOS并行或交替數(shù)據(jù)輸出和LVDS數(shù)據(jù)輸出。
本發(fā)明附圖中的VDD為電源電壓，VBB為偏置電壓，其值為1.125～1.375V，由基準(zhǔn)電源提供，R、R1為電阻。
本發(fā)明采用標(biāo)準(zhǔn)的CMOS工藝制造。
權(quán)利要求
1.一種高速A/D轉(zhuǎn)換器用輸出模式電路，其特征在于它包括一個雙路分配器，具有一數(shù)據(jù)輸入端、一控制電平輸入端和兩個數(shù)據(jù)輸出端，由輸入控制電平的高低對來自A/D轉(zhuǎn)換器內(nèi)部的一位數(shù)據(jù)選擇其數(shù)據(jù)輸出端；一個÷2分頻器，對輸入的時鐘信號進行÷2分頻，輸出頻率為輸入時鐘頻率二分之一的時鐘信號；一個為CMOS反相器構(gòu)成的非門，與÷2分頻器的輸出端連接，對輸入的時鐘信號進行反相；一個輸出時序控制電路，其時鐘輸入端與÷2分頻器的輸出端連接，對輸入的時鐘信號進行時序變換，由輸入控制電平的高低控制兩個輸出端的相位關(guān)系；一個由五個D型主從觸發(fā)器連成的CMOS并行輸出和CMOS交替輸出電路，分為兩組，每組內(nèi)前一級的D型主從觸發(fā)器的數(shù)據(jù)輸出端與后一級D型主從觸發(fā)器的輸入端連接，每組的第一級D型主從觸發(fā)器的數(shù)據(jù)輸入端與雙路分配器的一數(shù)據(jù)輸出端連接，各個D型主從觸發(fā)器的時鐘輸入端分別與÷2分頻器、非門、輸出時序控制電路的輸出端連接，在時鐘作用下對輸入的數(shù)據(jù)進行移位，輸出CMOS并行數(shù)據(jù)或CMOS交替數(shù)據(jù)；一個CMOS-LVDS電平轉(zhuǎn)換器，與雙路分配器的一數(shù)據(jù)輸出端連接，對輸入的CMOS電平進行電平轉(zhuǎn)換，輸出低壓差分信號(LVDS)。
2.根據(jù)權(quán)利要求1所述的高速A/D轉(zhuǎn)換器用輸出模式電路，其特征在于所述雙路分配器電路由兩個CMOS傳輸門和一個CMOS反相器(非門)連接而成，其數(shù)據(jù)輸入端和兩數(shù)據(jù)輸出端設(shè)于CMOS傳輸門上，其控制電平輸入端一路直接與兩CMOS傳輸門的一組柵極連接，一路通過非門與兩CMOS傳輸門的一組柵極連接。
3.根據(jù)權(quán)利要求1所述的高速A/D轉(zhuǎn)換器用輸出模式電路，其特征在于所述的構(gòu)成CMOS并行輸出和CMOS交替輸出電路的五個D型主從觸發(fā)器的電路結(jié)構(gòu)相同，其每個D型主從觸發(fā)器的電路由在通用的MOS D型主從觸發(fā)器的輸出上連接兩個CMOS反相器而構(gòu)成，兩個CMOS反相器間級連，未級CMOS反相器上設(shè)D型主從觸發(fā)器的數(shù)據(jù)輸出端。
4.根據(jù)權(quán)利要求1所述的高速A/D轉(zhuǎn)換器用輸出模式電路，其特征在于所述的÷2分頻器電路由在通用的MOS D型主從觸發(fā)器的輸出上連接三級CMOS反相器而構(gòu)成，其一個CMOS反相器的輸出與通用的MOS D型主從觸發(fā)器的數(shù)據(jù)輸入端連接，其它二個CMOS反相器級連后作為÷2分頻器的輸出端。
5.根據(jù)權(quán)利要求1所述的高速A/D轉(zhuǎn)換器用輸出模式電路，其特征在于所述的輸出時序控制電路包括三個CMOS反相器形成的三個非門、一個雙路選擇器、一個CMOS傳輸門和結(jié)構(gòu)相同分別由六個CMOS反相器連接而構(gòu)成的兩組驅(qū)動延遲電路，從其時鐘輸入端輸入的÷2分頻器的時鐘信號經(jīng)其中一個非門反相后分為三路輸出，一路被一非門反相后經(jīng)CMOS傳輸門傳給與其連接的一組驅(qū)動延遲電路，形成輸出時序控制電路的輸出端之一，一路直接與雙路選擇器的一輸入端連接，一路經(jīng)～非門反相后與該雙路選擇器一輸入端連接，雙路選擇器上設(shè)有控制電平輸入端，由輸入控制電平的高低對該兩輸入端選擇，雙路選擇器輸出端與一組驅(qū)動延遲電路連接，形成輸出時序控制電路的輸出之一。
6.根據(jù)權(quán)利要求5所述的高速A/D轉(zhuǎn)換器用輸出模式電路，其特征在于所述的雙路選擇器電路由兩個CMOS傳輸門和一個CMOS反相器非門連接而成，兩CMOS傳輸門輸入端分別為雙路選擇器的兩輸入端，兩CMOS傳輸門的輸出端為雙路選擇器的輸出端，控制電平輸入端一路直接與兩CMOS傳輸門一組柵極連接，一路經(jīng)非門反相后與兩CMOS傳輸門一組柵極連接。
7.根據(jù)權(quán)利要求1所述的高速A/D轉(zhuǎn)換器用輸出模式電路，其特征在于所述的電路由三個CMOS反相器、一個CMOS傳輸門、差分放大器、電平轉(zhuǎn)換單元和偏置電路連接而成，三個CMOS反相器間級連，第一級CMOS反相器柵極上設(shè)CMOS電平轉(zhuǎn)換器輸入端，第二級CMOS反相器輸出端與CMOS傳輸門輸入端連接，未級CMOS反相器和CMOS傳輸門輸出端與差分放大器、電平轉(zhuǎn)換單元輸入端連接，電平轉(zhuǎn)換單元上設(shè)CMOS-LVDS電平轉(zhuǎn)換器輸出端。
全文摘要
本發(fā)明涉及一種高速A/D轉(zhuǎn)換器用輸出模式電路，包括一個雙路分配器，由輸入控制電平的高低對來自A/D轉(zhuǎn)換器內(nèi)部的一位數(shù)據(jù)選擇其數(shù)據(jù)輸出端，向五個D型主從觸發(fā)器連成的CMOS并行輸出和CMOS交替輸出電路、CMOS－LVDS電平轉(zhuǎn)換器輸出數(shù)據(jù)，一個÷2分頻器、一個非門、一個輸出時序控制電路分別向CMOS并行輸出和CMOS交替輸出電路的五個D型主從觸發(fā)器提供時鐘信號。因此，該輸出模式電路具有三種可供選擇的輸出模式，能很好地滿足高速、超高速A/D轉(zhuǎn)換器對數(shù)據(jù)輸出方式的要求，大大提高了根據(jù)數(shù)據(jù)采集和處理的實際情況進行輸出方式選擇的方便性和靈活性，使易于采集數(shù)據(jù)、輸出數(shù)據(jù)更可靠、數(shù)據(jù)精度更高。
文檔編號H03M1/12GK1859011SQ20061005422
公開日2006年11月8日 申請日期2006年4月18日 優(yōu)先權(quán)日2006年4月18日
發(fā)明者王永祿, 周述濤, 肖坤光 申請人:中國電子科技集團公司第二十四研究所