可尋址測試芯片用外圍電路的制作方法
【技術領域】
[0001]本實用新型涉及集成電路測試領域，尤其是涉及一種可尋址測試芯片用外圍電路。
【背景技術】
[0002]隨著集成電路的設計規(guī)模不斷擴大，單一芯片上的電子器件密度越來越大，則電子器件的特征尺寸越來越小，同時集成電路工藝流程包含著很多復雜的工藝步驟，每一步都有特定的工藝制造偏差，從而導致了集成電路芯片的成品率降低。在可制造性設計的背景下，為了提高集成電路產(chǎn)品的成品率，縮短成品率成熟周期，業(yè)界普遍采用基于特殊設計的測試芯片的測試方法，通過對測試芯片的測試來獲取制程和設計良率改善所必須的數(shù)據(jù)。
[0003]短程測試芯片和可尋址測試芯片是集成電路芯片制造過程中經(jīng)常采用的兩種測試芯片類型。其中短程測試芯片依靠其生產(chǎn)周期短、測試靈活性大而得到廣泛的應用，但是短程測試芯片需要將每個測試結構單獨的連接到焊盤(PAD)上，且每個測試結構需要連接兩個或多個焊盤，因此焊盤占據(jù)了測試芯片絕大部分面積，而放置測試結構的面積非常少?？蓪ぶ窚y試芯片利用行、列尋址譯碼器和開關電路控制測試結構的選擇，實現(xiàn)了多個測試結構共用焊盤的目的以減少焊盤所占用的面積，如圖1所示為一種典型的可尋址測試芯片圖。一般把測試芯片分為兩個部分:外圍電路和測試結構；其中除測試結構外的其它結構都為外圍電路，主要包括焊盤、尋址電路(譯碼電路)、開關電路。在外圍電路中測試結構的數(shù)量受到焊盤數(shù)量的限制，例如，當有m個PAD作為行地址位，η個PAD作為列地址位，4個PAD作為信號線，那么通過(m+n+4)個PAD，可以控制(2mX 2n)個測試結構，由此可見焊盤的數(shù)量和測試結構的數(shù)量指數(shù)比例。這里所說的焊盤指用于提供地址信號的焊盤。雖然可尋址測試芯片通過共用焊盤大大減少了焊盤的數(shù)量，但是由于實際制造過程中被測試的測試結構很多，所以焊盤數(shù)量還是很多，導致在測試芯片被測試時依然需要很多探針卡與用于提供地址信號的焊盤連接進行信號輸入。另一方面，為了不占用集成電路芯片的面積把測試芯片放在劃片槽中，焊盤沿著劃片槽擺放，測試結構擺在焊盤中間，劃片槽的空間絕大部分還是被焊盤占用，因此工藝越來越苛刻的要求也需要進一步減少焊盤所占用的面積。

【發(fā)明內(nèi)容】

[0004]本實用新型主要是解決現(xiàn)有技術所存在的輸入信號探針卡數(shù)量多、焊盤占用較大空間面積的技術問題，提供一種可以減少用于提供地址信號的焊盤數(shù)量，減少焊盤占用面積，使同樣的芯片面積上能夠擺放更多的測試結構的可尋址測試芯片用外圍電路。
[0005]本實用新型針對上述技術問題主要是通過下述技術方案得以解決的:一種可尋址測試芯片用外圍電路，包括尋址模塊、開關電路、地址信號焊盤和測量信號焊盤，所述尋址模塊包括尋址電路和至少一個時鐘電路，所述地址信號焊盤與時鐘電路的輸入端連接，時鐘電路的輸出端連接尋址電路的輸入端，尋址電路的輸出端與開關電路連接，測量信號焊盤也與開關電路連接。
[0006]本方案由于時鐘電路的加入，用于提供地址信號的焊盤直接和時鐘電路的輸入端相連接，對比直接將地址信號焊盤和尋址電路連接可以將焊盤數(shù)量減少為兩個或三個。當時鐘電路為兩端輸入類型需要兩個焊盤，同理當時鐘電路為三端輸入類型則需要三個焊盤。
[0007]本方案中的時鐘電路和尋址電路相結合形成尋址模塊，其尋址方式為:時鐘電路和復位信號產(chǎn)生m個行地址位以及η個列地址位，地址位信號通過譯碼電路后可提供2mX2n個地址，其中m和η是整數(shù)，其數(shù)值越大時鐘電路產(chǎn)生的地址位越多。可尋址測試芯片中的每個待測元件對應一個地址(由一個行地址和一個列地址確定)，故2mX 2。個地址理論上可以測量測試芯片中2mX2n個待測元件。
[0008]作為優(yōu)選，所述時鐘電路為1-3個。
[0009]當測試芯片中的待測元件數(shù)量非常多時，時鐘電路產(chǎn)生非常多的地址位會導致時鐘電路的延遲時間很長。為了減少時鐘電路的延遲，可以采取兩個或多個時鐘電路在產(chǎn)生多地址位的同時減少單個時鐘電路的延遲。每個時鐘電路需要兩個或三個用于提供地址信號的焊盤，那么用于提供地址信號的焊盤的數(shù)量也相應增加了。焊盤數(shù)量和時鐘電路的個數(shù)可以根據(jù)實際需求而確定，但是基于節(jié)約面積和實際待測元件的數(shù)量的一般情況，時鐘電路一般采用1-3個即可。
[0010]作為優(yōu)選，所述時鐘電路包括若干個D觸發(fā)器，第一個D觸發(fā)器的CLK端連接地址信號焊盤的時鐘信號焊盤，除第一個D觸發(fā)器以外的觸發(fā)器的CLK端都連接前一個D觸發(fā)器的Q端，每個D觸發(fā)器的D端都連接自身的Q非端，每個D觸發(fā)器的Q端都連接到尋址電路，每個D觸發(fā)器的R端都連接地址信號焊盤的復位信號焊盤。
[0011 ] 作為優(yōu)選，所述時鐘電路包括若干個D觸發(fā)器，第一個D觸發(fā)器的D端連接地址信號焊盤的D信號焊盤，除第一個D觸發(fā)器以外的D觸發(fā)器的D端都連接前一個D觸發(fā)器的Q端，每個D觸發(fā)器的CLK端都連接地址信號焊盤的時鐘信號焊盤，每個D觸發(fā)器的R端都連接地址信號焊盤的復位信號焊盤，每個D觸發(fā)器的Q端都還連接到尋址電路。
[0012]上述兩種方式都屬于可行的時鐘電路結構。
[0013]本方案的外圍電路應用于測試芯片后，測試芯片中的測試結構數(shù)量不受用于提供地址信號的焊盤數(shù)量的限制，僅受到測試芯片面積、測試結構本身尺寸以及實際測試數(shù)量需要的限制。
[0014]更進一步的，所述的外圍電路應用于測試芯片后，根據(jù)對時鐘電路的選擇，可以實現(xiàn)對測試芯片中的待測元件進行依次完全測量，也可以實現(xiàn)對某個待測元件行進有選擇性地測量。
[0015]本實用新型帶來的有益效果是，可以使與用于提供地址信號的焊盤相連接的探針卡數(shù)量減少至兩個或三個，可以極大地減少地址信號焊盤所占用的面積，在足夠的芯片面積上，測試結構的數(shù)量可以任意多個，即測試結構的數(shù)量不再受限于焊盤的數(shù)量。
【附圖說明】
[0016]圖1是現(xiàn)有技術的一種測試芯片外圍電路結構圖；
[0017]圖2是本實用新型的一種電路結構圖；
[0018]圖3是本實用新型的一種兩端輸入類型的時鐘