本發(fā)明涉及一種制作半導體元件的方法，尤其是涉及一種與柵極結構上形成兩層硬掩模的方法。

背景技術：

近年來，隨著場效晶體管(field effect transistors,FETs)元件尺寸持續(xù)地縮小，現有平面式(planar)場效晶體管元件的發(fā)展已面臨制作工藝上的極限。為了克服制作工藝限制，以非平面(non-planar)的場效晶體管元件，例如鰭狀場效晶體管(fin field effect transistor,Fin FET)元件來取代平面晶體管元件已成為目前的主流發(fā)展趨勢。由于鰭狀場效晶體管元件的立體結構可增加柵極與鰭狀結構的接觸面積，因此，可進一步增加柵極對于載流子通道區(qū)域的控制，從而降低小尺寸元件面臨的漏極引發(fā)能帶降低(drain induced barrier lowering,DIBL)效應，并可以抑制短通道效應(short channel effect,SCE)。再者，由于鰭狀場效晶體管元件在同樣的柵極長度下會具有更寬的通道寬度，因而可獲得加倍的漏極驅動電流。甚而，晶體管元件的臨界電壓(threshold voltage)也可通過調整柵極的功函數而加以調控。

然而，在現有的鰭狀場效晶體管元件制作工藝中，結合金屬柵極與接觸插塞等元件的制作工藝時仍因制作工藝上的限制遇到一些瓶頸，例如完成金屬柵極的制作后通常仍需多道光掩模分別于金屬柵極正上方以及源極/漏極區(qū)域上方形成接觸洞，造成制作成本增加。因此如何改良現有鰭狀場效晶體管制作工藝與架構即為現今一重要課題。

技術實現要素：

為了解決上述問題，本發(fā)明提供一種制作半導體元件的方法。首先提供一基底，該基底上設有一柵極結構、一第一硬掩模設于柵極結構上以及一層間介電層環(huán)繞柵極結構及第一硬掩模。然后去除部分第一硬掩模，形成一第一硬掩模層于第一硬掩模及層間介電層上，最后平坦化部分第二硬掩模層以 形成一第二硬掩模于第一硬掩模上。

附圖說明

圖1至圖6為本發(fā)明優(yōu)選實施例制作一半導體元件的方法示意圖；

圖7為本發(fā)明另一實施例制作一半導體元件的示意圖；

圖8至圖9為本發(fā)明另一實施例制作一半導體元件的示意圖。

主要元件符號說明

12 基底 14 鰭狀結構

16 柵極結構 18 柵極結構

20 柵極結構 22 柵極結構

24 間隙壁 26 源極/漏極區(qū)域

28 外延層 30 接觸洞蝕刻停止層

32 層間介電層 34 功函數金屬層

36 低阻抗金屬層 38 硬掩模

40 凹槽 42 遮蓋層

44 硬掩模層 46 硬掩模

48 接觸插塞 50 介電層

具體實施方式

請參照圖1至圖6，圖1至圖6為本發(fā)明優(yōu)選實施例制作一半導體元件的方法示意圖。如圖1所示，首先提供一基底12，例如一硅基底或硅覆絕緣(SOI)基板，其上可定義有一晶體管區(qū)，例如一PMOS晶體管區(qū)或一NMOS晶體管區(qū)。基底12上具有至少一鰭狀結構14及一絕緣層(圖未示)，其中鰭狀結構14的底部被絕緣層，例如氧化硅所包覆而形成淺溝隔離，且部分的鰭狀結構14上另分別設有多個柵極結構16、18、20、22。需注意的是，本實施例雖以四個柵極結構為例，但柵極結構的數量并不局限于此，而可視制作工藝需求任意調整。

鰭狀結構14的形成方式可以包含先形成一圖案化掩模(圖未示)于基底12上，再經過一蝕刻制作工藝，將圖案化掩模的圖案轉移至基底12中。接著，對應三柵極晶體管元件及雙柵極鰭狀晶體管元件結構特性的不同，而可選擇性去除或留下圖案化掩模，并利用沉積、化學機械研磨(chemical mechanical polishing,CMP)及回蝕刻制作工藝而形成一環(huán)繞鰭狀結構14底部的淺溝隔離。除此之外，鰭狀結構14的形成方式另也可以是先制作一圖案化硬掩模層(圖未示)于基底12上，并利用外延制作工藝于暴露出于圖案化硬掩模層的基底12上成長出半導體層，此半導體層即可作為相對應的鰭狀結構14。同樣的，另可以選擇性去除或留下圖案化硬掩模層，并通過沉積、CMP及回蝕刻制作工藝形成一淺溝隔離以包覆住鰭狀結構14的底部。另外，當基底12為硅覆絕緣(SOI)基板時，則可利用圖案化掩模來蝕刻基底上的一半導體層，并停止于此半導體層下方的一底氧化層以形成鰭狀結構，故可省略前述制作淺溝隔離的步驟。

柵極結構16、18、20、22的制作方式可依據制作工藝需求以先柵極(gate first)制作工藝、后柵極(gate last)制作工藝的先柵極介電層(high-k first)制作工藝以及后柵極制作工藝的后柵極介電層(high-k last)制作工藝等方式制作完成。以本實施例的先柵極介電層制作工藝為例，可先于鰭狀結構14上形成一優(yōu)選包含高介電常數介電層以及多晶硅材料所構成的虛置柵極(圖未示)，然后于虛置柵極側壁形成間隙壁24。接著于間隙壁24兩側的鰭狀結構14以及/或基底12中形成一源極/漏極區(qū)域26及/或外延層28、選擇性于源極/漏極區(qū)域26及/或外延層的表面形成一金屬硅化物(圖未示)、形成一接觸洞蝕刻停止層30覆蓋虛置柵極，并形成一層間介電層32于接觸洞蝕刻停止層30上。

之后可進行一金屬柵極置換(replacement metal gate)制作工藝，先平坦化部分的層間介電層32及接觸洞蝕刻停止層30，并再將虛置柵極轉換為金屬柵極的柵極結構16、18、20、22。金屬柵極置換制作工藝可包括先進行一選擇性的干蝕刻或濕蝕刻制作工藝，例如利用氨水(ammonium hydroxide,NH₄OH)或氫氧化四甲銨(Tetramethylammonium Hydroxide,TMAH)等蝕刻溶液來去除虛置柵極中的多晶硅材料以于層間介電層32與間隙壁24中形成一凹槽。之后形成一至少包含U型功函數金屬層34與低阻抗金屬層36的導電層于該凹槽內，并再搭配進行一平坦化制作工藝使U型功函數金屬層34與低阻抗金屬層36的表面與層間介電層32表面齊平。其中，依先柵極介電層(high-k first)制作工藝或后柵極介電層(high-k last)制作工藝的不同，高介電常數介電層(圖未示)的剖面可為一字形或U字形。

在本實施例中，功函數金屬層34優(yōu)選用以調整形成金屬柵極的功函數， 使其適用于N型晶體管(NMOS)或P型晶體管(PMOS)。若晶體管為N型晶體管，功函數金屬層34可選用功函數為3.9電子伏特(eV)～4.3eV的金屬材料，如鋁化鈦(TiAl)、鋁化鋯(ZrAl)、鋁化鎢(WAl)、鋁化鉭(TaAl)、鋁化鉿(HfAl)或TiAlC(碳化鈦鋁)等，但不以此為限；若晶體管為P型晶體管，功函數金屬層34可選用功函數為4.8eV～5.2eV的金屬材料，如氮化鈦(TiN)、氮化鉭(TaN)或碳化鉭(TaC)等，但不以此為限。功函數金屬層34與低阻抗金屬層36之間可包含另一阻障層(圖未示)，其中阻障層的材料可包含鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)等材料。低阻抗金屬層36則可選自銅(Cu)、鋁(Al)、鎢(W)、鈦鋁合金(TiAl)、鈷鎢磷化物(cobalt tungsten phosphide，CoWP)等低電阻材料或其組合。由于依據金屬柵極置換制作工藝將虛置柵極轉換為金屬柵極是此領域者所熟知技術，在此不另加贅述。

形成柵極結構16、18、20、22后可利用一蝕刻制作工藝，在不蝕刻間隙壁24、接觸洞蝕刻停止層30以及層間介電層32的情況下，去除部分功函數金屬層34與低阻抗金屬層36，以于各柵極結構16、18、20、22中分別形成一凹槽(圖未示)，然后填入一硬掩模38于各凹槽內，并進行一CMP制作工藝使硬掩模38與層間介電層32表面齊平。其中硬掩模38可為單一材料層或復合材料層，例如可選自由氧化硅、氮化硅、氮氧化硅與碳氧化硅所構成的群組。

如圖2所示，接著進行另一蝕刻制作工藝，在不蝕刻層間介電層32的情況下，去除部分硬掩模38、部分間隙壁24以及部分接觸洞蝕刻停止層30，以于剩余的硬掩模38、間隙壁24及接觸洞蝕刻停止層30上，分別形成一凹槽40位于各柵極結構16、18、20、22上方。

如圖3所示，然后可先選擇性形成一由氧化硅所構成的遮蓋層42于硬掩模38與層間介電層32上，并形成一硬掩模層44于硬掩模38、間隙壁24、接觸洞蝕刻停止層30與層間介電層32上并填滿各凹槽40。在本實施例中，硬掩模38與硬掩模層44優(yōu)選包含不同材料，其中硬掩模層44可選自由鈦、氮化鈦、鉭以及氮化鉭所組成的群組，但最佳為氮化鈦。需注意的是，本實施例雖于硬掩模層44與硬掩模38之間設置一遮蓋層42，但又可在不形成任何遮蓋層42的情況下直接將硬掩模層44設置于硬掩模38上，此實施例也屬本發(fā)明所涵蓋的范圍。

如圖4所示，接著進行一平坦化制作工藝，例如以CMP去除部分硬掩 模層44、遮蓋層42甚至部分層間介電層32，以分別形成另一硬掩模46于各硬掩模38上，其中平坦化后的硬掩模層44優(yōu)選構成硬掩模46，且硬掩模46與遮蓋層42的上表面優(yōu)選與層間介電層32表面齊平。另外由于部分間隙壁24與接觸洞蝕刻停止層30已于形成凹槽40前被去除，因此硬掩模46的寬度優(yōu)選大于硬掩模38的寬度。

如圖5所示，然后可選擇性進行一道蝕刻制作工藝，利用硬掩模46為掩模去除各柵極結構16、18、20、22兩側的部分層間介電層32，使剩余的層間介電層32表面略低于硬掩模46上表面。

之后如圖6所示，再以一圖案化光致抗蝕劑層(圖未示)與硬掩模46為掩模進行另一道蝕刻制作工藝，去除各柵極結構16、18、20、22之間部分的層間介電層32以形成多個接觸洞(圖未示)并暴露出下面的外延層28。然后去除硬掩模46與遮蓋層42，接著再于各接觸洞中填入所需的金屬材料，例如包含鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)等的阻障層材料以及選自鎢(W)、銅(Cu)、鋁(Al)、鈦鋁合金(TiAl)、鈷鎢磷化物(cobalt tungsten phosphide，CoWP)等低電阻材料或其組合的低阻抗金屬層，并搭配利用硬掩模38當作停止層來進行一平坦化制作工藝，例如以化學機械研磨去除部分金屬材料以分別形成接觸插塞48于各接觸洞內并電連接柵極結構與源極/漏極區(qū)域26。至此即完成本發(fā)明優(yōu)選實施例的半導體元件的制作。此外，本實施例也可在形成多個接觸洞(圖未示)之后，便直接填入所需的阻障層材料與低電阻材料，然后再利用硬掩模38當作停止層，以平坦化制作工藝同時去除部分阻障層材料、低電阻材料以及整個硬掩模46，而于各接觸洞內分別形成接觸插塞48來電連接柵極結構與源極/漏極區(qū)域26。

圖7為本發(fā)明另一實施例，若硬掩模46為非導體材料時，可選擇性不去除硬掩模46與硬掩模38。如圖7所示，可選擇性形成一介電層50，再以一圖案化光致抗蝕劑層(圖未示)與硬掩模46為掩模進行另一道蝕刻制作工藝，去除部分介電層50與各柵極結構16、18、20、22之間部分的層間介電層32以形成多個接觸洞(圖未示)并暴露出下面的外延層28。然后于各柵極結構16、18、20、22之間形成接觸洞，接著于各接觸洞中填入所需的金屬材料，例如包含鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)等的阻障層材料以及選自鎢(W)、銅(Cu)、鋁(Al)、鈦鋁合金(TiAl)、鈷鎢磷化物(cobalt tungsten phosphide，CoWP)等低電阻材料或其組合的低阻抗金屬層，并搭配進行一平 坦化制作工藝，例如以化學機械研磨去除部分金屬材料以分別形成接觸插塞48于各接觸洞內并電連接柵極結構與源極/漏極區(qū)域26。至此即完成本發(fā)明優(yōu)選實施例的半導體元件的制作。

請接著參照圖8至圖9，圖8至圖9為本發(fā)明另一實施例制作一半導體元件的示意圖。如圖8至圖9所示，相較于圖2中以蝕刻去除部分硬掩模38、部分間隙壁24以及部分接觸洞蝕刻停止層30形成凹槽40，本實施例可選擇利用蝕刻僅去除部分硬掩模38及部分間隙壁24但不去除任何接觸洞蝕刻停止層30。換句話說，去除部分硬掩模38及部分間隙壁24后接觸洞蝕刻停止層30上表面優(yōu)選與層間介電層32上表面齊平而硬掩模38則與間隙壁24上表面齊平。

隨后如圖3般形成由氧化硅所構成的遮蓋層(圖未示)以及氮化鈦所構成的硬掩模層(圖未示)于硬掩模38、間隙壁24、接觸洞蝕刻停止層30與層間介電層32上并填滿凹槽40。其中由于接觸洞蝕刻停止層30未被去除，因此填入凹槽40內的硬掩模層僅設于硬掩模38與間隙壁24上，而凹槽40外的硬掩模層則設于層間介電層32與接觸洞蝕刻停止層30上。

如圖9所示，接著進行一平坦化制作工藝，例如以CMP去除部分硬掩模層44、部分遮蓋層42甚至部分層間介電層32，以形成另一硬掩模46于各硬掩模38上，其中硬掩模46的上表面優(yōu)選與層間介電層32與接觸洞蝕刻停止層30表面齊平。

同樣地，本實施例也可如圖5般，可再選擇性進行一道蝕刻制作工藝，利用硬掩模46為掩模去除各柵極結構16、18、20、22兩側的部分層間介電層32，使剩余的層間介電層32表面略低于硬掩模46上表面。

綜上所述，本發(fā)明優(yōu)選于金屬柵極完成后先去除部分金屬柵極上的第一硬掩模，然后形成一第二硬掩模層于第一硬掩模與層間介電層上，并再利用平坦化制作工藝去除第二硬掩模層于第一硬掩模上形成第二硬掩模。隨后可直接利用第二硬掩模去除金屬柵極兩側的層間介電層以形成接觸洞，并再拔除第二硬掩模與第一硬掩模，如此可在節(jié)省光掩模的情況下同時于金屬柵極正上方與源極/漏極區(qū)域上方形成所需的接觸插塞。

以上所述僅為本發(fā)明的優(yōu)選實施例，凡依本發(fā)明權利要求所做的均等變化與修飾，都應屬本發(fā)明的涵蓋范圍。