制造f-ram的方法
【專利說明】
[0001] 相關(guān)申請的交叉引用
[0002] 本申請要求在35U.S.C. 119(e)下的于2013年6月27日遞交的美國臨時專利申 請序列號61/839997、于2013年6月27日遞交的美國臨時專利申請序列號61/840128和 于2013年6月28日遞交的美國臨時專利申請序列號61/841104的優(yōu)先權(quán)的權(quán)益，這兩者 都通過引用并入本文。
技術(shù)領(lǐng)域
[0003] 本公開一般地涉及半導(dǎo)體器件，更具體地說，涉及包括嵌入的或一體地形成的鐵 電電容器和互補金屬-氧化物-半導(dǎo)體（CMOS)晶體管的鐵電隨機存取存儲器（F-RAM)以 及用于制造相同器件的方法。
[0004] 背景
[0005] 鐵電隨機存取存儲器（F-RAM)通常包括存儲元件或單元的柵格或陣列，每一個包 括至少一個鐵電電容器和一個或多個相關(guān)聯(lián)的晶體管以選擇該單元并控制到其的讀或?qū)憽?當外部電場被施加穿過在該單元中的鐵電電容器鐵電材料時，該材料中的偶極子對準場方 向。在電場被移除之后，偶極子保持它們的極化狀態(tài)。數(shù)據(jù)作為在每個數(shù)據(jù)存儲單元中的兩 種可能的電極化之一而存儲在單元中。例如，在一個晶體管-一個電容（1T1C)的單元中， " 1"可以使用負剩余極化進行編碼，且使用正剩余極化進行編碼。
[0006]F-RAM單元中的鐵電電容器通常包括鐵電材料，如上部電極和下部電極之間的鋯 鈦酸鉛（PZT)。單元中的晶體管通常是使用基準或基線互補金屬-氧化物-半導(dǎo)體（CMOS) 工藝流程制造的金屬-氧化物-半導(dǎo)體（M0S)晶體管，包含導(dǎo)體、半導(dǎo)體、電介質(zhì)和材料的 形成和構(gòu)圖。這些材料的組合物，以及加工試劑的組合物和濃度和在這樣的CMOS工藝流程 中使用的溫度對于每個操作受到嚴格控制，以確保所得到的M0S晶體管將運轉(zhuǎn)正常。通常 用于制造鐵電電容器的材料和工藝與那些基線CMOS工藝流程顯著區(qū)分開，并且可能不利 地影響M0S晶體管。
[0007] 因此，在傳統(tǒng)的制造F-RAM的方法中，鐵電電容器在覆蓋在M0S晶體管上的單獨的 層中或在其中M0S晶體管被制造并通過一個或多個層被從其分離的層中被制造。本領(lǐng)域的 技術(shù)人員將理解的是，制造F-RAM的傳統(tǒng)的方法需要幾個額外的掩模和工藝步驟，所有這 些都增加制造時間、成本和降低工作存儲器的成品率的缺陷密度。
[0008] 概述
[0009] 包括根據(jù)本公開內(nèi)容的方法形成的互補金屬-氧化物-半導(dǎo)體（CMOS)晶體管和 嵌入的鐵電電容器的非易失性存儲器單元最小化對于CMOS工藝流程的改變、減少了制造 鐵電隨機存取存儲器（F-RAM)的成本、降低了缺陷密度且使能更嚴格的設(shè)計規(guī)則。
[0010] 在一個實施例中，所述方法包括在第一介電層上方形成鐵電電容器，該鐵電電容 器包括通過第一觸點電耦合至M0S晶體管的擴散區(qū)的底部電極、頂部電極和兩者之間的鐵 電層。第二介電層被形成為覆蓋在鐵電電容器上，第二觸點通過第二介電層從其頂部表面 延伸至鐵電電容器的頂部電極。局部互連（LI)層沉積在第二介電層的頂部表面上方并且 電耦合至第二觸點。
[0011] 在另一實施例中，所述方法包括在基底的表面上形成包括M0S晶體管的柵堆疊、 覆蓋所述M0S晶體管的第一介電層和通過所述第一介電層從其頂部表面延伸至所述M0S晶 體管的擴散區(qū)的第一觸點的柵級（gatelevel)。局部互連（LI)層被沉積在所述第一介電 層的所述頂部表面和所述第一觸點上方，包括底部電極、頂部電極和二者之間的鐵電層的 鐵堆疊被沉積在所述LI層上方，并且所述鐵堆疊和所述LI層被圖案化以形成鐵電電容器 和LI，所述底部電極通過LI被電耦合至所述M0S晶體管的所述擴散區(qū)。
[0012] 在又一實施例中，LI和LI觸點使用雙鑲嵌工藝形成，降低了鐵堆疊和得到的鐵電 電容器的總高度。
[0013] 附圖簡述
[0014] 本發(fā)明將從下面的詳細描述中以及從下面提供的附圖和所附權(quán)利要求中得到更 充分的理解，其中：
[0015] 圖1是示出了用于制造包括嵌入的鐵電電容器和金屬-氧化物-半導(dǎo)體（M0S)晶 體管的鐵電隨機存取存儲器（F-RAM)的方法的實施例的流程圖；
[0016] 圖2A-2I是示出了F-RAM單元在其根據(jù)圖1的方法的制造期間的一部分的橫截面 視圖的框圖；
[0017] 圖2J是示出了根據(jù)圖1的方法制造的F-RAM單元的一部分的橫截面視圖的框圖；
[0018] 圖3是示出了用于制造包括嵌入的鐵電電容器和M0S晶體管的F-RAM的方法的另 一實施例的流程圖，在該方法中局部互連的一部分形成鐵電電容器的底部電極；
[0019] 圖4A-41是示出了F-RAM單元在其根據(jù)圖3的方法的制造期間的一部分的橫截面 視圖的框圖；
[0020] 圖41是示出了根據(jù)圖3的方法制造的F-RAM單元的一部分的橫截面視圖的框圖；
[0021] 圖5是示出了使用鑲嵌或雙鑲嵌工藝制造包括嵌入的鐵電電容器和M0S晶體管的 F-RAM的方法的又一實施例的流程圖；
[0022] 圖6A-6M是示出了F-RAM單元在其根據(jù)圖5的方法的制造期間的一部分的橫截面 視圖的框圖；以及
[0023] 圖7是示出了根據(jù)圖5的方法的可替代實施例制造的完整的F-RAM的一部分的橫 截面視圖的框圖。
[0024] 詳細描述
[0025] 包括嵌入的或一體地形成的鐵電電容器和互補金屬-氧化物-半導(dǎo)體（M0S)晶體 管的鐵電隨機存取存儲器（F-RAM)的實施例以及制造相同器件的方法在這里參照附圖進 行描述。然而，特定實施例可以不用這些具體細節(jié)中的一個或多個來實施，或者可以與其他 公知的方法、材料以及裝置結(jié)合來實施。在下面的描述中，闡述了許多具體細節(jié)，諸如具體 的材料、尺寸和工藝參數(shù)等，以提供本發(fā)明的徹底理解。在其他實例中，公知的半導(dǎo)體設(shè)計 和制造技術(shù)沒有特別詳細地進行描述，以避免不必要地模糊本發(fā)明。整個說明書中對"實施 例"的引用意味著，結(jié)合該實施例進行描述的特定的特征、結(jié)構(gòu)、材料或特性包括在本發(fā)明 的至少一個實施例中。因此，在整個說明書的不同地方，短語"在實施例中"的出現(xiàn)不一定 都指本發(fā)明的同一實施例。此外，特定的特征、結(jié)構(gòu)、材料或特性可以在一個或多個實施例 中以任何合適的方式進行組合。
[0026]如本文所用的術(shù)語"在……上方"、"在……下方"、"在……之間"和"上"是指一個 層相對于其他層的相對位置。因此，例如，沉積或布置在另一層的上方或另一層的下方的一 個層可以直接地與另一層接觸或者可以具有一個或多個中間層。此外，沉積或布置在層之 間的一個層可以直接地與該層接觸或者可以具有一個或多個中間層。相反，第二層"上"的 第一層與該第二層接觸。此外，一個層相對于其它層的相對位置被提供，假定相對于起始基 底的沉積、修改以及刪除膜的操作，而不考慮基底的絕對方向。
[0027]現(xiàn)在將參照圖1和圖2A至2J詳細描述一種用于將鐵電電容器集成或嵌入到基準 或基線CMOS工藝流程中用于制造F-RAM的方法的實施例。圖1是示出了用于制造包括嵌 入的鐵電電容器和金屬-氧化物-半導(dǎo)體（M0S)晶體管的鐵電隨機存取存儲器（F-RAM)的 方法的實施例的流程圖。圖2A-2I是示出了F-RAM單元在其根據(jù)圖1的方法的制造期間的 一部分的橫截面視圖的框圖。圖2J是示出了根據(jù)圖1的方法制造的完整的F-RAM單元的 一部分的橫截面視圖的框圖。
[0028] 參照圖1和圖2A，工藝開始于在柵級206在基底210的表面208上形成之后使第 一觸點插塞或觸點202和金屬間電介質(zhì)或第一介電層204的表面平坦，柵級包括一個或多 個金屬-氧化物-半導(dǎo)體（M0S)晶體管214的柵堆疊212,由一個或多個隔離結(jié)構(gòu)216分離 的第一介電層覆蓋在M0S晶體管的上方和第一觸點通過第一介電層從其頂部表面218延伸 到在基底中的M0S晶體管中的擴散區(qū)220,如源極或漏極（方框102)。
[0029]除了源極或漏極之外，擴散區(qū)220可以包括溝道區(qū)（在該圖中未示出）。一般地，基 底210,以及因此，擴散區(qū)220,可以由適合用于半導(dǎo)體器件制造的任何材料組成。在一個實 施例中，基底210是由材料的單晶體組成的體基底，材料可以包括，但不限于，硅、鍺、硅-鍺 或III-V族化合物半導(dǎo)體材料。在另一個實施例中，基底210包括具有頂部外延層的體層。 在具體的實施例中，體層由可包括，但不限于，硅、鍺、娃-鍺、III-V族化合物半導(dǎo)體材料和 石英的材料的單晶體組成，而頂部外延層由可包括，但不限于，硅、鍺、硅-鍺和III-V族化 合物半導(dǎo)體材料的單晶體層組成。頂部外延層由可包括，但不限于，硅（即以形成絕緣體上 硅（SOI)半導(dǎo)體基底）、鍺、硅-鍺和III-V族化合物半導(dǎo)體材料的單晶體層組成。絕緣體 層由可包括，但不限于，二氧化硅、氮化硅和氮氧化硅的材料組成。下部體層由可以包括，但 不限于，硅、鍺、硅-鍺、III-V族化合物半導(dǎo)體材料和石英的單晶體組成。
[0030] 基底210,以及因此，溝道區(qū)，可以包括摻雜劑雜質(zhì)原子。在具體的實施例中，溝道 區(qū)被摻雜為P型，并且在替代實施例中，溝道區(qū)被摻雜為N型。基底210中的源極和漏極擴 散區(qū)220具有對于溝道區(qū)的相反的導(dǎo)電率。例如，在一個實施例中，基底210,以及因此，溝 道區(qū)，由具有在lxl〇15-lx1〇19原子/cm3的范圍內(nèi)的硼濃度的摻雜硼的單晶硅組成。源極 和漏極擴散區(qū)220由具有在5x1016-5x1019原子/cm3的范圍內(nèi)的N型摻雜劑的濃度的摻 雜磷或砷的區(qū)組成。一般地，源極和漏極擴散區(qū)220具有在基底210中的80-200納米（nm) 的范圍內(nèi)的深度。根據(jù)本公開內(nèi)容的替代實施例，源極和漏極擴散區(qū)220是P型摻雜區(qū)，而 基底210和溝道區(qū)是N型摻雜區(qū)。
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