包括箝位結(jié)構(gòu)的集成電路和調(diào)整箝位晶體管閾值電壓方法
【專利說明】
【背景技術(shù)】
[0001]在包括諸如場效應(yīng)晶體管(FET)、絕緣柵雙極型晶體管(IGBT)、雙極結(jié)型晶體管(BJT)、結(jié)型場效應(yīng)管(JFET)的開關(guān)器件和諸如半橋或全橋驅(qū)動(dòng)器電路的開關(guān)器件的互連的集成電路中，諸如過電流、過電壓或短路的極端操作狀況在切斷期間可能出現(xiàn)。像例如高電壓尖峰的這樣的極端操作狀況可能導(dǎo)致器件損壞或故障。
[0002]期望的是，改進(jìn)集成電路相對于極端操作狀況的魯棒性。

【發(fā)明內(nèi)容】

[0003]目的是通過獨(dú)立權(quán)利要求的教導(dǎo)來達(dá)到的。此外，實(shí)施例在從屬權(quán)利要求中限定。
[0004]根據(jù)集成電路的實(shí)施例，集成電路包括包含第一和第二負(fù)載端子和負(fù)載控制端子的負(fù)載晶體管。集成電路還包括包含箝位晶體管的箝位結(jié)構(gòu)。箝位晶體管包括第一和第二箝位晶體管負(fù)載端子和控制柵極端子。箝位晶體管電耦合在負(fù)載控制端子和第一負(fù)載端子之間，并且負(fù)載晶體管的箝位電壓由箝位晶體管的閾值電壓Vth來確定。
[0005]另一個(gè)實(shí)施例涉及調(diào)整箝位晶體管的閾值電壓Vth的方法，箝位晶體管包括第一和第二箝位晶體管負(fù)載端子和控制柵極端子，其中箝位晶體管電耦合在負(fù)載控制端子和負(fù)載晶體管的第一負(fù)載端子之間，并且包括布置在電荷存儲結(jié)構(gòu)和半導(dǎo)體本體之間的隧穿電介質(zhì)，以及布置在控制柵電極和電荷存儲結(jié)構(gòu)之間的柵電介質(zhì)。該方法包括測量箝位晶體管的閾值電壓。該方法還包括通過變更電荷存儲結(jié)構(gòu)的電荷來調(diào)整箝位晶體管的閾值電壓Vth0
[0006]本領(lǐng)域技術(shù)人員在閱讀以下詳細(xì)的描述和觀看附圖后將認(rèn)識到附加的特征和優(yōu)點(diǎn)。
【附圖說明】
[0007]附圖被包括以提供對本發(fā)明的進(jìn)一步理解并且被并入該說明書中并構(gòu)成該說明書的一部分。附圖圖示了本發(fā)明的實(shí)施例并且與描述一起用于解釋本發(fā)明的原理。將容易意識到本發(fā)明的其它實(shí)施例和意圖的優(yōu)點(diǎn)，因?yàn)橥ㄟ^參考以下詳細(xì)描述它們變得更好地被理解。
[0008]圖1是包括負(fù)載晶體管和箝位結(jié)構(gòu)的集成電路的實(shí)施例的示意性電路圖。
[0009]圖2圖示了包括并聯(lián)連接的多個(gè)箝位晶體管單元Cl……Cn的箝位晶體管。
[0010]圖3是圖示了包括負(fù)載晶體管和箝位結(jié)構(gòu)的集成電路的一個(gè)實(shí)施例的示意性電路圖。
[0011]圖4圖示了作為穿過半導(dǎo)體本體的橫截面視圖的圖3的箝位結(jié)構(gòu)110的一部分的一個(gè)示例。
[0012]圖5A至8是圖示了包括負(fù)載晶體管和箝位結(jié)構(gòu)的集成電路的不同實(shí)施例的示意性電路圖。
[0013]圖9是圖示了調(diào)整箝位晶體管的閾值電壓Vth的實(shí)施例的工藝流程示意圖。
【具體實(shí)施方式】
[0014]在以下詳細(xì)描述中參考附圖，附圖形成該描述的一部分并且在附圖中通過圖示的方式圖示其中可實(shí)踐本發(fā)明的具體實(shí)施例。應(yīng)當(dāng)理解的是，可以利用其他實(shí)施例，并且可以在不脫離本發(fā)明的范圍的情況下做出結(jié)構(gòu)或邏輯改變。例如，針對一個(gè)實(shí)施例圖示和描述的特征可以被用在其他實(shí)施例上或結(jié)合其他實(shí)施例使用，以產(chǎn)出又另外的實(shí)施例。意圖的是，本發(fā)明包括這樣的修改和變化。示例使用特定語言來描述，其應(yīng)當(dāng)不被解釋為限制所附權(quán)利要求的范圍。附圖不按比例縮放且僅用于圖示的目的。為了清楚起見，如果沒有另外聲明，則相同的元件已經(jīng)由在不同附圖中的對應(yīng)參考來指定。
[0015]術(shù)語“具有”、“包含”、“包括”、“含有”等是開放的且術(shù)語指示所陳述的結(jié)構(gòu)、元件或特征的存在但不排除附加的元件或特征的存在。冠詞“一”、“一個(gè)”和“該”意在包括復(fù)數(shù)以及單數(shù)，除非上下文另有清楚指示。
[0016]術(shù)語“電連接”描述在電連接的元件之間的永久的低歐姆連接，例如在關(guān)注的元件之間的直接接觸或經(jīng)由金屬和/或高摻雜半導(dǎo)體的低歐姆連接。術(shù)語“電耦合”包括適于信號傳送的一個(gè)或多個(gè)介于中間的元件可以存在于電耦合的元件之間，例如，臨時(shí)在第一狀態(tài)提供低歐姆連接且在第二狀態(tài)提供高歐姆電解耦合的元件。
[0017]各圖通過指示緊鄰摻雜類型“η”或“p”的或“ + ”來圖示了相對摻雜濃度。例如，“η ”意指比“η”摻雜區(qū)的摻雜濃度低的摻雜濃度，而“η+”摻雜區(qū)具有比“η”摻雜區(qū)高的摻雜濃度。相同的相對摻雜濃度的摻雜區(qū)不一定具有相同的絕對摻雜濃度。例如，兩個(gè)不同的“η”摻雜區(qū)可以具有相同或不同的絕對摻雜濃度。
[0018]在圖1中，公開了根據(jù)實(shí)施例的集成電路100的電路圖。集成電路100包括負(fù)載晶體管102，所述負(fù)載晶體管102包括第一和第二負(fù)載端子103、104和負(fù)載控制端子105。集成電路100的箝位結(jié)構(gòu)110包括箝位晶體管112，箝位晶體管112包括第一和第二箝位晶體管負(fù)載端子113、114和箝位晶體管柵極端子115。箝位晶體管112電耦合在負(fù)載控制端子105和第一負(fù)載端子103之間，并且負(fù)載晶體管的箝位電壓由箝位晶體管112的閾值電壓Vth確定。
[0019]集成電路可以進(jìn)一步包括可選電路元件1201……1207。這些電路元件1201……1207中的一些可以形成箝位結(jié)構(gòu)110的一部分。根據(jù)實(shí)施例，電路元件1201是二極管且第二箝位晶體管負(fù)載端子114經(jīng)由二極管電耦合到負(fù)載控制端子105。根據(jù)又另一個(gè)實(shí)施例，電路元件1202是電耦合到第一箝位晶體管負(fù)載端子113的電阻器。根據(jù)又另一個(gè)實(shí)施例，電路元件1203是電耦合到箝位晶體管柵極端子115的電阻器。根據(jù)另一個(gè)實(shí)施例，電路元件1204、1205、1206包括電阻器。例如，電路元件1205可以進(jìn)一步包括柵驅(qū)動(dòng)器電路。
[0020]根據(jù)實(shí)施例，負(fù)載晶體管102是諸如金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)的絕緣柵場效應(yīng)晶體管(IGFET)ο根據(jù)另一個(gè)實(shí)施例，負(fù)載晶體管102是絕緣柵雙極型晶體管(IGBT)。根據(jù)又另一個(gè)實(shí)施例，負(fù)載晶體管102是雙極結(jié)型晶體管(BJT)。根據(jù)又另一個(gè)實(shí)施例，負(fù)載晶體管102是結(jié)型場效應(yīng)晶體管(JFET)。
[0021]根據(jù)實(shí)施例，箝位結(jié)構(gòu)110被配置為通過以下步驟來對在第一負(fù)載端子103和第二負(fù)載端子104之間的電壓進(jìn)行箝位:在箝位晶體管柵極端子115和第二箝位晶體管負(fù)載端子114之間在閾值電壓Vth上方接通箝位晶體管112，并且因此在接通負(fù)載晶體管102的方向上改變在負(fù)載控制端子105處的電位。
[0022]根據(jù)實(shí)施例，閾值電壓Vth范圍在第一和第二負(fù)載端子13、104之間的負(fù)載晶體管的擊穿電壓Vbrl的70%到99%之間。
[0023]根據(jù)實(shí)施例，在第一和第二箝位晶體管負(fù)載端子113、114之間的箝位晶體管112在關(guān)斷柵極處的擊穿電壓Vbrc大于閾值電壓Vth。由此，在第一和第二箝位晶體管負(fù)載端子113、114之間的電擊穿(例如，雪崩擊穿)可以由于箝位晶體管112的接通而被避免。
[0024]根據(jù)實(shí)施例，在第一和第二箝位晶體管負(fù)載端子113、114之間的箝位晶體管112在關(guān)斷柵極處的擊穿電壓Vbrc大于在第一和第二負(fù)載端子103、104之間的負(fù)載晶體管102的擊穿電壓Vbrl的90%。根據(jù)實(shí)施例，擊穿電壓指的是如在產(chǎn)品或數(shù)據(jù)單中指定的標(biāo)稱擊穿電壓。指定的擊穿電壓可以比實(shí)際電擊穿的電壓稍微小例如10%到20%。根據(jù)實(shí)施例，箝位晶體管110包括電連接到箝位晶體管柵極端子115的控制柵電極和在控制柵電極與半導(dǎo)體本體之間的電荷存儲結(jié)構(gòu)。隧穿電介質(zhì)可以被布置在電荷存儲結(jié)構(gòu)和半導(dǎo)體本體之間，而柵電介質(zhì)可以被布置在控制柵電極和電荷存儲結(jié)構(gòu)之間。例如，隧穿電介質(zhì)的厚度可以范圍在3nm和15nm之間，而控制柵電介質(zhì)的厚度可以范圍在150nm和30μηι之間。根據(jù)實(shí)施例，電荷存儲結(jié)構(gòu)是浮柵電極和氮化硅層中的一個(gè)。
[0025]根據(jù)實(shí)施例，箝位晶體管的閾值電壓Vth大于30V。閾值電壓Vth可以相對于負(fù)載晶體管102的電壓阻塞要求來調(diào)整，并且可以更小，例如比電壓阻塞能力(例如負(fù)載晶體管102的指定的反向阻塞電壓)小2%到10%，舉例來說，例如比40V小2%到10%，或比500V小2%到10%，或比600V小2%到10%，或比900V小2%到10%，或比1200V小2%到10%，或比1700V小2%到10%，或比2500V小2%到10%，或比3300V小2%到10%，或比