一種sram自跟蹤復(fù)制位線電路的制作方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及集成電路（1C)設(shè)計(jì)領(lǐng)域，尤其涉及一種SRAM自跟蹤復(fù)制位線電路。
【背景技術(shù)】
[0002] 隨著科技的發(fā)展，對高速低功耗集成電路的需求與日倶增。通過降低電源電壓被 普遍用于低功耗集成電路的設(shè)計(jì)。然而，工藝偏差隨著電源電壓的下降而惡化，這將使電路 性能顯著下降。同時(shí)集成電路制造工藝的提升使制造更小尺寸的器件成為可能，然而研究 表明在同一片芯片上晶體管閾值電壓的偏差與其最小尺寸成反比。在SRAM(靜態(tài)隨機(jī)存儲(chǔ) 器）設(shè)計(jì)中采用能夠減小靈敏放大器控制時(shí)序信號(hào)偏差的技術(shù)能夠減少位放電時(shí)間，提高 SRAM讀數(shù)據(jù)速度，降低動(dòng)態(tài)功耗，同時(shí)也能降低讀失效率。因此在低電壓下降低SRAM中靈 敏放大器控制時(shí)序信號(hào)的工藝偏差具有很重要的意義。
[0003] 為了在降低電源電壓節(jié)省功耗的前提下降低工藝偏差提高工藝容忍能力，現(xiàn)有技 術(shù)中主要包括以下幾種方案：
[0004] 1)如圖1中所示的為傳統(tǒng)復(fù)制位線技術(shù)電路結(jié)構(gòu)，由B.S.Amrutur和 M.A.Horowitz提出，現(xiàn)在廣泛的運(yùn)用在SRAM設(shè)計(jì)中以替代原始的反相器鏈結(jié)構(gòu)產(chǎn)生靈敏 放大器使能信號(hào)。傳統(tǒng)復(fù)制位線電路由冗余單元DC以及復(fù)制單元RC組成；其中DC和RC 的總數(shù)與存儲(chǔ)陣列中任意一列位線的單元數(shù)相同用來模擬位線電容；當(dāng)傳統(tǒng)復(fù)制位線電壓 下降到一定值時(shí)，通過反轉(zhuǎn)反向器輸出靈敏放大器使能信號(hào)SAE，開啟靈敏放大器，實(shí)現(xiàn)對 靈敏放大器時(shí)序延時(shí)的控制。這種復(fù)制位線技術(shù)相比于原始反相器鏈產(chǎn)生的SAE在低電壓 工作下具有更小的偏差。但是隨著工藝的進(jìn)步這種傳統(tǒng)的位線復(fù)制技術(shù)已無法很好的改善 低電壓下的時(shí)序偏差問題，當(dāng)電源電壓降低時(shí)，工藝偏差會(huì)變得很大，會(huì)使SRAM芯片的性 能大幅下降。
[0005] 2)如圖2中所示的為多級(jí)復(fù)制位線技術(shù)電路結(jié)構(gòu)，該技術(shù)在傳統(tǒng)復(fù)制位線的基礎(chǔ) 上將位線平均分割成Μ級(jí)，通過反相器將每一級(jí)串聯(lián)在一起，最后一級(jí)反相器輸出SAE信 號(hào)。其中每一級(jí)復(fù)制位線的復(fù)制單元RC相等且與傳統(tǒng)復(fù)制單元RC數(shù)目一致。因此，每一級(jí) 復(fù)制位線的放電延遲時(shí)間和放電時(shí)序工藝偏差是傳統(tǒng)放電延遲時(shí)間和工藝偏差的1/Μ。根 據(jù)統(tǒng)計(jì)學(xué)原理，被分割后的Μ級(jí)復(fù)制位線疊加之后總的放電延遲與傳統(tǒng)復(fù)制位線電路的放 電延遲相等，但疊加之后總的工藝偏差卻只為傳統(tǒng)復(fù)制位線的1 但是隨著Μ的增大， 反相器帶來的門延遲和量化誤差將不可忽略。
[0006] 3)如圖3中所示的為雙復(fù)制位線技術(shù)電路結(jié)構(gòu)，該雙復(fù)制位線技術(shù)電路結(jié)構(gòu)充分 利用了傳統(tǒng)復(fù)制位線的兩條位線，使用新型雙端放電的復(fù)制單元RC，在保持和傳統(tǒng)復(fù)制位 線電路面積不變的基礎(chǔ)上，可以將工藝偏差降低為傳統(tǒng)復(fù)制位線的l/Vi,但是，該方案無 法準(zhǔn)確模擬SRAM讀操作時(shí)位線的放電過程，導(dǎo)致產(chǎn)生的靈敏放大器使能信號(hào)偏高，從而增 大了讀錯(cuò)誤率。

【發(fā)明內(nèi)容】

[0007] 本發(fā)明的目的是提供一種SRAM自跟蹤復(fù)制位線電路，能夠在SRAM讀操作的單元 附近進(jìn)行讀跟蹤并產(chǎn)生具有較小的偏差的靈敏放大器使能信號(hào)，有效降低讀錯(cuò)誤率。
[0008]本發(fā)明的目的是通過以下技術(shù)方案實(shí)現(xiàn)的：
[0009] -種SRAM自跟蹤復(fù)制位線電路，包括：若干組包含依次連接了本地控制信號(hào)產(chǎn)生 模塊、靈敏放大器以及SRAM基本單元的存儲(chǔ)陣列，且組與組之間的存儲(chǔ)陣列并聯(lián)連接；
[0010] 其中，每一SRAM基本單元均平均分成緊挨在一起排列的A、B、C、D四列；將字線譯 碼地址信號(hào)的后兩位作為本地譯碼信號(hào)，選擇A、B、C、D中的一列進(jìn)行讀寫操作，其他未被 選中的三列存儲(chǔ)單元組工作在保持狀態(tài)；從三列處于保持狀態(tài)的存儲(chǔ)單元組中選擇與正在 進(jìn)行讀操作的存儲(chǔ)單元相隔一列的存儲(chǔ)單元組作為復(fù)制位線，用來產(chǎn)生靈敏放大器的使能 信號(hào)。
[0011] 所述SRAM基本單元為能夠克服半選問題的8管SRAM基本單元；所述組與組之間 的存儲(chǔ)陣列并聯(lián)連接后組成2MX2Nbit的SRAM存儲(chǔ)陣列；
[0012] 該SRAM存儲(chǔ)陣列的全局字線地址信號(hào)A[M+N-1:N+1]譯碼后產(chǎn)生全局字線信號(hào) WL，全局字線信號(hào)WL和每一SRAM基本單元中的本地譯碼地址信號(hào)A[N+l:N-1]合作產(chǎn)生本 地字線信號(hào)，之后本地字線信號(hào)與位線譯碼地址信號(hào)A[N-1:0]譯碼結(jié)果共同作用，確定進(jìn) 行讀寫操作的存儲(chǔ)單元組。
[0013] 每一存儲(chǔ)陣列包括：
[0014] 4列存儲(chǔ)單元組A、B、C、D;4個(gè)靈敏放大器使能信號(hào)產(chǎn)生模塊RCO、RC1、RC2、RC3 ; 一個(gè)本地控制信號(hào)產(chǎn)生模塊CSG0 ;2個(gè)2輸入或門N0R0與N0R1 ;1個(gè)2輸入與非門NANDO; 一個(gè)靈敏放大器；其中：
[0015] RC0的復(fù)制位線BL接A列存儲(chǔ)單元的復(fù)制位線BL;RC0的復(fù)制位線BLB接A列存 儲(chǔ)單元的復(fù)制位線BLB;RC0的讀寫控制信號(hào)W/R端接全局讀寫控制信號(hào)W/R端；RC0的CS 端口接CSG0的CS_C端口；A列所有存儲(chǔ)單元的CS端接CSG0的CS_A;RC0輸出靈敏放大器 使能信號(hào)SAE_C;
[0016] RC1的復(fù)制位線BL接B列存儲(chǔ)單元的復(fù)制位線BL;RC1的復(fù)制位線BLB接B列存 儲(chǔ)單元的復(fù)制位線BLB;RC1的讀寫控制信號(hào)W/R端接全局讀寫控制信號(hào)W/R端；RC1的CS 端口接CSG0的CS_D端口；B列所有存儲(chǔ)單元的CS端接CSG0的CS_B;RC1輸出靈敏放大器 使能信號(hào)SAE_D;
[0017] RC2的復(fù)制位線BL接C列存儲(chǔ)單元的復(fù)制位線BL;RC2的復(fù)制位線BLB接C列存 儲(chǔ)單元的復(fù)制位線BLB;RC2的讀寫控制信號(hào)W/R端接全局讀寫控制信號(hào)W/R端；RC2的CS 端口接CSG0的CS_A端口；C列所有存儲(chǔ)單元的CS端接CSG0的CS_D;RC2輸出靈敏放大器 使能信號(hào)SAE_A;
[0018] RC3的復(fù)制位線BL接D列存儲(chǔ)單元的復(fù)制位線BL;RC3的復(fù)制位線BLB接D列存 儲(chǔ)單元的復(fù)制位線BLB;RC3的讀寫控制信號(hào)W/R端接全局讀寫控制信號(hào)W/R端；RC3的CS 端口接CSG0的CS_B端口；D列所有存儲(chǔ)單元的CS端接CSG0的CS_B;RC3輸出靈敏放大器 使能信號(hào)SAE_B;
[0019] 靈敏放大器使能信號(hào)SAE_A與SAE_B接N0R1，靈敏放大器使能信號(hào)SAE_C與SAE_ D接N0R0 ;N0R1與N0R0經(jīng)NANDO端接輸出端SAE;輸出端SAE接靈敏放大器。
[0020] 所述靈敏放大器使能信號(hào)產(chǎn)生模塊包括：2個(gè)反相器INV0與INV1 ;1個(gè)或非門 N0R0' ；9個(gè)NM0S管N0~N8 ; 1個(gè)PM0S管P0 ; 1個(gè)輸出端口SAE' ；兩個(gè)輸入端口CS與讀寫 控制信號(hào)端W/R;其中：
[0021] CS端與讀寫控制信號(hào)端W/R接到N0R0'，N0R0'輸出端記為LWL;LWL端接到INV0， INV0輸出端記為LWLB;N0漏極與P0漏極及復(fù)制位線BLB連接，N0源極與P0源極及復(fù)制位 線BL連接，N0柵極接LWL端，P0柵極接LWLB端，成為一個(gè)受LWL控制的連接復(fù)制位線BL 與BLB的傳輸門；
[0022] N1源極接復(fù)制位線BL，N1漏極與N3漏極連接，N1柵極接LWL端，N3柵極接電源 電壓VDD，N3源極接地GND，N2源極接復(fù)制位線BLB，N2漏極與N4漏極連接，N2柵極接LWL 端，N4柵極接電源電壓VDD，N4源極接地GND，Nl，N2,N3,N4構(gòu)成一個(gè)放電電路；
[0023] N5源極接復(fù)制位線BL，N5漏極與N7漏極連接，N5柵極接LWL端，N7柵極接電源 電壓VDD，N7源極接地GND，N6源極接復(fù)制位線BLB，N6漏極與N8漏極連接，N6柵極接LWL 端，N8柵極接電源電壓VDD，N8源極接地GND，N5,N6,N7,N8構(gòu)成一個(gè)放電電路；
[0024] INV1的輸入端經(jīng)BL接輸出端SAE'。
[0025] 所述的本地控制信號(hào)產(chǎn)生模塊包括：2個(gè)反相器INV0'與INV1' ；4個(gè)二輸入或非 門N0R0 "、N0R1 "、N0R2 " 與N0R3 "; 4 個(gè)二輸入與門ANDO、AND1、AND2 與AND3 ;三個(gè)輸入端口 的A[0]、A[l]及C0L端；4 個(gè)輸出端口CS_A，CS_B，CS_C，CS_D;其中：
[0026] A[l]端接到INV0'的輸入端，INV0'的輸出端記為A[1]';A[0]端接到INV1'輸入 端，INV1'的輸出端記為A[0]' ；
[0027] A[ 1 ]與A[0]端接到N0R0 "，N0R0 "的輸出端記為Y0'；A[ 1 ]端與A[0] '端接到 N0R1"，N0R1"的輸出端記為Yl' ；A[1] '端與A[0]端接到N0R2"，N0R2"的輸出端記為Y2' ； A[l] '端與A[0] '端接到N0R3"，N0R3"的輸出端記為Y3' ；
[0028] Y0'端與C0L端經(jīng)AND0端接輸出端CS_A;Υ1'端與C0L端經(jīng)AND1端接輸出端CS_ B;Y2'端與C0L端經(jīng)AND2端接輸出端CS_C;Y3'端與C0L端經(jīng)AND3端接輸出端CS_D。
[0029] 由上述本發(fā)明提供的技術(shù)方案可以看出，該方案能夠利用正在進(jìn)行讀操作存儲(chǔ)單 元附近的一列未工作在保持狀態(tài)的存儲(chǔ)單元作為復(fù)制位線對讀狀態(tài)進(jìn)行跟蹤，從而可以精 確的模擬SRAM讀操作時(shí)位線的放電過程，進(jìn)而產(chǎn)生具有較小偏差的靈敏放大器使能信號(hào)， 有效降低讀錯(cuò)誤率，特別適用于有較大工藝波動(dòng)的先進(jìn)制造工藝