三維存儲器及其制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明是有關(guān)于一種半導體元件及其制造方法，且特別是有關(guān)于一種三維存儲器及其制造方法。
【背景技術(shù)】
[0002]隨著消費性產(chǎn)品對儲存子系統(tǒng)的要求愈來愈高，對產(chǎn)品的讀寫速度或容量的標準也愈來愈高，因此高容量化相關(guān)商品已經(jīng)成為業(yè)界的主流。有鑒于此，在存儲器(特別是NAND閃存)的開發(fā)方面也必須因應此需求。
[0003]然而，目前平面NAND閃存受限于集成電路(integrated circuits)中元件的關(guān)鍵尺寸，面臨儲存存儲單元微縮瓶頸。所以設計者正在尋求具有多平面的三維NAND閃存，以達成較大的儲存容量以及較低的單位比特成本的技術(shù)。

【發(fā)明內(nèi)容】

[0004]本發(fā)明提供一種三維存儲器及其制造方法，其可以提升元件的均勻度與可靠度。
[0005]本發(fā)明提供一種三維存儲器及其制造方法，其可以建立低阻值的電流路徑，以增加導通電流。
[0006]本發(fā)明提供一種三維存儲器及其制造方法，降低導通電阻值，增加導通電流。
[0007]本發(fā)明提出一種三維存儲器的制造方法，包括在襯底上形成疊層結(jié)構(gòu)。所述疊層結(jié)構(gòu)包括相互交替的多個半導體層與多個絕緣層。圖案化所述疊層結(jié)構(gòu)并在所述襯底中形成多個溝道，以形成第一梳狀結(jié)構(gòu)。所述第一梳狀結(jié)構(gòu)包括位線接墊與多個梳部。所述位線接墊在第一方向延伸。每一梳部的第一端與所述位線接墊連接，所述梳部在第二方向延伸，且所述第一方向與所述第二方向不同。在所述第一梳狀結(jié)構(gòu)的上表面以及側(cè)壁上形成電荷儲存層。在所述電荷儲存層上形成多條字線以及兩個第一輔助柵極。每一字線在所述第一方向延伸，覆蓋第一區(qū)的部分所述梳部的上表面與側(cè)壁，而每一第一輔助柵極在所述第一方向延伸，分別覆蓋所述位線接墊的邊緣區(qū)的上表面與側(cè)壁。移除所述位線接墊的上表面的所述電荷儲存層，并圖案化所述位線接墊的所述疊層結(jié)構(gòu)，以形成梯狀結(jié)構(gòu)。對所述梯狀結(jié)構(gòu)進行離子注入工藝，以在所述梯狀結(jié)構(gòu)的各梯面下方的所述半導體層中形成摻雜區(qū)。形成多個接觸窗，所述接觸窗分別與所述摻雜區(qū)接觸。
[0008]本發(fā)明又提出一種三維存儲器的制造方法，包括在襯底上形成疊層結(jié)構(gòu)。所述疊層結(jié)構(gòu)包括相互交替的多個半導體層與多個絕緣層。圖案化所述疊層結(jié)構(gòu)以形成第一梳狀結(jié)構(gòu)，并在所述襯底中形成多個溝道。所述第一梳狀結(jié)構(gòu)包括位線接墊與多個梳部。所述位線接墊在第一方向延伸，每一梳部的第一端與所述位線接墊連接，且所述梳部在第二方向延伸，且所述第一方向與所述第二方向不同。在所述第一梳狀結(jié)構(gòu)的上表面以及側(cè)壁上形成電荷儲存層。在所述電荷儲存層上形成多條字線以及多個島狀柵極。每一字線在所述第一方向延伸，且覆蓋第一區(qū)的部分所述梳部的上表面與側(cè)壁，而所述島狀柵極彼此分離，沿著所述第一方向排列，且覆蓋第二區(qū)的所述梳部的上表面與側(cè)壁的所述電荷儲存層。
[0009]本發(fā)明還提出一種三維存儲器，包括具有多個溝道的襯底、多個疊層結(jié)構(gòu)、多個摻雜區(qū)、電荷儲存層、多條字線、兩個第一輔助柵極以及多個接觸插塞。多個疊層結(jié)構(gòu)位于所述溝道之間的所述襯底上。每一疊層結(jié)構(gòu)包括相互交替的多個半導體層與多個絕緣層。所述疊層結(jié)構(gòu)與所述襯底架構(gòu)成第一梳狀結(jié)構(gòu)。第一梳狀結(jié)構(gòu)包括位線接墊以及多個梳部。所述位線接墊在第一方向延伸，所述位線接墊的所述疊層結(jié)構(gòu)呈梯狀結(jié)構(gòu)。每一梳部的第一端與所述位線接墊連接。所述梳部在第二方向延伸，且所述第一方向與所述第二方向不同。多個摻雜區(qū)位于所述梯狀結(jié)構(gòu)的多個梯面下方的所述半導體層中。電荷儲存層覆蓋在所述第一梳狀結(jié)構(gòu)的上表面以及側(cè)壁上。每一字線在所述第一方向延伸，覆蓋第一區(qū)的部分所述梳部的上表面與側(cè)壁上的所述電荷儲存層。每一第一輔助柵極在所述第一方向延伸，分別覆蓋所述位線接墊的邊緣區(qū)的上表面與側(cè)壁上的所述電荷儲存層。多個接觸窗分別與所述摻雜區(qū)接觸。
[0010]本發(fā)明還提出一種三維存儲器，包括:具有多個溝道的襯底、多個疊層結(jié)構(gòu)、多個摻雜區(qū)、電荷儲存層、多條字線、多個島狀柵極、多個輔助柵極以及多個接觸插塞。多個疊層結(jié)構(gòu)位于所述溝道之間的所述襯底上，每一疊層結(jié)構(gòu)包括相互交替的多個半導體層與多個絕緣層，所述疊層結(jié)構(gòu)與所述襯底架構(gòu)成一第一梳狀結(jié)構(gòu)。所述第一梳狀結(jié)構(gòu)包括位線接墊以及多個梳部。所述位線接墊在第一方向延伸，所述位線接墊的所述疊層結(jié)構(gòu)呈梯狀結(jié)構(gòu)。每一梳部的第一端與所述位線接墊連接。所述梳部在第二方向延伸，且所述第一方向與所述第二方向不同。多個摻雜區(qū)位于所述梯狀結(jié)構(gòu)的多個梯面下方的所述半導體層中，所述摻雜區(qū)的接面深度實質(zhì)上相同。電荷儲存層覆蓋在所述第一梳狀結(jié)構(gòu)的上表面以及側(cè)壁上。每一字線在所述第一方向延伸，覆蓋第一區(qū)的部分所述梳部的上表面與側(cè)壁上的所述電荷儲存層。所述島狀柵極彼此分離，所述島狀柵極沿著所述第一方向排列，且覆蓋所述位線接墊與所述字線之間的第二區(qū)的所述梳部的上表面與側(cè)壁的所述電荷儲存層。所述輔助柵極位于所述島狀柵極與所述字線之間的第三區(qū)的所述梳部之間的所述電荷儲存層上，所述輔助柵極的表面低于所述第三區(qū)的所述梳部的上表面，且兩個輔助柵極與一個島狀柵極連接。每一接觸插塞位于所述第一梳狀結(jié)構(gòu)的每一梳部的一第二端，電性連接所對應的所述梳部的所述疊層結(jié)構(gòu)的所述半導體層與所述襯底。
[0011]本發(fā)明的三維存儲器的位線接墊呈階梯狀，且在每一個梯面下方的半導體層表面形成摻雜區(qū)。由于摻雜區(qū)是在階梯結(jié)構(gòu)形成之后，在介電層形成之前，以離子注入工藝的方式形成，而且半導體層上方的絕緣層的厚度相同，因此，多個摻雜區(qū)的接面深度與摻雜濃度實質(zhì)上相同，故可以提升元件的均勻度與可靠度。
[0012]再者，本發(fā)明還在三維存儲器的位線接墊的邊緣的上表面與側(cè)壁上形成第一輔助柵極，在施加電壓之后，可以在半導體層中形成通道，建立低阻值的電流路徑，以增加導通電流。
[0013]另外，在接地選擇線GSL1、GSL2與位線接墊之間的電荷儲存層上還設置島狀柵極以及第二輔助柵極。第二輔助柵極位于梳部的兩側(cè)，與島狀柵極電性連接。當電壓施加在島狀柵極時，島狀柵極以及第二輔助柵極所覆蓋的梳部的疊層結(jié)構(gòu)中的半導體層可產(chǎn)生空乏區(qū)，以降低導通電阻值，增加導通電流。
[0014]為讓本發(fā)明的上述特征和優(yōu)點能更明顯易懂，下文特舉實施例，并配合所附圖式作詳細說明如下。
【附圖說明】
[0015]圖1至圖8是依照本發(fā)明實施例的一種三維存儲器的制造方法的流程的上視圖。
[0016]圖1A至圖8A是圖1至圖8的A-A切線的剖面圖。
[0017]圖1B至圖8B是圖1至圖8的B-B切線的剖面圖。
[0018]圖1C至圖8C是圖1至圖8的C-C切線的剖面圖。
[0019]圖1D至圖8D是圖1至圖8的D-D切線的剖面圖。
[0020]圖9是依照本發(fā)明實施例的一種三維存儲器的位線接墊的階梯狀結(jié)構(gòu)的各階層的上視圖。
[0021]【符號說明】
[0022]10:襯底
[0023]12:疊層結(jié)構(gòu)
[0024]12a:圖案化的疊層結(jié)構(gòu)
[0025]14:絕緣層
[0026]16:半導體層
[0027]18,20:頂蓋層
[0028]22:接觸窗孔
[0029]26:溝道
[0030]28:電荷儲存層
[0031]30:導體層
[0032]32、34:圖案化的光刻膠層
[0033]36、37、38、46、47、48:開口
[0034]100:存儲單元陣列區(qū)域
[0035]102、104、105、106、108、202、204、205、206、208:區(qū)域
[0036]122,222:第一接觸插塞
[0037]124,224:第一隔離插塞
[0038]132,232:位線接墊
[0039]134、234:梳部
[0040]136,236:第一圖案化的導體層
[0041]136a、236a:島狀柵極
[0042]136b,236b:第二輔助柵極
[0043]138、138c、138d、238、238c、238d:第二圖案化的導體層