三維半導(dǎo)體元件及其制造方法
【專利摘要】本發(fā)明公開了一種三維半導(dǎo)體元件及其制造方法，該三維半導(dǎo)體元件包括：具有包括N個梯級的一階梯區(qū)域的一基板，其中N為大于或等于1的整數(shù)；具有多層結(jié)構(gòu)疊置于基板的一疊層，且多層結(jié)構(gòu)包括有源層與絕緣層交錯于基板上，疊層包括多個次疊層形成于基板上，次疊層與階梯區(qū)域的N個梯級對應(yīng)設(shè)置以分別形成接觸區(qū)域；和分別位于對應(yīng)的接觸區(qū)域的多個連接器，且連接器是向下延伸連接至多層結(jié)構(gòu)下方的一底層。
【專利說明】
三維半導(dǎo)體元件及其制造方法
技術(shù)領(lǐng)域
[0001]本發(fā)明是有關(guān)于一種三維(three-dimens1nal，3D)半導(dǎo)體元件及其制造方法，且特別是有關(guān)于一種具底部接觸(bottom contacts)的三維半導(dǎo)體元件及其制造方法。
【背景技術(shù)】
[0002]非易失性存儲器元件在設(shè)計上有一個很大的特性是，當(dāng)存儲器元件失去或移除電源后仍能保存數(shù)據(jù)狀態(tài)的完整性。目前業(yè)界已有許多不同型態(tài)的非易失性存儲器元件被提出。不過相關(guān)業(yè)者仍不斷研發(fā)新的設(shè)計或是結(jié)合現(xiàn)有技術(shù)，進(jìn)行含存儲單元的存儲器平面的疊層以達(dá)到具有更高儲存容量的存儲器結(jié)構(gòu)。例如已有一些多層薄膜晶體管疊層的與非門(NAND)型閃存結(jié)構(gòu)被提出。相關(guān)業(yè)者已經(jīng)提出各種不同結(jié)構(gòu)的三維存儲器元件，例如具單柵極(Single-Gate)的存儲單元、雙柵極(double gate)的存儲單元，和環(huán)繞式柵極(surrounding gate)的存儲單元等三維存儲器元件。
[0003]相關(guān)設(shè)計者無不期望可以構(gòu)建出一三維存儲器結(jié)構(gòu)，不僅具有許多層疊層平面(存儲器層)而達(dá)到更高的儲存容量，更具有優(yōu)異的電子特性(例如具有良好的數(shù)據(jù)保存可靠性和操作速度)，使存儲器結(jié)構(gòu)可以被穩(wěn)定和快速的如進(jìn)行擦除和編程等操作。一般而言，NAND型閃存的頁(Page)尺寸是與位線數(shù)目成比例。因此當(dāng)元件尺寸縮小，不僅是成本降低，其平行操作的增加也提高了元件的讀寫速度，進(jìn)而達(dá)到更高的數(shù)據(jù)傳輸速度。然而，在縮小元件尺寸時，仍有許多其他問題需要考慮。
[0004]以一般的三維垂直通道式存儲器元件(ex:NAND)為例，多層結(jié)構(gòu)連接器(multilayered connectors)在一方向上例如X方向上的間距(X-pitch)可利用寬階梯規(guī)則(wide staircase rule)而放松，但在另一方向上例如Y方向上的間距(Y-pitch)會為了鏈接多層結(jié)構(gòu)連接器至字線譯碼器而變得非常密集。雖然擴大Y方向區(qū)域(block_Y)可以放寬Y方向間距，但串行選擇線(string select1n line，SSL)的數(shù)目將會增加，而引起更多如功率損耗(power consumpt1n)和訊號干擾(signal disturbance)的問題?？紤]到在三維NAND元件中干擾嚴(yán)重的情形，較少SSL數(shù)目的設(shè)計將是構(gòu)建三維元件的較佳選擇，然而此種設(shè)計可能造成層(如字線WL)的扇出區(qū)域的高圖案密度。

【發(fā)明內(nèi)容】

[0005]本發(fā)明是有關(guān)于一種三維半導(dǎo)體元件及其制造方法。根據(jù)實施例的三維半導(dǎo)體元件，是提出階梯接觸連至多層結(jié)構(gòu)下方的底部，例如以直接延伸階梯接觸至底部，或是形成頂部導(dǎo)體以連接階梯接觸和底部接觸等方式施行。
[0006]根據(jù)實施例，是提出一種三維半導(dǎo)體元件，包括:具有包括N個梯級(N steps)的一階梯區(qū)域(staircase reg1n)的一基板，其中N為大于或等于I的整數(shù)；具有多層結(jié)構(gòu)(mult1-layers)疊置于基板的一疊層，且多層結(jié)構(gòu)包括有源層與絕緣層交錯于基板上，疊層包括多個次疊層形成于基板上，這些次疊層與階梯區(qū)域的N個梯級對應(yīng)設(shè)置以分別形成接觸區(qū)域；和分別位于對應(yīng)的接觸區(qū)域的多個連接器，且這些連接器是向下延伸連接至多層結(jié)構(gòu)下方的一底層。
[0007]根據(jù)實施例，是提出一種三維半導(dǎo)體元件的制造方法，包括:
[0008]提供一基板，基板具有包括N個梯級的一階梯區(qū)域，其中N為大于或等于I的整數(shù)；
[0009]形成具有多層結(jié)構(gòu)的一疊層于基板上，且多層結(jié)構(gòu)包括有源層與絕緣層交錯，疊層包括多個次疊層形成于基板上，這些次疊層與階梯區(qū)域的N個梯級對應(yīng)設(shè)置以分別形成接觸區(qū)域；和
[0010]形成多個連接器分別位于對應(yīng)的接觸區(qū)域，且這些連接器是向下延伸連接至多層結(jié)構(gòu)下方的一底層。
[0011]為了對本發(fā)明的上述及其他方面有更佳的了解，下文特舉實施例，并配合所附圖式，作詳細(xì)說明如下:
【附圖說明】
[0012]圖1為一三維半導(dǎo)體元件的立體圖。
[0013]圖2A為本發(fā)明第一實施例的一三維半導(dǎo)體元件的部分結(jié)構(gòu)的上視圖。
[0014]圖2B為沿著圖2A的剖面線2B-2B所繪示的三維半導(dǎo)體元件的剖面示意圖。
[0015]圖2C為沿著圖2A的剖面線2C-2C所繪示的三維半導(dǎo)體元件的剖面示意圖。
[0016]圖2D為沿著圖2A的剖面線2D-2D所繪示的三維半導(dǎo)體元件的剖面示意圖。
[0017]圖3A至圖14D繪示第一實施例的具底部接觸的三維半導(dǎo)體元件的一種制造方法。
[0018]圖15為本發(fā)明第二實施例的一三維半導(dǎo)體元件的剖面示意圖。
[0019]圖16至圖25繪示第二實施例的具底部接觸的三維半導(dǎo)體元件的一種制造方法。
[0020]【符號說明】
[0021]10:基板
[0022]101:底層
[0023]11:存儲器層
[0024]12、13:選擇線
[0025]15:串行
[0026]17:串行接觸
[0027]18:導(dǎo)線
[0028]21、22、Ld:介電層
[0029]211:絕緣層
[0030]213:有源層
[0031]231、232、233、234:多層結(jié)構(gòu)連接器
[0032]241、242、243、244:底部連接器
[0033]251、252、253、254:頂部導(dǎo)體
[0034]31、32、33、34:連接器
[0035]314、324、334、344:第一導(dǎo)電部
[0036]315、325、335、345:第二導(dǎo)電部
[0037]314h、324h、334h、344h:底部接觸孔
[0038]Rs:階梯區(qū)域
[0039]Rcl、Re2、Re3、Rc4:接觸區(qū)域
[0040]Tc:溝槽區(qū)域
[0041]TL1、TL2、TL3、TL4:三層結(jié)構(gòu)的掩模
[0042]PR-1、PR-2、PR-3、PR-4:圖案化光刻膠
[0043]Lc:導(dǎo)體
[0044]D:間距
[0045]S:厚度
【具體實施方式】
[0046]本發(fā)明的實施例是提出一種三維半導(dǎo)體元件，特別是一種具底部接觸(bottomcontacts)的三維半導(dǎo)體元件。根據(jù)實施例，是于三維半導(dǎo)體元件中構(gòu)建底部接觸，使元件在應(yīng)用范圍的適用性上可更為提高。例如，可以將區(qū)域選擇器(block selectors)設(shè)計于階梯接觸區(qū)域(staircase contact reg1n)下方，應(yīng)用本案實施例的具底部接觸的三維半導(dǎo)體元件，使在階梯區(qū)域底部的選擇器和接觸區(qū)域的多層結(jié)構(gòu)連接，藉已達(dá)成節(jié)省面積及避免扇出密度過高的問題。再者，還有其他可以應(yīng)用實施例的底部接觸的情況，例如外圍區(qū)域在陣列區(qū)域下方(periphery-under-array)的三維半導(dǎo)體元件的應(yīng)用，和/或需要內(nèi)部陣列的階梯接觸的應(yīng)用。實施例的底部接觸結(jié)構(gòu)，對于追求高電子性能和特性的三維半導(dǎo)體元件，可以提供更多樣的結(jié)構(gòu)可能性。
[0047]本發(fā)明可應(yīng)用于許多具不同存儲單元陣列型態(tài)的三維半導(dǎo)體元件，例如垂直通道式(vertical-channel，VC)三維半導(dǎo)體元件和垂直柵極式(vertical-gate，VG)三維半導(dǎo)體元件，本發(fā)明對于實施例的應(yīng)用型態(tài)并沒有特別限制。圖1為一三維半導(dǎo)體元件的立體圖。圖1中是繪示一垂直通道式三維半導(dǎo)體元件為例作說明。一三維半導(dǎo)體元件包括一疊層(stack)具有多層結(jié)構(gòu)(mult1-layers)疊置于一基板10上，和包括N個梯級(N steps)的一階梯區(qū)域(staircase reg1n) Rs，其中N為大于或等于I的整數(shù)。且多層結(jié)構(gòu)包括數(shù)層存儲器層(memory layers) 11 (即有源層，例如是VC元件中包括了控制柵極)與絕緣層交錯于基板10上。三維半導(dǎo)體元件更包括多條選擇線(select1n lines) 12相互平行地位于存儲器層11上方，多條串行(strings) 15垂直于存儲器層11和選擇線12，其中這些串行15是電性連接至對應(yīng)的選擇線12。再者，三維半導(dǎo)體元件更包括多條導(dǎo)線18(例如位線BLs)位于選擇線12上方，且這些導(dǎo)線18是相互平行并垂直于選擇線12。多個存儲單元(cells)是分別由這些串行15、這些選擇線12和這些導(dǎo)線18定義，且這些存儲單元被排列為多列(rows)及多行(columns)以形成存儲器陣列。再者，多個串行接觸(stringcontacts) 17是垂直于存儲器層11和選擇線12，且每串行接觸17的設(shè)置是對應(yīng)于存儲單元的每串行15，其中串行接觸17是電性連接至對應(yīng)的選擇線12和對應(yīng)的導(dǎo)線18。三維半導(dǎo)體元件還包括其它元件，例如選擇線12是指上方選擇線(upper select lines,upperSG)，而存儲器層11下方更有下方選擇線(lower select lines，lower SG) 13的形成。
[0048]實施例中，疊層包括多個次疊層(sub-stacks)形成于基板10上，且這些次疊層與階梯區(qū)域Rs的N個梯級對應(yīng)設(shè)置以分別形成接觸區(qū)域(contact reg1ns) (Re)。實施例的三維半導(dǎo)體元件更包括多個連接器(connectors)，分別位于對應(yīng)的接觸區(qū)域(Re)，且這些連接器是向下延伸連接至多層結(jié)構(gòu)下方的一底層(bottom layer)。以下是以兩種態(tài)樣的底部接觸的三維半導(dǎo)體元件為例作說明，但本發(fā)明并不僅限于此。
[0049]以下實施例是參照所附圖式敘述本發(fā)明的相關(guān)結(jié)構(gòu)與工藝，然本發(fā)明并不僅限于此。實施例中相同或類似的元件是以相同或類似的標(biāo)號標(biāo)示。需注意的是，本發(fā)明并非顯示出所有可能的實施例。未于本發(fā)明提出的其他實施態(tài)樣也可能可以應(yīng)用。再者，圖式上的尺寸比例并非按照實際產(chǎn)品等比例繪制。因此，說明書和圖示內(nèi)容僅作敘述實施例的用，而非作為限縮本發(fā)明保護(hù)范圍之用。
[0050]<第一實施例>
[0051]請參照圖1和圖2A?圖2D。圖2A為本發(fā)明第一實施例的一三維半導(dǎo)體元件的部分結(jié)構(gòu)的上視圖。圖2B為沿著圖2A的剖面線2B-2B所繪示的三維半導(dǎo)體元件的剖面示意圖。圖2C為沿著圖2A的剖面線2C-2C所繪示的三維半導(dǎo)體元件的剖面示意圖。圖2D為沿著圖2A的剖面線2D-2D所繪示的三維半導(dǎo)體元件的剖面示意圖。再者，圖2A呈現(xiàn)三維半導(dǎo)體元件的一 xy平面，圖2B和圖2C呈現(xiàn)三維半導(dǎo)體元件的Xz平面，和圖2D呈現(xiàn)三維半導(dǎo)體元件的一 yz平面。
[0052]實施例中，疊層所包括的多個次疊層(sub-stacks)是形成于基板10上，且這些次疊層與階梯區(qū)域Rs的N個梯級對應(yīng)設(shè)置，以分別形成接觸區(qū)域(contact reg1ns)，例如圖2A和圖2B所示的接觸區(qū)域Rcl、Rc2、Rc3和Rc4。在第一實施例中，三維半導(dǎo)體元件更包括多個連接器(connectors)，例如多層結(jié)構(gòu)連接器(multilayered connectors) 231、232、233和234分別位于對應(yīng)的接觸區(qū)域Rcl、Rc2、Rc3和Rc4。根據(jù)第一實施例，這些連接器為底部連接器(bottom connectors)例如241、242、243和244分別形成于對應(yīng)的接觸區(qū)域，且底部連接器向下延伸連接至多層結(jié)構(gòu)(1.e.交錯設(shè)置的有源層213與絕緣層211)下方的一底層101，如圖2B所示。
[0053]如圖2C所不，多層結(jié)構(gòu)連接器(multilayered connectors)例如 231、232、233 和234是分別形成于對應(yīng)的接觸區(qū)域Rcl、Rc2、Rc3和Rc4，并分別連接各次疊層的有源層213的降落區(qū)域。例如，多層結(jié)構(gòu)連接器231鏈接接觸區(qū)域Rcl中第四梯級(階梯區(qū)域)的有源層213的降落區(qū)域。類似的，多層結(jié)構(gòu)連接器232鏈接接觸區(qū)域Rc2中第三梯級(階梯區(qū)域)的有源層213的降落區(qū)域，多層結(jié)構(gòu)連接器233鏈接接觸區(qū)域Rc3中第二梯級(階梯區(qū)域)的有源層213的降落區(qū)域，以及多層結(jié)構(gòu)連接器234鏈接接觸區(qū)域Rc4中第一梯級(階梯區(qū)域)的有源層213的降落區(qū)域。
[0054]請參照圖2A和圖2D。第一實施例中，各個多層結(jié)構(gòu)連接器如231、232、233和234是分別以頂部導(dǎo)體(top conductor)如251、252、253和254電性連接于對應(yīng)的底部連接器如241、242、243和244。如圖2A所示，相鄰設(shè)置的多層結(jié)構(gòu)連接器231和底部連接器241是以一頂部導(dǎo)體251電性連接。類似的，相鄰設(shè)置的多層結(jié)構(gòu)連接器232和底部連接器242是以一頂部導(dǎo)體252電性連接，相鄰設(shè)置的多層結(jié)構(gòu)連接器233和底部連接器243是以一頂部導(dǎo)體253電性連接，相鄰設(shè)置的多層結(jié)構(gòu)連接器234和底部連接器244是以一頂部導(dǎo)體254電性連接。頂部導(dǎo)體251、252、253和254是彼此相間隔。
[0055]第一實施例中，多層結(jié)構(gòu)連接器(例如231、232、233和234)和底部連接器(例如
241、242、243和244)是相互平行地延伸，而頂部導(dǎo)體(例如251、252、253和254)的一延伸方向例如沿著y-方向，是實質(zhì)上垂直于底部連接器(例如241、242、243和244)的一延伸方向例如沿著Z-方向，如圖2B至圖2D所示。
[0056]再者，相鄰設(shè)置的多層結(jié)構(gòu)連接器和底部連接器是以絕緣物例如介電層21和22間隔開來，如圖2D所示。介電層21和22可以是包括相同或不同材料，本發(fā)明對此并不多作限制。一實施例中，相鄰設(shè)置的多層結(jié)構(gòu)連接器和底部連接器(如圖2D所示的多層結(jié)構(gòu)連接器231和底部連接器241)是具有小于5 μπι的一間距D。然于實際應(yīng)用的三維半導(dǎo)體元件中，間距D亦可為其他數(shù)值，并不僅限于此例示的數(shù)值。
[0057]再者，介電層22包圍底部連接器(例如241、242、243和244)和覆蓋多層結(jié)構(gòu)。一實施例中，圍繞底部連接器(如圖2D所示的底部連接器241)的介電層22的一部分是具有小于或等于I μ m的厚度S。然于實際應(yīng)用的三維半導(dǎo)體元件中，厚度S亦可為其他數(shù)值，并不僅限于此例示的數(shù)值。
[0058]再者，如圖2D所示，頂部導(dǎo)體(例如251、252、253和254)形成于介電層21和22上并連接多層結(jié)構(gòu)連接器(例如231、232、233和234)和底部連接器(例如241、242、243和244)的頂表面。換言之，根據(jù)第一實施例，用來連接多層結(jié)構(gòu)連接器和底部連接器的頂部導(dǎo)體(例如251、252、253和254)，是通過介電層21和22而與多層結(jié)構(gòu)的有源層213分隔和絕緣。
[0059]根據(jù)實施例的三維半導(dǎo)體元件，所構(gòu)建的底部連接器(例如241、242、243和244)可電性連接至多層結(jié)構(gòu)下方的相應(yīng)線路。相應(yīng)線路的例子包括區(qū)域選擇器如TFTs，和對于外圍區(qū)域在陣列區(qū)域下方的三維半導(dǎo)體元件可進(jìn)行電性連接的元件，以及對于需要內(nèi)部陣列的階梯接觸的三維半導(dǎo)體元件可進(jìn)行電性連接的元件等等。因此，實施例的底部接觸，其與多層結(jié)構(gòu)連接器(鏈接至各次疊層的有源層的降落區(qū)域)耦接，對于追求高電子性能和特性的三維半導(dǎo)體元件是可提供更多可能的變化和發(fā)展。
[0060]以下是提出其中一種可應(yīng)用的制造第一實施例的具底部接觸的三維半導(dǎo)體元件的方法。圖3A至圖14D繪示第一實施例的具底部接觸的三維半導(dǎo)體元件的一種制造方法。請同時參照圖1關(guān)于實施例的三維半導(dǎo)體元件的相關(guān)元件。
[0061]首先，提供一基板10，其上具有包括多層結(jié)構(gòu)(mult1-layers)的一疊層，多層結(jié)構(gòu)包括交錯疊置的有源層213與絕緣層211于基板10上，疊層包括多個次疊層形成于基板10上，且次疊層與基板10的階梯區(qū)域Rs的N個梯級對應(yīng)以分別形成接觸區(qū)域(例如Rcl、Rc2、Rc3、Rc4)，其中N為大于或等于I的整數(shù)。如圖3A和圖3B所示，一介電層21形成于階梯區(qū)域Rs上，并沿著梯級定義出一溝槽區(qū)域(trench area) Tc0請參照圖3A，為實施例的三維半導(dǎo)體元件的部分結(jié)構(gòu)的上視圖(xy平面)，顯示介電層21和在接觸區(qū)域Rcl-Rc4的N個梯級處的有源層213。圖3B為沿著圖3A的剖面線3B-3B所繪示的三維半導(dǎo)體元件的剖面示意圖(xz平面)。圖3C為沿著圖3A的剖面線3C-3C所繪示的三維半導(dǎo)體元件的剖面示意圖(xz平面)。
[0062]之后，例如利用三層結(jié)構(gòu)工藝(tr1-layer process，一種三層結(jié)構(gòu)的掩模包括0DL/SHB/PR)，移除溝槽區(qū)域Tc中的多層結(jié)構(gòu)。實施例中，刻蝕一對膜層(即N個梯級的其中一個梯級的一層有源層213和一層絕緣層211)之后，再以刻蝕進(jìn)行掩模的微調(diào)工藝(trim-etch process)。請參照圖4A-圖4B至圖1lA-圖11B。圖4A至圖1lB是繪不實施例三維半導(dǎo)體元件的移除溝槽區(qū)域Tc的多層結(jié)構(gòu)的刻蝕-微調(diào)工藝示意圖。其中，標(biāo)記為B的圖標(biāo)，例如圖4B、圖5B、圖6B、圖7B、...圖1lB是繪示沿標(biāo)記為A的圖標(biāo)中剖面線B-B (例如分別為4B-4B、5B-5B、...1IB-1IB)的剖面圖。再者，由于介電層21的高度一般遠(yuǎn)大于溝槽區(qū)域Tc的寬度，因而在此示例的工藝中是假設(shè)介電層21沿著y-方向的刻蝕-微調(diào)可以被忽略。
[0063]如圖4A和圖4B所示，形成三層結(jié)構(gòu)的掩模TLl (例如0DL/SHB/PR)，且對應(yīng)接觸區(qū)域Rcl的溝槽區(qū)域Tc。如圖5A和圖5B所示，以掩模TLl進(jìn)行接觸區(qū)域Rcl的第一層對(即N個梯級中第一個梯級的一有源層213和一絕緣層211，N = 4)的刻蝕，刻蝕后位于接觸區(qū)域Rcl的溝槽區(qū)域Tc是暴露出第二層對(即N個梯級中第二個梯級的一有源層213和一絕緣層211，N = 4)的有源層213。之后，微調(diào)三層結(jié)構(gòu)的掩模TL1，以形成三層結(jié)構(gòu)的掩模TL2，接觸區(qū)域Rcl和Rc2的溝槽區(qū)域Tc中第二個梯級的有源層213被暴露出來，如圖6A和圖6B所示。
[0064]接著，如圖7A和圖7B所示，以掩模TL2進(jìn)行接觸區(qū)域Rcl和Rc2的第二層對(即N個梯級中第二個梯級的一有源層213和一絕緣層211，N = 4)的刻蝕，刻蝕后位于接觸區(qū)域Rcl和Rc2的溝槽區(qū)域Tc被暴露出第三層對(即N個梯級中第三個梯級的一有源層213和一絕緣層211，N = 4)的有源層213。之后，微調(diào)三層結(jié)構(gòu)的掩模TL2，以形成三層結(jié)構(gòu)的掩模TL3，接觸區(qū)域Rcl、Rc2和Rc3的溝槽區(qū)域Tc中第三個梯級的有源層213被暴露出來，如圖8A和圖8B所示。
[0065]接著，如圖9A和圖9B所示，以掩模TL3進(jìn)行接觸區(qū)域Rcl、Rc2和Rc3的第三層對(即N個梯級中第三個梯級的一有源層213和一絕緣層211，N = 4)的刻蝕，刻蝕后位于接觸區(qū)域Rcl、Rc2和Rc3的溝槽區(qū)域Tc是暴露出第四層對(即N個梯級中第四個梯級的一有源層213和一絕緣層211，N = 4)的有源層213。之后，微調(diào)三層結(jié)構(gòu)的掩模TL3，以形成三層結(jié)構(gòu)的掩模TL4，是暴露出接觸區(qū)域Rcl、Rc2、Rc3和Rc4的溝槽區(qū)域Tc中第四個梯級的有源層213，如圖1OA和圖1OB所示。接著，如圖1lA和圖1lB所示，以掩模TL4進(jìn)行接觸區(qū)域Rcl、Rc2、Rc3和Rc4的第四層對的刻蝕，使溝槽區(qū)域Tc中的包括交替的有源層213和絕緣層211的多層結(jié)構(gòu)完全被移除。
[0066]在所有的刻蝕-微調(diào)工藝完成后，是沉積一絕緣物并填滿溝槽區(qū)域Tc，之后再以平坦化工藝?yán)缁瘜W(xué)機械研磨(CMP)以平坦化絕緣物的上表面，而形成如圖12A至圖12D所示的介電層22。圖12A為實施例的三維半導(dǎo)體元件的部分結(jié)構(gòu)的上視圖(xy平面)，顯示位于接觸區(qū)域Rcl-Rc4的介電層22。圖12B為沿著圖12A的剖面線12B-12B所繪示的三維半導(dǎo)體元件的剖面示意圖(xz平面)。圖12C為沿著圖12A的剖面線12C-12C所繪示的三維半導(dǎo)體元件的剖面示意圖(xz平面)。圖12D為沿著圖12A的剖面線12D-12D所繪示的三維半導(dǎo)體元件的剖面示意圖(yz平面)。
[0067]在形成介電層22之后，是進(jìn)行接觸孔工藝以同時形成多層結(jié)構(gòu)連接器(例如231、232、233和234)和底部連接器(例如241、242、243和244)，如圖13A至圖13D所示。根據(jù)圖13B和圖13D，形成于各接觸區(qū)域(例如RcU Rc2、Rc3、Rc4)的底部連接器(例如241、
242、243和244)是向下延伸連接至多層結(jié)構(gòu)(1.e.交錯設(shè)置的有源層213與絕緣層211)下方的一底層101。形成于各接觸區(qū)域(例如Rcl、Rc2、Rc3、Rc4)的多層結(jié)構(gòu)連接器(例如231、232、233和234)則連接各次疊層的有源層213的降落區(qū)域，如圖13C所示。再者，相鄰的多層結(jié)構(gòu)連接器(如231/232/233/234)和底部連接器(如241/242/243/244)是以介電層21和22分隔開來，如圖13D所示。介電層21和22可以是相同或不同材料所制。
[0068]在接觸孔工藝完成后，是沉積一導(dǎo)電材料(如金屬)和進(jìn)行圖案化步驟，以形成頂部導(dǎo)體(例如251、252、253和254)，因而完成相鄰的多層結(jié)構(gòu)連接器(如231/232/233/234)和底部連接器(如241/242/243/244)的頂部連接，如圖14A至圖14D所示。第一實施例中，各多層結(jié)構(gòu)連接器例如231、232、233和234是分別通過頂部導(dǎo)體251、252、253和254而電性連接至底部連接器如241、242、243和244，如圖14D所示。相關(guān)元件的結(jié)構(gòu)細(xì)節(jié)是如前所述，在此不再重復(fù)贅述。
[0069]<第二實施例>
[0070]圖15為本發(fā)明第二實施例的一三維半導(dǎo)體元件的剖面示意圖。根據(jù)實施例，分別形成接觸區(qū)域的連接器是向下延伸連接至多層結(jié)構(gòu)下方的一底層101，其中各連接器是與連接各次疊層的有源層的降落區(qū)域的多層結(jié)構(gòu)連接器電性連接。在第二實施例中，是以階梯接觸連結(jié)至底部為例作說明，其中形成的連接器(連接至多層結(jié)構(gòu)下方的一底層101)和多層結(jié)構(gòu)連接器為一整體件(integral piece)。
[0071]如圖15所示，連接器，例如31、32、33或34，各包括一第一導(dǎo)電部例如314、324、334或344向下延伸連接至多層結(jié)構(gòu)下方的底層101，和一第二導(dǎo)電部例如315、325、335或345連接第一導(dǎo)電部。第二導(dǎo)電部例如315、325、335和345是電性連接對應(yīng)的次疊層的有源層213(分別位于第一、第二、第三和第四梯級)的降落區(qū)域。圖15中，第一導(dǎo)電部如314、324、334和344以及第二導(dǎo)電部如315、325、335和345是分別形成四個整體件(integralpieces)。
[0072]根據(jù)第二實施例，連接器(如31/32/33/34)的第二導(dǎo)電部(如315/325/335/345)是直接接觸對應(yīng)的次疊層的有源層213的降落區(qū)域。再者，第一導(dǎo)電部(如314/324/334/344)是以一介電層Ld與多層結(jié)構(gòu)的這些有源層213相隔開，如圖15所示。
[0073]一實施例中，第一導(dǎo)電部(如314/324/334/344)的一延伸方向(即沿著z-direct1n)實質(zhì)上垂直于第二導(dǎo)電部(如315/325/335/345)的一延伸方向(即沿著x-direct1n) 0 一實施例中，第一導(dǎo)電部(如314/324/334/344)是穿過多層結(jié)構(gòu)和連接多層結(jié)構(gòu)下方的一導(dǎo)體(如位于底層101的線路)。
[0074]以下是提出其中一種可應(yīng)用的制造第二實施例的具底部接觸的三維半導(dǎo)體元件的方法。圖16至圖25繪示第二實施例的具底部接觸的三維半導(dǎo)體元件的一種制造方法。請同時參照圖1關(guān)于實施例的三維半導(dǎo)體元件的相關(guān)元件。再者，關(guān)于提供的基板10其上具有包括多層結(jié)構(gòu)的一疊層，以及疊層包括形成于基板10上的多個次疊層，其并與基板10的階梯區(qū)域Rs的N個梯級對應(yīng)以分別形成接觸區(qū)域(如Rcl至Rc4)等相關(guān)元件的內(nèi)容，是已詳細(xì)敘述于第一實施例，其細(xì)節(jié)在此不再重復(fù)。請同時參酌圖3A和圖3B。圖16至圖25例如是與沿著圖3A的剖面線3B-3B的剖面角度相關(guān)。圖16至圖25所繪示的制造步驟是于沿著如圖3A、圖3B所示的梯級而定義出的溝槽區(qū)域Tc進(jìn)行。
[0075]請參照圖16和圖17，其繪示根據(jù)第二實施例的制造方法的第一圖案化程序。如圖16所示，是形成一圖案化光刻膠PR-1 (或是圖案化硬質(zhì)掩模)，其同時具有兩個孔洞對應(yīng)于第二梯級和第四梯級的有源層213。之后，刻蝕一對膜層(即N個梯級的其中一個梯級的一層有源層213和一層絕緣層211)，如圖17所示，之后進(jìn)行光刻膠移除(PR-strip)步驟。如圖17所示，溝槽區(qū)域Tc處，位于接觸區(qū)域Rc2的第二層對(即N個梯級中第二個梯級的一有源層213和一絕緣層211，N = 4)以及位于接觸區(qū)域Rc4的第四層對(即N個梯級中第四個梯級的一有源層213和一絕緣層211，N = 4)，是根據(jù)圖案化光刻膠PR-1而同時被刻蝕。圖17中，是形成一第四底部接觸孔344h。
[0076]請參照圖18和圖19，其繪示根據(jù)第二實施例的制造方法的第二圖案化程序。如圖18所示，是形成一圖案化光刻膠PR-2 (或是圖案化硬質(zhì)掩模)，其同時具有兩個孔洞對應(yīng)于第二梯級的有源層213。之后，刻蝕兩對膜層(即N個梯級的兩個梯級的兩層有源層213和兩層絕緣層211)，如圖19所示，之后進(jìn)行光刻膠移除(PR-strip)步驟。如圖19所示，溝槽區(qū)域Tc處，位于接觸區(qū)域Rc2的三個層對以及位于接觸區(qū)域Rc3的兩個層對被移除。圖19中，是形成一第二底部接觸孔324h和一第三底部接觸孔334h。
[0077]請參照圖20和圖21，其繪示根據(jù)第二實施例的制造方法的第三圖案化程序。如圖20所示，是形成一圖案化光刻膠PR-3 (或是圖案化硬質(zhì)掩模)，其具有一個孔洞對應(yīng)于第一梯級的有源層213。然后，刻蝕四對膜層，如圖21所示，之后進(jìn)行光刻膠移除步驟。如圖21所示，溝槽區(qū)域Tc處，位于接觸區(qū)域Rcl的四個層對被移除。圖21中，是形成一第一底部接觸孔314h0至此，四個底部接觸孔(即314h、324h、334h和344h)已經(jīng)形成。
[0078]在四個底部接觸孔形成和移除光刻膠后，是沉積一介電物(沉積方式例如是以形成底部接觸孔的襯里的形態(tài))并進(jìn)行刻蝕以形成介電層Ld，如圖22所示。圖22中，頂部導(dǎo)電層(即頂部有源層231)被裸露出來，有利于后續(xù)工藝中的電性連接。
[0079]之后，沉積一導(dǎo)體Lc，如淡化鈦/鎢(TiN/W)或摻雜硅，并填充第一至第四底部接觸孔314h-334h，如圖23所示。然后，如圖24所示，形成一圖案化光刻膠PR-4(或是圖案化硬質(zhì)掩模)；之后進(jìn)行等向性刻蝕(isotropic etch)，以移除未被圖案化光刻膠PR-4遮住的導(dǎo)體連結(jié)部分。移除圖案化光刻膠PR-4后，則形成第二實施例的結(jié)構(gòu)，如圖25所示(同圖15的結(jié)構(gòu))。在圖25(/圖15)中，各連接器(31/32/33/34)包括一第一導(dǎo)電部(314/324/334/344)向下延伸連接至多層結(jié)構(gòu)下方的底層101，和一第二導(dǎo)電部(315/325/335/345)連接第一導(dǎo)電部并接觸對應(yīng)的次疊層的有源層213的降落區(qū)域。
[0080]根據(jù)上述實施例所揭露的內(nèi)容，是提出一種具底部接觸的三維半導(dǎo)體元件，可通過設(shè)置鄰近的多層結(jié)構(gòu)連接器和底部連接器且兩者各一是以一頂部導(dǎo)體電性連接(第一實施例)，或者是形成具有階梯接觸部和底部接觸部的連接器(第二實施例)而實現(xiàn)實施例。實施例的底部接觸可廣泛應(yīng)用于許多具不同型態(tài)的三維半導(dǎo)體元件，例如垂直通道式(vertical-channel, VC)和垂直柵極式(vertical-gate，VG)的三維半導(dǎo)體元件，多層結(jié)構(gòu)的膜層可以是金屬(金屬柵極)、半導(dǎo)體(多晶硅柵極或位線)。本發(fā)明對于實施例的三維半導(dǎo)體元件的應(yīng)用型態(tài)并沒有特別限制。而上述元件的存儲單元陣列和階梯區(qū)域的結(jié)構(gòu)僅為敘述之用，本發(fā)明并不僅限制于上述的結(jié)構(gòu)。因此，相關(guān)領(lǐng)域的技藝者可知，上述實施例所提出的構(gòu)造和設(shè)計皆可根據(jù)應(yīng)用的實際需求而做適當(dāng)修飾和調(diào)整。根據(jù)上述實施例所提出的三維半導(dǎo)體元件，可以應(yīng)用結(jié)構(gòu)范圍更廣的實施例的底部接觸結(jié)構(gòu)，對于追求高電子性能和特性的三維半導(dǎo)體元件，可以提供更廣范圍的變化和發(fā)展，對于追求小尺寸、易制作、或是更穩(wěn)定的電子特性的三維半導(dǎo)體元件而言，無異提供了更多的結(jié)構(gòu)可能性。再者，實施例的三維半導(dǎo)體元件采用非耗時亦非昂貴的工藝，在制作上仍適合量產(chǎn)。
[0081]綜上所述，雖然本發(fā)明已以實施例揭露如上，然其并非用以限定本發(fā)明。本發(fā)明所屬技術(shù)領(lǐng)域中具有通常知識者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作各種的更動與潤飾。因此，本發(fā)明的保護(hù)范圍當(dāng)視隨附的權(quán)利要求范圍所界定的為準(zhǔn)。
【主權(quán)項】
1.一種三維半導(dǎo)體元件，包括: 一基板，具有包括N個梯級(N steps)的一階梯區(qū)域(staircase reg1n)，其中N為大于或等于I的整數(shù)； 一疊層，具有多層結(jié)構(gòu)(mult1-layers)疊置于該基板，且該多層結(jié)構(gòu)包括有源層與絕緣層交錯于該基板上，該疊層包括多個次疊層(sub-stacks)形成于該基板上，這些次疊層與該階梯區(qū)域的該N個梯級對應(yīng)設(shè)置以分別形成接觸區(qū)域(contact reg1ns);和 多個連接器(connectors)，分別位于對應(yīng)的這些接觸區(qū)域，且這些連接器是向下延伸連接至該多層結(jié)構(gòu)下方的一底層(bottom layer)。2.根據(jù)權(quán)利要求1所述的三維半導(dǎo)體元件，其中這些連接器各電性連接至多層結(jié)構(gòu)連接器(multilayered connectors)，這些多層結(jié)構(gòu)連接器是分別連接各該次疊層的這些有源層的降落區(qū)域(landing areas)。3.根據(jù)權(quán)利要求1所述的三維半導(dǎo)體元件，其中這些連接器為底部連接器(bottomconnectors)向下延伸連接至該多層結(jié)構(gòu)下方的該底層(bottom layer)，該元件更包括: 多個多層結(jié)構(gòu)連接器(multilayered connectors)，分別形成于對應(yīng)的這些接觸區(qū)域，這些多層結(jié)構(gòu)連接器是分別連接各該次疊層的這些有源層的降落區(qū)域。4.根據(jù)權(quán)利要求3所述的三維半導(dǎo)體元件，其中各該多層結(jié)構(gòu)連接器是電性連接至相應(yīng)的各該底部連接器。5.根據(jù)權(quán)利要求4所述的三維半導(dǎo)體元件，其中相鄰設(shè)置的該多層結(jié)構(gòu)連接器和該底部連接器是以一頂部導(dǎo)體(top conductor)電性連接。6.根據(jù)權(quán)利要求5所述的三維半導(dǎo)體元件，其中這些多層結(jié)構(gòu)連接器和這些底部連接器是相互平行地延伸，這些頂部導(dǎo)體的一延伸方向垂直于這些底部連接器的一延伸方向。7.根據(jù)權(quán)利要求5所述的三維半導(dǎo)體元件，其中相鄰設(shè)置的該多層結(jié)構(gòu)連接器和該底部連接器是以一介電層(a dielectric layer)間隔開來。8.根據(jù)權(quán)利要求7所述的三維半導(dǎo)體元件，其中該介電層包圍該底部連接器和覆蓋于該多層結(jié)構(gòu)上，該頂部導(dǎo)體形成于該介電層上并連接該多層結(jié)構(gòu)連接器和該底部連接器的頂表面。9.根據(jù)權(quán)利要求2所述的三維半導(dǎo)體元件，其中各該連接器包括: 一第一導(dǎo)電部，向下延伸連接至該多層結(jié)構(gòu)下方的該底層；和 一第二導(dǎo)電部，連接該第一導(dǎo)電部，該第二導(dǎo)電部電性連接對應(yīng)的該次疊層的該有源層的該降落區(qū)域。10.根據(jù)權(quán)利要求9所述的三維半導(dǎo)體元件，其中該第一導(dǎo)電部是以一介電層與該多層結(jié)構(gòu)的這些有源層相隔開。11.根據(jù)權(quán)利要求9所述的三維半導(dǎo)體元件，其中該第一導(dǎo)電部的一延伸方向垂直于該第二導(dǎo)電部的一延伸方向。12.根據(jù)權(quán)利要求9所述的三維半導(dǎo)體元件，其中該連接器的該第二導(dǎo)電部是直接接觸對應(yīng)的該次疊層的該有源層的該降落區(qū)域。13.根據(jù)權(quán)利要求1所述的三維半導(dǎo)體元件，其中至少這些連接器之一是電性連接至該多層結(jié)構(gòu)下方的一線路。14.一種三維半導(dǎo)體元件的制造方法，包括: 提供一基板，該基板具有包括N個梯級的一階梯區(qū)域，其中N為大于或等于I的整數(shù)； 形成具有多層結(jié)構(gòu)(mult1-layers)的一疊層于該基板上，且該多層結(jié)構(gòu)包括有源層與絕緣層交錯，該疊層包括多個次疊層形成于該基板上，這些次疊層與該階梯區(qū)域的該N個梯級對應(yīng)設(shè)置以分別形成接觸區(qū)域(contact reg1ns);和 形成多個連接器(connectors)分別位于對應(yīng)的這些接觸區(qū)域，且這些連接器是向下延伸連接至該多層結(jié)構(gòu)下方的一底層(bottom layer)。15.根據(jù)權(quán)利要求14所述的制造方法，其中這些連接器各電性連接至多層結(jié)構(gòu)連接器(multilayered connectors)，這些多層結(jié)構(gòu)連接器是分別連接各該次疊層的這些有源層的降落區(qū)域(landing areas)。16.根據(jù)權(quán)利要求14所述的制造方法，更包括電性連接至少這些連接器之一至該多層結(jié)構(gòu)下方的一導(dǎo)體。17.根據(jù)權(quán)利要求14所述的制造方法，其中這些連接器為底部連接器(bottomconnectors)向下延伸連接至該多層結(jié)構(gòu)下方的該底層(bottom layer)，該方法更包括: 形成多個多層結(jié)構(gòu)連接器(multilayered connectors)分別于對應(yīng)的這些接觸區(qū)域，這些多層結(jié)構(gòu)連接器是分別連接各該次疊層的這些有源層的降落區(qū)域， 其中各該多層結(jié)構(gòu)連接器是電性連接至相應(yīng)的各該底部連接器。18.根據(jù)權(quán)利要求17所述的制造方法，其中相鄰設(shè)置的該多層結(jié)構(gòu)連接器和該底部連接器是以一介電層(a dielectric layer)間隔開來，以及以一頂部導(dǎo)體(top conductor)電性連接。19.根據(jù)權(quán)利要求14所述的制造方法，在形成這些連接器的步驟中，各該連接器包括: 一第一導(dǎo)電部，向下延伸連接至該多層結(jié)構(gòu)下方的該底層；和 一第二導(dǎo)電部，連接該第一導(dǎo)電部，該第二導(dǎo)電部電性連接對應(yīng)的該次疊層的該有源層的該降落區(qū)域； 其中該第一導(dǎo)電部的一延伸方向垂直于該第二導(dǎo)電部的一延伸方向。20.根據(jù)權(quán)利要求19所述的制造方法，更包括: 形成一介電層，使該第一導(dǎo)電部與該多層結(jié)構(gòu)的這些有源層分隔開， 其中該連接器的該第二導(dǎo)電部是形成于該第一導(dǎo)電部上方，第二導(dǎo)電部并直接接觸對應(yīng)的該次疊層的該有源層的該降落區(qū)域。
【文檔編號】H01L27/115GK105826324SQ201510004402
【公開日】2016年8月3日
【申請日】2015年1月6日
【發(fā)明人】陳士弘
【申請人】旺宏電子股份有限公司